JP3018344B2 - アクティブマトリクス・パネルの駆動回路及びアクティブマトリクス・パネル - Google Patents
アクティブマトリクス・パネルの駆動回路及びアクティブマトリクス・パネルInfo
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- JP3018344B2 JP3018344B2 JP1102260A JP10226089A JP3018344B2 JP 3018344 B2 JP3018344 B2 JP 3018344B2 JP 1102260 A JP1102260 A JP 1102260A JP 10226089 A JP10226089 A JP 10226089A JP 3018344 B2 JP3018344 B2 JP 3018344B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリクス・パネルをディジタル
化された画像データに基づいて駆動する駆動回路及びそ
れにより駆動されるアクティブマトリクス・パネルに関
する。
化された画像データに基づいて駆動する駆動回路及びそ
れにより駆動されるアクティブマトリクス・パネルに関
する。
TFT（薄膜トランジスタ）等をスイッチング素子とす
るアクティブマトリクス・パネルを駆動する液晶駆動装
置においては、映像信号はアナログ値であって、その電
圧値を液晶駆動電圧として伝播させ、パネルに印加する
ものが一般的であった。ところで画像表示部を必要とす
る機器としては、例えばコンピュータ等の情報機器があ
る。これらの機器では、内部信号はほぼディジタル化し
て処理されており、先の液晶アクティブマトリクス・パ
ネルにて画像表示を行なおうとすると、ディジタル映像
データを必ずD/A変換してアナログ信号へ置換する必要
がある。これらの処理をする回路は構成が複雑、消費電
流が大きいといった問題点を有する。そこでディジタル
映像データをD/A変換することなしに構成された液晶駆
動装置について、特開昭63−161495に開示されている。
同開示例では、液晶駆動装置内のデータ側ドライバに、
値の異なる2N本（ディジタル映像データがＮビットの場
合）の電源ラインを入力し、各画素の映像データの重み
に対応する電源ラインを選択し、データ側駆動信号とし
て、データ電極に出力する装置例を示している。
るアクティブマトリクス・パネルを駆動する液晶駆動装
置においては、映像信号はアナログ値であって、その電
圧値を液晶駆動電圧として伝播させ、パネルに印加する
ものが一般的であった。ところで画像表示部を必要とす
る機器としては、例えばコンピュータ等の情報機器があ
る。これらの機器では、内部信号はほぼディジタル化し
て処理されており、先の液晶アクティブマトリクス・パ
ネルにて画像表示を行なおうとすると、ディジタル映像
データを必ずD/A変換してアナログ信号へ置換する必要
がある。これらの処理をする回路は構成が複雑、消費電
流が大きいといった問題点を有する。そこでディジタル
映像データをD/A変換することなしに構成された液晶駆
動装置について、特開昭63−161495に開示されている。
同開示例では、液晶駆動装置内のデータ側ドライバに、
値の異なる2N本（ディジタル映像データがＮビットの場
合）の電源ラインを入力し、各画素の映像データの重み
に対応する電源ラインを選択し、データ側駆動信号とし
て、データ電極に出力する装置例を示している。
ところが先の開示例では以下の課題がある。通常、パ
ネルのドライバはモノリシックIC化されるが、2N本の電
源ラインが必要なこと（この電源ラインはドライバIC内
の全液晶パネル駆動出力端子と関係するためIC全体に配
線される）、電源ラインを選択するマルチプレクサ回路
の規模が大きいことにより、ICサイズが大きくなり単価
の上昇につながる。
ネルのドライバはモノリシックIC化されるが、2N本の電
源ラインが必要なこと（この電源ラインはドライバIC内
の全液晶パネル駆動出力端子と関係するためIC全体に配
線される）、電源ラインを選択するマルチプレクサ回路
の規模が大きいことにより、ICサイズが大きくなり単価
の上昇につながる。
本発明では、D/A変換せずにディジタル画像データで
アクティブマトリクス・パネルを表示可能であり、回路
規模（ドライバIC内の配線量を含む）の小さな駆動回路
を提供することを目的とする。
アクティブマトリクス・パネルを表示可能であり、回路
規模（ドライバIC内の配線量を含む）の小さな駆動回路
を提供することを目的とする。
前記課題を解決するための本発明のアクティブマトリ
クス・パネルの駆動回路は、走査電極とデータ電極の交
差に対応して形成される画素がスイッチング素子と液晶
を含んで構成されるアクティブマトリクス・パネルの駆
動回路において、第１の電源電位と前記データ電極の間
に接続され、前記データ電極との間で電流を流出する第
１の定電流源と、第２の電源電位と前記データ電極の間
に接続され、前記データ電極との間で電流を流入する第
２の定電流源と、前記アクティブマトリクス・パネルの
交流駆動周期を２分割した期間毎に、能動させる定電流
源を前記第１の定電流源及び前記第２の定電流源の間で
交互に切り替えると共に、前記第１の定電流源又は前記
第２の定電流源が前記データ電極との間で電流を流出又
は流入する単位時間内における能動時間の時間幅を、デ
ィジタル画像データの値に基づいて制御する手段とを有
することを特徴とする。
クス・パネルの駆動回路は、走査電極とデータ電極の交
差に対応して形成される画素がスイッチング素子と液晶
を含んで構成されるアクティブマトリクス・パネルの駆
動回路において、第１の電源電位と前記データ電極の間
に接続され、前記データ電極との間で電流を流出する第
１の定電流源と、第２の電源電位と前記データ電極の間
に接続され、前記データ電極との間で電流を流入する第
２の定電流源と、前記アクティブマトリクス・パネルの
交流駆動周期を２分割した期間毎に、能動させる定電流
源を前記第１の定電流源及び前記第２の定電流源の間で
交互に切り替えると共に、前記第１の定電流源又は前記
第２の定電流源が前記データ電極との間で電流を流出又
は流入する単位時間内における能動時間の時間幅を、デ
ィジタル画像データの値に基づいて制御する手段とを有
することを特徴とする。
さらに、上記本発明において、前記第１の電源電位と
前記第２の電源電位の間の第３の電源電位と前記データ
電極とを、前記単位時間の前縁部分において接続するス
イッチング手段を有することを特徴とする。
前記第２の電源電位の間の第３の電源電位と前記データ
電極とを、前記単位時間の前縁部分において接続するス
イッチング手段を有することを特徴とする。
また、本発明のアクティブマトリクス・パネルは、走
査電極とデータ電極の交差に対応して形成される画素が
スイッチング素子と液晶を含んで構成されるアクティブ
マトリクス・パネルにおいて、第１の電源電位と前記デ
ータ電極の間に接続され、前記データ電極との間で電流
を流出する第１の定電流源と、第２の電源電位と前記デ
ータ電極の間に接続され、前記データ電極との間で電流
を流入する第２の定電流源と、前記アクティブマトリク
ス・パネルの交流駆動周期を２分割した期間毎に、能動
させる定電流源を前記第１の定電流源及び前記第２の定
電流源の間で交互に切り替えると共に、前記第１の定電
流源又は前記第２の定電流源が前記データ電極との間で
電流を流出又は流入する単位時間内における能動時間の
時間幅を、ディジタル画像データの値に基づいて制御す
る手段とを有することを特徴とする。
査電極とデータ電極の交差に対応して形成される画素が
スイッチング素子と液晶を含んで構成されるアクティブ
マトリクス・パネルにおいて、第１の電源電位と前記デ
ータ電極の間に接続され、前記データ電極との間で電流
を流出する第１の定電流源と、第２の電源電位と前記デ
ータ電極の間に接続され、前記データ電極との間で電流
を流入する第２の定電流源と、前記アクティブマトリク
ス・パネルの交流駆動周期を２分割した期間毎に、能動
させる定電流源を前記第１の定電流源及び前記第２の定
電流源の間で交互に切り替えると共に、前記第１の定電
流源又は前記第２の定電流源が前記データ電極との間で
電流を流出又は流入する単位時間内における能動時間の
時間幅を、ディジタル画像データの値に基づいて制御す
る手段とを有することを特徴とする。
さらに、上記本発明において、前記第１の電源電位と
前記第２の電源電位の間の第３の電源電位と前記データ
電極とを、前記単位時間の前縁部分において接続するス
イッチング手段を有することを特徴とする。
前記第２の電源電位の間の第３の電源電位と前記データ
電極とを、前記単位時間の前縁部分において接続するス
イッチング手段を有することを特徴とする。
以下本発明の一構成例を図面に基づき説明する。
第１図は本発明による液晶駆動装置の構成図である。
101は走査電極（Ynはその内の一つ）に走査側駆動信
号を出力する走査側ドライバである。内部はシフトレジ
スタ構成となっており、YCLをシフトクロック信号、YST
をシフト開始信号としている。YCL,YST及び以後説明す
る各種信号はタイミング・コントローラ（図示せず）よ
り出力されており、後述するタイムチャート内にタイミ
ングが示されている。
号を出力する走査側ドライバである。内部はシフトレジ
スタ構成となっており、YCLをシフトクロック信号、YST
をシフト開始信号としている。YCL,YST及び以後説明す
る各種信号はタイミング・コントローラ（図示せず）よ
り出力されており、後述するタイムチャート内にタイミ
ングが示されている。
102はデータ側ドライバであり、以下の構成を有して
いる。
いる。
103は第１ラインメモリである。第１ラインメモリ103
は、４ビット（M10〜M13）／ワードのメモリがＫワード
（Ｋは液晶パネル120の水平方向画素数に対応）あるラ
インメモリである。各ワードはそれぞれの対応するビッ
ト同士が直列的に接続されたシフトレジスタ構成となっ
ている。ディジタル映像データD0〜D3はM10〜M13に対応
している。第１ラインメモリ103では、XSTをシフトレジ
スタの開始信号とし、シフトクロックXCLにより順次映
像データD10〜D13をM10〜M13に取りこむ。
は、４ビット（M10〜M13）／ワードのメモリがＫワード
（Ｋは液晶パネル120の水平方向画素数に対応）あるラ
インメモリである。各ワードはそれぞれの対応するビッ
ト同士が直列的に接続されたシフトレジスタ構成となっ
ている。ディジタル映像データD0〜D3はM10〜M13に対応
している。第１ラインメモリ103では、XSTをシフトレジ
スタの開始信号とし、シフトクロックXCLにより順次映
像データD10〜D13をM10〜M13に取りこむ。
104は第２ラインメモリであって、第１ラインメモリ1
03と同じく、４ビット（M20〜M23）／ワードのメモリが
Ｋワードあるラインメモリである。M20〜M23はM10〜M13
に対応しており、LP信号によって、第１ラインメモリ10
3の内容が第２ラインメモリ104の対応するワードへ転送
される。
03と同じく、４ビット（M20〜M23）／ワードのメモリが
Ｋワードあるラインメモリである。M20〜M23はM10〜M13
に対応しており、LP信号によって、第１ラインメモリ10
3の内容が第２ラインメモリ104の対応するワードへ転送
される。
105は階調基準信号発生回路であって、LP信号の同期
内に、信号FGSをカウントしてP0〜P3の４つの階調基準
信号を発生する。第２図に階調基準信号発生回路105の
詳細な回路構成を示す。201〜204はトグル・フリップ・
フロップ（トグルF/F）であって、201のトグル端子Ｔに
は信号FGSが入力されていて、202〜204のトグル端子Ｔ
には、各々前段のトグルF/FのＱ出力が入力されてい
る。また全トグルF/Fは信号LPをリセット端子Ｒに入力
している。P0は204Qの出力、P1〜P3は各々201〜204の各
トグルF/FのＱ出力をデコードするANDゲート205〜207の
出力である。P0〜P3はLP信号の一周期内で、「Ｈ」のパ
ルス幅が、 P0:P1:P2:P3＝1:2:4:8 となっている（第３図参照）。
内に、信号FGSをカウントしてP0〜P3の４つの階調基準
信号を発生する。第２図に階調基準信号発生回路105の
詳細な回路構成を示す。201〜204はトグル・フリップ・
フロップ（トグルF/F）であって、201のトグル端子Ｔに
は信号FGSが入力されていて、202〜204のトグル端子Ｔ
には、各々前段のトグルF/FのＱ出力が入力されてい
る。また全トグルF/Fは信号LPをリセット端子Ｒに入力
している。P0は204Qの出力、P1〜P3は各々201〜204の各
トグルF/FのＱ出力をデコードするANDゲート205〜207の
出力である。P0〜P3はLP信号の一周期内で、「Ｈ」のパ
ルス幅が、 P0:P1:P2:P3＝1:2:4:8 となっている（第３図参照）。
第１図において、106は液晶駆動回路であって、液晶
パネル120の水平方向画素数に対応して、Ｋ個の同一ブ
ロックよりなる。そのブロックの構成を破線内に示す。
パネル120の水平方向画素数に対応して、Ｋ個の同一ブ
ロックよりなる。そのブロックの構成を破線内に示す。
108は４個の２入力ANDと１個の４入力ORからなる複合
ゲートである。各ANDゲートには階調基準信号P0〜P3
と、第２ラインメモリのM20〜M23のメモリの出力が相対
するビット毎に入力している。複合ゲート108の出力
は、さらにANDゲート109,NANDゲート110の一方の入力端
子と接続されている。ANDゲート109とNANDゲート110の
もう一方の入力端子には、各々FRと▲▼（FRをイン
バータ107で反転した信号）の信号が入力されていて、F
R＝「Ｈ」ではANDゲート109が、FR＝「Ｌ」ではNANDゲ
ート110が選択される。
ゲートである。各ANDゲートには階調基準信号P0〜P3
と、第２ラインメモリのM20〜M23のメモリの出力が相対
するビット毎に入力している。複合ゲート108の出力
は、さらにANDゲート109,NANDゲート110の一方の入力端
子と接続されている。ANDゲート109とNANDゲート110の
もう一方の入力端子には、各々FRと▲▼（FRをイン
バータ107で反転した信号）の信号が入力されていて、F
R＝「Ｈ」ではANDゲート109が、FR＝「Ｌ」ではNANDゲ
ート110が選択される。
111,112,115はＰチャネルMOS・FET（TP）,113,114,11
6はＮチャンネルMOS・FET（TN）,119はMOS・FET（ソー
ス電源VCのレベルによって、チャネル極性が決まる）で
ある。TP115はゲートとドレインの端子が共通接続され
ていて、電源VBとの間に抵抗117がある。また同共通端
子はTP111のゲート端子とも接続されている。TP111,115
のソース端子は第１の電源VAに接続されている。したが
ってTP111,115,抵抗117はカレントミラー定電流源
（Ａ）を構成している。
6はＮチャンネルMOS・FET（TN）,119はMOS・FET（ソー
ス電源VCのレベルによって、チャネル極性が決まる）で
ある。TP115はゲートとドレインの端子が共通接続され
ていて、電源VBとの間に抵抗117がある。また同共通端
子はTP111のゲート端子とも接続されている。TP111,115
のソース端子は第１の電源VAに接続されている。したが
ってTP111,115,抵抗117はカレントミラー定電流源
（Ａ）を構成している。
同様にTN114,116,抵抗118もカレントミラー定電流源
（Ｂ）が、第２の電源VBに接続して構成している。また
TP111とTN114間には、TP112とTN113が直列に接続されて
いて、TP112とTN113の共通ドレイン端子がデータ電極Xm
に接続されている。
（Ｂ）が、第２の電源VBに接続して構成している。また
TP111とTN114間には、TP112とTN113が直列に接続されて
いて、TP112とTN113の共通ドレイン端子がデータ電極Xm
に接続されている。
TP112のゲート端子はNANDゲート110の出力が、TN113
のゲート端子にはANDゲート109の出力が接続されてい
る。したがって、FR＝「Ｌ」では、ゲート108＝「Ｈ」
で、定電流IAがデータ電極Xmへ流出し、FR＝「Ｈ」で
は、ゲート108＝「Ｈ」で、定電流IBがデータ電極Xmか
ら流入する。
のゲート端子にはANDゲート109の出力が接続されてい
る。したがって、FR＝「Ｌ」では、ゲート108＝「Ｈ」
で、定電流IAがデータ電極Xmへ流出し、FR＝「Ｈ」で
は、ゲート108＝「Ｈ」で、定電流IBがデータ電極Xmか
ら流入する。
さらに、データ電極XmはMOS・FET119のドレイン端子
にも接続されている。119のゲート端子には信号DSが入
力され、ソース端子は第３の電源VCに接続されている。
信号DS＝「Ｈ」では、データ電極Xmは電源VCと短絡され
る。
にも接続されている。119のゲート端子には信号DSが入
力され、ソース端子は第３の電源VCに接続されている。
信号DS＝「Ｈ」では、データ電極Xmは電源VCと短絡され
る。
120は液晶アクティブマトリクス・パネルであって、
複数の画素よりなる。121はデータ電極Xmと走査電極Yn
との交点にある画素で、例えばスイッチング素子として
TFT122を用いている。TFT122はゲート端子を走査電極Yn
に、ソース端子をデータ電極Xmに接続されていて、ドレ
イン端子には液晶素子123に接続されている。液晶端子1
23のもう一方は固定電位VCOMに接続されている。
複数の画素よりなる。121はデータ電極Xmと走査電極Yn
との交点にある画素で、例えばスイッチング素子として
TFT122を用いている。TFT122はゲート端子を走査電極Yn
に、ソース端子をデータ電極Xmに接続されていて、ドレ
イン端子には液晶素子123に接続されている。液晶端子1
23のもう一方は固定電位VCOMに接続されている。
第１図の液晶駆動装置の動作を、第３図、第４図のタ
イムチャートにより説明する。
イムチャートにより説明する。
第３図においてXST＝「Ｈ」により第１図103の第１ラ
インメモリは、映像データD0〜D3の取りこみを開始する
（XSTの周期はTH）。画素（Xm,Yn）のデータはXSTから
数えて、ｍ個目のXCLでM10〜M13に取りこまれる。第３
図では最初の単位時間ではＡ＝（1,0,1,0）（その前ま
では６＝（0,1,1,0）が格納されていた）、次にＥ＝
（1,1,1,0）が取りこまれる。また第２ラインメモリ104
のM20〜M23には、LP信号の立上り時のM10〜M13のデータ
が取りこまれる（LPの周期はTH）。
インメモリは、映像データD0〜D3の取りこみを開始する
（XSTの周期はTH）。画素（Xm,Yn）のデータはXSTから
数えて、ｍ個目のXCLでM10〜M13に取りこまれる。第３
図では最初の単位時間ではＡ＝（1,0,1,0）（その前ま
では６＝（0,1,1,0）が格納されていた）、次にＥ＝
（1,1,1,0）が取りこまれる。また第２ラインメモリ104
のM20〜M23には、LP信号の立上り時のM10〜M13のデータ
が取りこまれる（LPの周期はTH）。
信号FGSはLB＝「Ｌ」の期間に15個存在し、同信号を
もとに、互いに「Ｈ」の幅の異なる階調基準信号P0〜P3
が階調基準信号発生回路105から発生する。
もとに、互いに「Ｈ」の幅の異なる階調基準信号P0〜P3
が階調基準信号発生回路105から発生する。
信号DSはLPと同じく周期THであり、その「Ｈ」の幅は
TRである。
TRである。
M20〜M23＝「６」の時は、ゲート108ではP1とP2が選
択される。同様にM20〜M23＝「Ａ」の時は、P1とP3が選
択される。このようにM20〜M23のコードによって、単位
時間THにおけるデータ108出力での「Ｈ」の割合は変わ
る。
択される。同様にM20〜M23＝「Ａ」の時は、P1とP3が選
択される。このようにM20〜M23のコードによって、単位
時間THにおけるデータ108出力での「Ｈ」の割合は変わ
る。
第４図に示すように、走査側ドライバ101では、YST＝
「Ｈ」により、YCLに同期して順次Y1,Y2,…Ynの走査側
駆動信号を発生する。いまFR＝「Ｌ」中でのYn＝「Ｈ」
を考える。この時、画素（Xm,Yn）に対応する映像デー
タ（M20〜M23に格納されている）が「Ａ」とする。デー
タ「Ａ」でのゲート108の出力は、階調基準信号P0〜P3
によって、第３図あるいは第４図のような単位時間TH中
の「Ｈ」の割合となる。THの前半にDSは位置し（パルス
幅＝TR）、DSによりMOS・FET119がONするので、データ
電極Xmを介して、液晶素子123のTFT122側のレベルはVC
に固定される（それ以前はVCに対して負側にあった）。
DS＝「Ｌ」後に映像データ「Ａ」に対応して、ゲート10
8が「Ｈ」となると、第１の定電流源（Ａ）を介して定
電流IAがデータ電極Xmに流出する。定電流IAによって、
液晶素子123の片側はIA/t（ｔは時間）で上昇する。最
終電位をVLとすれば、映像データが「Ａ」の時には、 となる（Ｃはパネル負荷容量）。これを一般化すれば、
映像データの16進の値をＤとすると、 となる。したがって映像データ値によって、VLは変化
し、そのデータの重みに基づいた液晶印加電圧が得られ
る。
「Ｈ」により、YCLに同期して順次Y1,Y2,…Ynの走査側
駆動信号を発生する。いまFR＝「Ｌ」中でのYn＝「Ｈ」
を考える。この時、画素（Xm,Yn）に対応する映像デー
タ（M20〜M23に格納されている）が「Ａ」とする。デー
タ「Ａ」でのゲート108の出力は、階調基準信号P0〜P3
によって、第３図あるいは第４図のような単位時間TH中
の「Ｈ」の割合となる。THの前半にDSは位置し（パルス
幅＝TR）、DSによりMOS・FET119がONするので、データ
電極Xmを介して、液晶素子123のTFT122側のレベルはVC
に固定される（それ以前はVCに対して負側にあった）。
DS＝「Ｌ」後に映像データ「Ａ」に対応して、ゲート10
8が「Ｈ」となると、第１の定電流源（Ａ）を介して定
電流IAがデータ電極Xmに流出する。定電流IAによって、
液晶素子123の片側はIA/t（ｔは時間）で上昇する。最
終電位をVLとすれば、映像データが「Ａ」の時には、 となる（Ｃはパネル負荷容量）。これを一般化すれば、
映像データの16進の値をＤとすると、 となる。したがって映像データ値によって、VLは変化
し、そのデータの重みに基づいた液晶印加電圧が得られ
る。
Ynが「Ｌ」ではTFT122がOFFし、電圧VLが保持され
る。
る。
次にFR＝「Ｈ」では、Yn＝「Ｈ」で、まずDSにより、
データ電極及び液晶素子123の片側電位はVCに固定され
る。そしてゲート108が「Ｈ」では定電流源（Ｂ）を介
して、定電流IBがデータ電極Xmからデータ側ドライバ10
2へ流入する。その時、液晶素子123の片側電位はIB/tで
下降する。最終電位VLを一般化すれば、 となる。したがって、FR＝「Ｌ」の場合と同様に、映像
データ値によって、VLは変化し、そのデータの重みに基
づいた液晶印加電圧が得られる。
データ電極及び液晶素子123の片側電位はVCに固定され
る。そしてゲート108が「Ｈ」では定電流源（Ｂ）を介
して、定電流IBがデータ電極Xmからデータ側ドライバ10
2へ流入する。その時、液晶素子123の片側電位はIB/tで
下降する。最終電位VLを一般化すれば、 となる。したがって、FR＝「Ｌ」の場合と同様に、映像
データ値によって、VLは変化し、そのデータの重みに基
づいた液晶印加電圧が得られる。
DSの持つ意味は、単位時間THの前半で、いったんデー
タ電極Xm、液晶素子123の片側電位をVCの固定電位に設
定し直すことにより、前の映像データによる液晶パネル
への印加電圧の影響を除くことにある。
タ電極Xm、液晶素子123の片側電位をVCの固定電位に設
定し直すことにより、前の映像データによる液晶パネル
への印加電圧の影響を除くことにある。
以上のように本発明によれば、液晶駆動装置のデータ
側ドライバーにおいて、各データ側駆動出力で、２つの
異なる電流に接続された定電流源を、ディジタル映像デ
ータの重みに基づき、交互に動作時間を制御して動作さ
せることによって、D/A変換せずに、液晶アクティブマ
トリクス・パネルを駆動できる。しかもその回路構成も
簡略化しており、IC化しても経済的サイズにおさめるこ
とができる。またスイッチング素子としてMIM等の２端
子素子が用いられた液晶アクティブマトリクス・パネル
にも適用できる。
側ドライバーにおいて、各データ側駆動出力で、２つの
異なる電流に接続された定電流源を、ディジタル映像デ
ータの重みに基づき、交互に動作時間を制御して動作さ
せることによって、D/A変換せずに、液晶アクティブマ
トリクス・パネルを駆動できる。しかもその回路構成も
簡略化しており、IC化しても経済的サイズにおさめるこ
とができる。またスイッチング素子としてMIM等の２端
子素子が用いられた液晶アクティブマトリクス・パネル
にも適用できる。
第１図…本発明による液晶駆動装置の回路構成図。 第２図…階調基準信号発生回路の回路構成図。 第３図…第１図各部のタイムチャート（１）。 第４図…第１図各部のタイムチャート（２）。 111,115,117……第１の定電流源を構成 114,116,118……第２の定電流源を構成 119……スイッチング手段としてのトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 G09G 3/18 H04N 5/66 H03K 17/00
Claims (4)
- 【請求項１】走査電極とデータ電極の交差に対応して形
成される画素がスイッチング素子と液晶を含んで構成さ
れるアクティブマトリクス・パネルの駆動回路におい
て、 第１の電源電位と前記データ電極の間に接続され、前記
データ電極との間で電流を流出する第１の定電流源と、 第２の電源電位と前記データ電極の間に接続され、前記
データ電極との間で電流を流入する第２の定電流源と、 前記アクティブマトリクス・パネルの交流駆動周期を２
分割した期間毎に、能動させる定電流源を前記第１の定
電流源及び前記第２の定電流源の間で交互に切り替える
と共に、前記第１の定電流源又は前記第２の定電流源が
前記データ電極との間で電流を流出又は流入する単位時
間内における能動時間の時間幅を、ディジタル画像デー
タの値に基づいて制御する手段と を有することを特徴とするアクティブマトリクス・パネ
ルの駆動回路。 - 【請求項２】前記第１の電源電位と前記第２の電源電位
の間の第３の電源電位と前記データ電極とを、前記単位
時間の前縁部分において接続するスイッチング手段を有
することを特徴とする請求項１に記載のアクティブマト
リクス・パネルの駆動回路。 - 【請求項３】走査電極とデータ電極の交差に対応して形
成される画素がスイッチング素子と液晶を含んで構成さ
れるアクティブマトリクス・パネルにおいて、 第１の電源電位と前記データ電極の間に接続され、前記
データ電極との間で電流を流出する第１の定電流源と、 第２の電源電位と前記データ電極の間に接続され、前記
データ電極との間で電流を流入する第２の定電流源と、 前記アクティブマトリクス・パネルの交流駆動周期を２
分割した期間毎に、能動させる定電流源を前記第１の定
電流源及び前記第２の定電流源の間で交互に切り替える
と共に、前記第１の定電流源又は前記第２の定電流源が
前記データ電極との間で電流を流出又は流入する単位時
間内における能動時間の時間幅を、ディジタル画像デー
タの値に基づいて制御する手段と を有することを特徴とするアクティブマトリクス・パネ
ル。 - 【請求項４】前記第１の電源電位と前記第２の電源電位
の間の第３の電源電位と前記データ電極とを、前記単位
時間の前縁部分において接続するスイッチング手段を有
することを特徴とする請求項３に記載のアクティブマト
リクス・パネル。
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|---|---|---|---|
| JP1102260A JP3018344B2 (ja) | 1989-04-21 | 1989-04-21 | アクティブマトリクス・パネルの駆動回路及びアクティブマトリクス・パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102260A JP3018344B2 (ja) | 1989-04-21 | 1989-04-21 | アクティブマトリクス・パネルの駆動回路及びアクティブマトリクス・パネル |
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|---|---|
| JPH02281291A JPH02281291A (ja) | 1990-11-16 |
| JP3018344B2 true JP3018344B2 (ja) | 2000-03-13 |
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ID=14322625
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|---|---|---|---|
| JP1102260A Expired - Fee Related JP3018344B2 (ja) | 1989-04-21 | 1989-04-21 | アクティブマトリクス・パネルの駆動回路及びアクティブマトリクス・パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018344B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110534054A (zh) * | 2019-07-31 | 2019-12-03 | 华为技术有限公司 | 显示驱动方法及装置、显示装置、存储介质、芯片 |
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| EP0515191B1 (en) * | 1991-05-21 | 1998-08-26 | Sharp Kabushiki Kaisha | A display apparatus, a drive circuit for a display apparatus, and a method of driving a display apparatus |
| US6496173B1 (en) * | 2000-03-29 | 2002-12-17 | Koninklijke Philips Electronics N.V. | RLCD transconductance sample and hold column buffer |
| WO2005062287A1 (ja) * | 2003-12-24 | 2005-07-07 | Hiji High-Tech Co., Ltd. | 表示パネルの信号線駆動装置 |
| KR20050065822A (ko) * | 2003-12-24 | 2005-06-30 | 엘지.필립스 엘시디 주식회사 | 액정표시소자와 그 구동방법 |
-
1989
- 1989-04-21 JP JP1102260A patent/JP3018344B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110534054A (zh) * | 2019-07-31 | 2019-12-03 | 华为技术有限公司 | 显示驱动方法及装置、显示装置、存储介质、芯片 |
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|---|---|
| JPH02281291A (ja) | 1990-11-16 |
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