JP3018329B2 - 表示システムおよび液晶表示装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パーソナルコンピュータ等に適用する多色
表示可能な液晶表示装置の表示方式に関するものであ
る。

［従来の技術］ 近年、ラップトップ型コンピュータ市場の急速な広が
りに応じ、液晶表示装置が急速に進歩している。現状、
これらのラップトップ型コンピュータは、カラー表示可
能なものは少なく、単色表示のものが大多数である。

しかしながら、この種のコンピュータのアプリケーシ
ョンは多くがカラー表示を前提としているため、単色表
示のものは階調表示をサポートしている。要するに、色
情報を、単色の濃淡情報に変換し、カラー表示をエミュ
レーションしている。

このような階調表示の例としては、特開昭58−57192
号公報に記載されているものがある。

このような従来技術を利用したコンピュータの表示系
回路の従来例を第２図に示す。

第２図は、階調表示するコンピュータ表示系回路のブ
ロック図である。

図中、１は中央演算処理装置（以下MPUと略記）、２
は液晶表示タイミングコントローラ（以下、LCTCと略
記）、３〜５は表示メモリ、６は表示メモリから読み出
す情報から表示色を決定するパレット、７は色情報を階
調信号に変換する階調制御回路、８は単色表示の液晶表
示装置である。

本ブロック図は３系列の表示メモリI,II,IIIを持って
おり、８色に対応する８階調表示が可能であり、MPL1
が、各表示メモリに表示する情報を書き込むことで、液
晶表示装置８に所望の情報を出力する。

この表示メモリよりの、液晶表示装置８への所望の情
報の出力処理はLCTC2が行なう。

LCTC2は、液晶表示装置８の走査順序に対応する表示
メモリのアドレスを発生すると共に、液晶表示装置８に
対して表示に必要な同期信号を出力する。

このアドレスにしたがって、表示メモリI3〜III5は、
表示データを出力する。これらのデータは、１画素に対
して３ビットの情報としてパレット６に送られる。パレ
ット６は、８ワード×３ビット構成のメモリであり、入
力する３ビットのアドレス情報にしたがってメモリの内
容（３ビットで表現する８色の色情報）を出力する。

要するに、パレット６は、３ビットの論理情報を８色
の物理情報に変換する。

そして、さらに、階調制御回路７は、単色の液晶表示
装置８に表示する８階調の表示信号を生成する。階調表
示は、１画面走査単位で表示と非表示を制御するフレー
ム間引き方式である。

つまり、８画面走査のうち、表示と非表示の比率で８
階調を表現する。たとえば、表示と非表示の割合いを、
7:1、5:3等に設定し８段階の濃淡表示を実現する。

この方式によれば、単色２階調の液晶表示装置で８階
調表示を実現できることに加え、階調制御回路７はLSI
化等によりハードウェアの小形化が可能であり、コスト
パフォーマンスが良い点で優れている。

ただし、この方式は、微妙な濃淡差を制御するのが困
難であり８〜16階調が限度となる。したがって、これを
超える多階調表示を実現するためには、液晶表示装置自
身で階調表示する必要がある。

具体的には、プラズマ表示装置で採用しているパルス
幅変調方式等がある。これは、１画素の点灯する時間を
制御するものである。例えば、１画素を表示する時間が
50n秒であるとすると、5n秒単位のパルス制御を行えば1
1階調の表示が可能となる。

このような階調付き液晶表示装置を利用した場合のコ
ンピュータ表示系回路のブロック図を第３図に示す。

図中、第２図と同一機能を有する回路ブロックには同
一符号を付す。

12は64階調パレット、13は64階調液晶表示装置であ
る。本表示系は、64階調のうち８階調を選択して表示す
る機能を有している。

表示メモリ３〜５から読み出すデータは、64階調パレ
ット12の入力となり、64階調パレット12は、８ワード×
６ビット構成のメモリであり、３ビットの論理情報を６
ビットの物理表示情報に変換する。

要するに、メモリの内容が、８個の論理情報を64階調
のうち、どの階調に割当てるかを決定する。この６ビッ
トの階調表示情報は、64階調液晶表示装置13へ送り、表
示メモリ３〜５の映像情報を画面に表示する。以上説明
したように、第２図に示すフレーム間引き方式と比較し
て、64階調液晶表示装置は、受け取る情報量が32倍（64
階調÷２階調）となる。

［発明が解決しようとする課題］ 以上のように、従来例においては、表示階調数を増加
させる場合、次のような点が問題となる。

まず、フレーム間引き方式は、微妙な階調差をつける
ことが困難であり、８〜16階調程度が限界である。

一方、階調機能付き液晶表示装置を使用する場合は、
液晶表示装置が受け取る情報量が増大するという問題点
がある。つまり、情報量が増えたことにより、液晶表示
装置に与えるインターフェース信号線数が増加するた
め、コネクタの大形化と基板上の配線領域の増加を招き
高密度実装の点で不利となる。

一方、信号線数の増加をおさえるためには映像信号の
転送速度を向上せねばならず、CMOS等の低コストなデバ
イスでは対応できなくなる。また、ケーブルから出る電
磁波障害対策が困難になるという問題点がある。

この問題は、単色階調表示よりも多色表示となった場
合に、さらに顕著となる。コンピュータ表示系の世界的
標準仕様である26万色表示の場合、画素あたり18ビット
が必要であり、この場合転送速度が20〜30Mbps程度必要
となる。

一方、従来の単色表示では、画素あたり８ビット相当
の情報量で約3Mbpsの転送速度であるので、従来に比べ
約10倍の転送量が必要となる。

これに対して、現状の液晶表示装置は、転送速度最大
のものでも約12Mbps程度であり、電磁波障害対策にも苦
慮している状況である。

将来的に、多色表示を実現するためには、深刻な問題
である。

以上説明してきた問題点は、ホスト装置と液晶表示装
置間の要転送データ量が多大であることに起因する。

そこで、本発明は、ホスト装置と液晶表示装置間の要
転送データ量を削減できる表示システムおよび液晶表示
装置を提供することにある。

［課題を解決するための手段］ 本発明は、前記目的達成のために、表示情報として、
論理表示情報を出力する表示系回路を備えたホスト装置
と、論理表示情報入力を物理表示情報に変換し、表示パ
ネルに映像化する手段を備えた表示装置と、を有するこ
とを特徴とする表示システムを提供する。

また、この場合、ホスト装置は、表示用同期情報を発
生する同期発生手段と、表示用同期情報が帰線走査中で
あることを示す場合に限り表示制御情報を出力する中央
処理装置と、論理表示情報を出力する手段と、論理表示
情報と表示制御情報とを切り換え時分割多重し、液晶表
示装置に出力する手段と、を備え、 液晶表示装置は、ホスト装置よりの表示制御情報と前
記論理表示情報との共用の入力ポートと、時分割多重さ
れ入力する論理表示情報と表示制御情報とを分離する手
段と、論理表示情報入力を物理表示情報に変換するテー
ブルを記憶する書き換え可能な記憶手段を備えた変換手
段と、物理表示情報を液晶パネル等の表示パネルに映像
化する手段と、表示制御情報に応じて記憶手段が記憶す
る前記テーブルにアクセスする中央処理装置と、を備え
ることが望ましい。

また、本発明は、前記目的を達成するために、表示情
報として論理表示情報を入力される液晶表示装置であっ
て、入力される論理表示情報を物理表示装置に変換する
テーブルを備えた変換手段と、物理表示情報を液晶パネ
ルに映像化する手段とを備えたことを特徴とする液晶表
示装置，を提供する。

また、前記液晶表示装置は、書き換え可能な記憶手段
が記憶する前記テーブルにアクセスする中央処理装置
と、を備えることが望ましく、さらには、液晶表示装置
外部と前記中央処理装置との、入力ポートまたは入出力
ポートを備えることが望ましい。

また、前記液晶表示装置は、前記入力ポートとして、
液晶表示装置外部より前記中央処理装置への入力と、前
記論理表示情報と、の共用の入力ポートを備え、時分割
多重され入力する、論理表示情報と液晶表示装置外部よ
りの入力とを、分離する手段を備えても良い。

また、前記目的を達成するために、前記液晶表示装置
に、分割受信する論理表示情報を復元する手段を備えた
ことを特徴とする液晶表示装置を提供する。

また、１以上の、パラレルデータを、シリアルデータ
化して液晶装置外部に出力する手段と、１以上の、液晶
表示装置外部より入力するシリアルデータをパラレルデ
ータ化する手段と、の２手段のうち少なくとも１手段を
備えることが望ましい。

［作 用］ 本発明の一態様である、多色表示可能な表示システム
における作用を説明する。

この表示システムによれば、映像を表示する場合、ホ
スト装置の中央処理装置は、同期発生手段にて発生する
液晶表示装置用の表示用同期情報が帰線期間中であるこ
とを示している時に、必要が有れば、表示制御情報を出
力し、液晶表示装置の書き換え可能な記憶手段中の論理
表示情報と物理表示情報の変換テーブルに、表示しよう
とする表示色の物理表示情報と論理表示情報の対応を変
換テーブルを書き込む、または、変更する。

液晶表示装置において、中央処理装置は、入力された
ホスト装置よりの表示制御情報を取り出し、表示制御情
報の内容に基づいて、変換手段が有する書き換え可能な
記憶手段にテーブルを書き込む、または、テーブルを変
更する。

その後、ホスト装置は、表示系回路にて、同期発生手
段にて発生する液晶表示装置用の表示用同期情報が表示
期間中であることを示している期間中、表示系回路にて
表示情報として論理表示情報を液晶表示装置に対して出
力する。

液晶表示装置は、受け取った、論理表示情報入力を取
り出し、変換手段にて記憶手段に記憶している変換テー
ブルで物理表示情報に変換する。そして、この物理表示
情報を液晶パネルに映像化する。

また、ホスト装置が、前記帰線期間中に記憶手段中の
論理表示情報と物理表示情報の変換テーブルの内容の送
信の要求を、表示制御情報として出力し、液晶装置の中
央処理装置が、その要求に応ずるようにしても良い。

なお、以上の、ホスト装置と液晶表示装置との、各情
報の受け渡しは、共用ポートより行うのが望ましい。

また、ホスト装置が、論理表示情報を分割して送信
し、液晶表示装置が、分割受信した論理表示情報を復元
するようにしても良い。

また、ホスト装置が、液晶表示装置に出力する表示制
御情報および論理表示情報は、本来パラレルデータであ
るが、シリアルデータ化して液晶装置外部に出力し、液
晶表示装置内においてシリアルデータをパラレルデータ
化するようにするのが望ましい。

以上のように、液晶表示装置は、論理表示情報と物理
表示情報との変換テーブルを記憶した記憶手段を内蔵し
ているため、論理情報を受け取ることにより、多色また
は多階調表示ができる。論理情報は、物理表示情報より
も情報量が少ないため、液晶表示装置が外部から入力す
る情報量を減少させ、信号線の増大と転送速度の向上を
軽減できる。

［実施例］ 以下、本発明に係る表示システムの第１の実施例につ
いて説明する。

表示システムは、ホストと液晶表示装置18より構成さ
れる。

第１図にホスト側表示系回路の構成を示す。

従来例を示す第２図および第３図と同一機能を有する
回路ブロックには同一符号を付す。

図中、１は中央演算処理装置（以下MPUと略記す
る）、２は液晶表示タイミングコントローラ（以下、LC
TCと略記）、３〜５は表示メモリ、９、10、11は表示メ
モリから読み出したパラレルデータをシリアルデータに
変換する並直変換回路、14〜16は表示メモリ３〜５から
読み出す表示情報をシリアル化したシリアル信号線、17
はLCTC2が出力する同期信号線である。

18には64階調の表示が可能なパレット内蔵の液晶表示
装置を示す。

本表示系回路は、シリアル信号線14〜16の３ビットの
論理情報を液晶表示装置18へ出力する。つまり、64階調
のうち８階調を選択して表示する。

これは、パソコン等の表示系においては、64階調全て
を同時に表示するためには、表示論理情報が６ビット必
要となり、表示メモリの容量が本実施例の２倍を要しコ
スト増加となるため、多くの階調のうち任意の切られた
階調を選択して表示するのが、一般的な方式となってい
るのに合わせたものである。

本実施例において、表示メモリより読み出された論理
表示情報は、並直変換回路においてシリアルデータに変
換され、液晶表示装置18に出力される。

要するに、論理表示情報が限られている点に着目し、
論理表示情報を直接液晶表示装置18へ出力することによ
り、転送データ量を削減すると共に、液晶表示装置18に
接続するケーブルの信号線数を減らすことが特徴であ
る。

次に、液晶表示装置18の詳細の構成を、第４図に示
す。

図中、第１図と同一機能を有する回路ブロックおよび
同一信号線には同一符号を付す。

図に示すように、同期信号線17は以下19〜22の４種類
の信号よりなる。

19はデータシフト信号（以下CL2と略記）、20は液晶
交流駆動用信号（以下Ｍと略記）、21はデータラッチ信
号（以下CL1と略記）、22は画面走査の始まりを示す信
号（以下FLMと略記）である。23はタイミング回路、24
はｘドライバ、25はｙドライバ、26は液晶表示パネル、
27はパレットである。液晶表示パネル26が実際に表示を
行なう部分であり、画面解像度が640×400ドットの場
合、横方向に640個、縦方向に400個の電極（合計256K
個）がパネル面を構成している。

これらの電極は、ｘドライバが出力する640本の信号
とｙドライバが出力する400本の信号により駆動され
る。

ｙドライバは、パネル面400ライン中走査している１
ラインを決定する働きをする。つまり１ライン目から40
0ライン目まで順次選択する。

これに対し、ｘドライバは、１ライン分に担当する64
0ドットの表示情報を出力するものである。

このようなＸドライバ24とｙドライバ25は、同期信号
線17が制御する。Ｍ信号20とCL1信号21は、タイミング
回路23に入力され、ｘドライバ24とｙドライバ25の電極
に加わる電圧の交流化と画面走査の水平同期を制御す
る。

CL2信号19は、ｘドライバ24が１ライン分の表示情報
を取り込むためのタイミングを決定する。また、FLM信
号22は、Ｙドライバが走査する１ライン目のタイミング
を示すものであり、画面走査の垂直同期をとる。

シリアル信号線14〜16の論理表示情報はパレット27に
て、物理表示情報に変換され、ｘドライバ24へ送られ、
CL2信号19のタイミングでラッチされる。

ｘドライバ24は、１ドット当り６ビットの物理表示情
報を受け取り、アナログの階調情報に変換した後、ｙド
ライバ25の走査に同期して、液晶表示パネル26を駆動す
る。

本発明のポイントであるパレット27は、論理表示情報
であるシリアル信号線14〜16をアドレス線に接続し、デ
ータ線をｘをドライバ24に接続することにより８ワード
×６ビットのメモリで構成できる。

要するに、各アドレスに対応するメモリの内容（デー
タ）が、各８個の論理表示情報に対応する64階調の階調
レベルを決定する。

なお、本発明は、単色の多階調表示に限らず、多色表
示にも対応できる他、液晶表示装置に内蔵するパレット
の内容が、外部から読み書き可能とすることもできる。

以下、この場合の例を、第２の実施例として説明す
る。

第５図は第２の実施例を示すホスト側表示系回路のブ
ロック図である。同図において、第１図と同一機能を有
する回路ブロックおよび同一信号線には同一符号を付
し、説明を省略する。

図中、5aは表示変換回路、11aは並直メモリ、28は論
理表示情報を示すシリアル信号線、29はMPU1が制御する
シリアルポート、30はシリアルデータ線である。

31にはシリアルポート29を介してMPL1が読み書き可能
なパレットを内蔵する26万色表示可能なカラー液晶表示
装置を示す。

本実施例では、論理表示情報を16種とするため表示メ
モリを増加し（5a）、それにともなうシリアル信号線28
を液晶表示装置31へ新たに接続している。また、液晶表
示装置31に接続する信号線数を少なくするため、シリア
ルポート29を介して、液晶表示装置31内部のパレットの
内容にアクセスする。

このシリアルポート29は、市販の通信制御LSIにより
容易に実現できる。

次に、液晶表示装置31について第６図を用いて説明す
る。

第６図は、液晶表示装置31の詳細を示すブロック図で
ある。

同図において、第５図と同一回路ブロックおよび同一
信号線には同一符号を付し、説明を省略する。図中、32
はROM、RAM、シリアルポートを内蔵するMPU、33はMPU32
のライト信号線、34はMPU32のリード信号線、35はMPU32
のデータバス、36はMPU32の出力ポート線、37は選択回
路、38は複合アドレスバス、39は16ワード×６ビット構
成のパレット、40〜42は赤、青、緑の色成分に対応する
６ビット構成の物理表示バス、43はカラー表示に対応す
るｘドライバ、44はカラー情報を表示する液晶表示パネ
ルである。

MPU32は、シリアルデータ線30がホストとのシリアル
ポートに接続されており、ホストよりパレット39への書
き込み情報、或いは、パレット39からの読み出し要求情
報を受け取る。

読み出し要求を受けた場合は、パレット39から情報を
読み出し、シリアルデータ線30へ出力する。

また、MPU1がパレット39の内容を読み書きする場合
は、まず、出力ポート線36を制御して選択回路37が、MP
U32のアドレスバスを選択する状態とする。

これにより、複合アドレスバス38はMPU32のアドレス
情報となるので、この状態で、ライト動作の時はライト
信号線33を有効とし、データバス35へ、シリアルデータ
線30にてホストより受け取った書き込み情報を出力す
る。

一方、リード動作の時はリード信号線34を有効とし、
パレット39から読み出し情報をデータバス35を介して読
み出し、その後、シリアルデータ線30にてホストへ出力
する。

読み書きが完了すると、MPU32は出力ポート36を制御
して、選択回路37が論理表示情報であるシリアルデータ
線14〜16、および28を選択する状態とする。

これにより、複合アドレスバス38の４ビット論理表示
情報に対応する６ビットの物理情報が、パレット39から
物理表示バス40〜42へ出力されるので、ｘドライバ43
は、26万色の物理表示情報を受け取ることができ、赤青
緑の各色成分ごとに階調情報を生成して、液晶表示パネ
ル44を駆動する。

ところで、液晶パネル44は、640×400ドットの場合、
（640×３）×400画素を有しており、横方向３画素で１
ドットを構成している。要するに、赤青緑の順番で1920
画素の構成となっている。

ここで、この詳細を第７図に示す。

赤成分の物理表示バス40の情報は、６ビットの階調
（64レベルの階調）であるため、ｘドライバ43が赤の１
画素について、64レベルのアナログ情報を出力する。青
成分と緑成分についても同様である。これにより、26万
色の表示が可能となる。

次に、前記のパレット39について詳細を説明する。

第８図はパレット39の詳細を示すブロック図である。
図中、第６図と同一機能を有する回路ブロックおよび同
一信号線には同一符号を付し、説明を省略する。

図中、45はアドレスデコーダ、46〜48はデコード信号
線49〜51は16ワード×６ビットのRAMブロックである。

複合アドレスバス38から、パレット39に、MPU22が出
力した６ビットのアドレス情報が入力されると、デコー
ダ45は複合アドレスバスの情報がＯ〜Ｆ番地の時、デコ
ード線46、1O〜1F番地の時デコード線47、2O〜2F番地の
時デコード線48を有効にする。

一方、RAMブロック49〜51は各々、赤青緑の色成分に
対応する物理表示情報を記憶している。したがって、Ｏ
番地の内容は論理表示情報０の赤成分の物理表示情報、
１番地は論理表示情報１の赤成分の物理表示情報に対応
している。同様に、1O番地と2O番地は、論理表示情報０
の青成分と緑成分の物理表示情報に対応する。

各RAMブロック49〜51は16ワード×６ビットの構成と
なっている。このうち、RAMブロック49の詳細を以下に
説明する。

第９図はRAMブロック49の詳細を示すブロック図であ
る。

図中、第８図と同一機能を有する回路ブロックおよび
同一信号線には同一符号を付し、説明を省略する。

図中、52と53はNAND回路、54と55は16ワード×４ビッ
ト構成のRAM、550は３ステートのバッファである。

NAND回路52は、デコード線46とライト信号線33が有効
になると、RAM54と55に書き込み信号を出力する。よっ
て、この時のデータバス35の情報が、複合アドレスバス
38の示す番地に書き込まれる。

一方、デコード線46とリード信号線34が有効になる
と、バッファ550のハイインピーダンス状態を解除す
る、よって、この時の複合アドレスバス38の示す番地の
内容が、物理表示バス40を介して、データバス35へ出力
する。リード動作が終了しリード信号線34が無効になる
と、バッファ550は再びハイインピーダンス状態とな
り、物理表示バス40の情報がデータバス35に影響するこ
とはない。

ここで示したRAM54と55は、市販のTTL素子等を利用す
れば良い。

本実施例の場合、RAM54はデータバス35の下位ビッ
ト、RAM55はデータバス35の上位２ビットに接続してい
る。

以上、説明したように、液晶表示装置に内蔵したパレ
ットの内容は外部から読み書き可能であり、ホストが必
要に応じてパレットの内容を書き換えることにより、26
万色のような多色表示にも対応可能である。

特に、従来であれば物理表示情報の18ビットを外部か
ら入力する必要があったが、本発明により、論理表示情
報の４ビットと、シリアルデータ情報１ビットの合計５
ビットで26万色表示が可能である。

以上説明したように、本発明は論理アドレス情報が、
表示メモリのコストに制限される点に着目したものであ
る。この表示メモリのコスト（容量）を一定に保つとす
ると、表示系の解像度と論理表示情報量は反比例の関係
にある。

つまり、解像度を低くすると論理表示情報量を増すこ
とができる。前述の実施例によると、640×400ドットで
論理表示情報は16色であるが、320×200ドットにすると
論理表示情報は256色に対応可能である。

このような解像度と論理表示情報の対応色を可変とす
る例を第３の実施例として、以下に説明する。

第10図は、640×400の解像度で論理表示情報が16色、
および、320×200ドットの解像度で論理表示情報が256
色に可変可能な表示システムのホスト側表示系回路のブ
ロック図である。

図中、第５図と同一機能を有する回路ブロックおよび
同一信号線には同一符号を付し、説明を省略する。

56と57は４ビットから１ビットの並直変換回路、85〜
61は、２ビットの論理表示情報を時分割で送る合成論理
表示情報線、62は256色の論理表示情報に対応できる液
晶表示装置である。

表示メモリ３は、データ８ビットのメモリである。

320×200の解像度で論理表示情報が256色とする場合
は、各表示メモリの８ビットのうち、ｎ（ｎ＝１、２、
３、４）とｎ＋４ビット目の２ビットを１画素に割り当
てる。すなわち、１アドレスあたり４画素分のデータと
する。そして、たとえば、各表示メモリ３の８ビットを
並直変換回路56と57に振り分け、シリアルデータ化し、
２ビット×４の時分割された画素毎の論理表示情報に変
換する。

他３つの表示メモリについても同様の処理を施し、２
ビット×４の計８ビットの論理表示情報（256色）を生
成する。

また、さらに、論理表示情報が、８ビットでは液晶表
示装置62に接続する信号線数が増えるため、２ビットの
論理表示情報にさらに時分割して、合成論理表示信号線
58〜61へ出力する。

この場合、表示解像度が低ため、論理表示情報の転送
速度を低下しても、フレーム周波数が下がるという問題
はない。したがって、時分割転送を実現することができ
る。これにより、液晶表示装置62へ接続する信号線を４
本とすることができる。

640×400の解像度で論理表示情報が16色とする場合
は、各表示メモリの８ビットのうち、１ビットを１画素
に割り当てる。この場合、１番目から８番目の画素を、
１、３、５、７、２、４、６、８の順で表示メモリに格
納する。すなわち、１アドレスあたり８画素分のデータ
とする。そして、たとえば、各表示メモリ３の８ビット
を並直変換回路56と57に振り分け、シリアルデータ化
し、２ビット×４の時分割された２画素毎の論理表示情
報に変換する。

他３つの表示メモリについても同様の処理を施し、２
ビット×４とする。

また、さらに、論理表示情報が、256色の場合と同様
に２ビットを、さらに時分割して、合成論理表示信号線
58〜61へ出力する。

結果、画素あたり、パラレル４ビット（16色）の論理
表示情報が、順次液晶表示装置62に出力される。

なお、以上の例では640×400の解像度で論理表示情報
が16色、320×200の解像度で論理表示情報が256色の場
合について、説明したが、本例は、表示メモリの画素あ
たりに割り当てるビット数を変えることにより、さら
に、160×100の解像度で論理表示情報が6.4万色の場合
や、さらに、それ以上の多色表示にも対応できる。

次に、本実施例における液晶表示装置62について説明
する。

本実施例における液晶表示装置62は、320×200ドット
の256色表示と、640×400ドットの16色表示の両方に対
応する。

この表示モード切換え情報は、シリアルポート29を介
して、液晶表示装置62に送る。すなわち、シリアルポー
ト29と液晶表示装置62の間でやりとりする情報は、パレ
ットの読み書き情報に限らない。

第11図に、本実施例に係る液晶表示装置62の構成を示
す。

図中、第10図および第６図と同一機能を有する回路ブ
ロックおよび同一信号線には同一符号を付し、説明を省
略する。

図中、63は表示モードを切り換える出力ポート線、64
は論理表示情報変換部、65は論理表示情報バス、66は25
6ワード×18ビットのRAM構成のパレットである。

MPU32は、シリアルデータ線30を介し、ホストより表
示モード情報を受け取り、出力ポート線63を制御する。

論理情報変換部64は、後述するように出力ポート線63
の情報により、論理表示情報が16色であるか、256色で
あるかを判断し、パレット66へ論理表示情報を出力す
る。

すなわち、256色モード時には、時分割した４ビット
の論理表示情報を８ビットの論理表示情報に展開して出
力する。

パレット66は、論理表示情報の増加にともないRAM容
量を増加したものであり、第２の実施例で示したメモリ
素子の数量を増加することで容易に構成できる。

一方、液晶表示パネル26は、640×400ドットの解像度
である。これに、320×200ドットの情報を表示するため
には、縦横共に２倍に拡大するため４ドット単位で表示
すれば良い。

この方式は、一般的手法であり、実現は容易である。

そこで、本実施例の要点である論理表示情報量を調整
する論理情報変換部64の詳細について述べる。

第12図に論理情報変換部64の構成を示す。

図中、第11図と同一機能を有する回路ブロックおよび
同一信号線には同一符号を付し、説明を省略する。

図中、67は４ビットのラッチ回路、68は論理積回路で
ある。

16色表示モードの場合、出力ポート線63は「Ｌ」状態
となっているため、論理積回路68の出力は「Ｌ」とな
る。したがって、論理表示情報バス65は、第２の実施例
と同様に、合成論理表示信号線58〜61の情報がそのまま
出力される。

一方、256色表示モードの場合、合成論理表示信号線5
8〜61の情報を８ビットに変換する必要がある。そこ
で、データシフト信号線19のタイミングで、１回目に送
られてくる論理表示情報４ビットをラッチし、２回目に
送られてくる論理表示情報４ビットと合わせて、８ビッ
トの論理表示情報として、論理表示情報バス65へ出力す
る。

このような論理情報変換部64の働きにより、多様な表
示モードに対応することができる。

本例は、640×400ドットの16色表示モードと、320×2
00ドットの256色表示モードの２つのモードに対応する
ものであるが、さらに、640×200ドットの64色モード等
についても対応可能である。

以上説明したように、液晶表示装置が外部との間で情
報交換する手段を設けることは、単にパレットの内容を
読み書きするだけでなく、多様な表示モードに対応する
ように、液晶表示装置内部のタイミング調整等が可能と
なるインテリジェントな液晶表示装置を提供できる。

ところで、第２、第３の実施例では、液晶表示装置内
部にMPUを設け外部との情報交換を実現した。

これに対して、コストメリットを追求し、簡単な情報
のみ交換可能となるように、ハードウェアの簡略化を図
った例を、第４の実施例として説明する。

第13図に、第４の実施例に係るホスト側表示系回路の
構成を示す。

図中、第５図と同一機能を有する回路ブロックおよび
同一信号線には同一符号を付し、説明を省略する。

図中、69は選択回路、70は同期信号線17の情報を読み
込む入力ポート、71は液晶表示装置74への情報転送を制
御する出力ポート、72は選択信号線、73はライト信号
線、74は論理表示情報とパレットの書き込み情報を時分
割で入力する液晶表示装置である。

選択回路69は、通常、シリアル信号線14〜16、28の論
理表示情報を選択し、液晶表示装置74へ出力している。

本実施例は、帰線期間の表示情報は、実際の表示に影
響しないという液晶表示装置の特徴を生かして、帰線期
間にパレットの読み書きを実行するものである。

つまり、論理表示情報と読み書き情報を時分割して、
転送するため、液晶表示装置に接続する信号線数が少な
くできる。

MPU1が、液晶表示装置74内部のパレットに書き込む場
合、先ず入力ポート70を介して、帰線期間を検出する。

検出後、MPU1は出力ポート71を介して、選択回路69が
MPU1のデータバスを選択するよう選択信号線72を制御す
る。

次に、同じく出力ポート71を介して、ライト信号線73
にパルス情報を出力すると共に、データバスを介してパ
レットにアクセスする。以上の動作で、液晶表示装置74
内部では、パレットに書き込み動作が実行される。

書き込み終了後は、選択信号線72を制御して、選択回
路69が論理表示情報を選択する状態に戻す。

以上の手順で、パレットの書き込み操作が完了する。

次に、本実施例に係る液晶表示装置74について説明す
る。

第14図に、本実施例に係る液晶表示装置74の構成を示
す。

図中、第13図と同一機能を有する回路ブロックおよび
同一信号線には同一符号を付し、説明を省略する。

図中、75は選択回路69が出力する時分割バス、76は４
ビットのラッチ回路、77はライト制御部、78はラッチ76
のライト信号線、79はパレット80のライト信号線、80は
16ワード×18ビットのRAM構成のパレットである。

表示期間中は、論理表示情報が時分割バス75を介して
パレット80へ送られ、物理表示情報に変換される。

一方、帰線期間でライト信号線73にパルス情報が入る
と、ライト制御部77は、ライト信号線78と79に順次パル
ス情報を出力する。

１回目のパルス情報はライト信号線78に出力し、時分
割バス75の情報をラッチ76に保持する。２回目のパルス
情報はライト信号線79に出力し、時分割バス75の情報が
示す論理表示情報に対応するパレットの内容を書き換え
る。つまり、１回目のライト動作で保持したラッチ76の
情報を書き込む。

３回目のパルス情報は再びライド信号線78に出力し、
次に書き換えるパレット80の物理表示情報をラッチ76に
保持し、４回目のパルス情報で時分割バス75の情報が示
す論理表示情報に対応する物理表示情報を書き換える。

このように、時分割バス75を利用することにより、ラ
ッチ76およびライト制御部77のような簡単なハードウェ
アでパレット80の書き込みが可能となる。

特に、時分割バスとしたことにより、パレットの情報
を書き込むために増加する外部接続信号線数を、ライト
信号線の１本だけとすることができる。

以上説明したように、以上の実施例によれば、液晶表
示装置に論理表示情報を入力することになるので、外部
接続する信号線数が少なくなり、液晶表示装置を制御す
る基板上の配線領域を低減できる。

また、ケーブル接続用コネクタを小形化できるという
点で高密度実装上の効果がある。さらに、ケーブルの信
号線数低減により、ケーブルから発生する妨害電波低減
の効果もある。

また、外部から情報の授受が可能なる手段を液晶表示
装置内部に設けたことにより、液晶表示装置内部の動作
モードを切換え可能となるため、解像度および色数等多
様な表示モードに対応できるという効果がある。

［発明の効果］ 以上のように、本発明によれば、ホスト装置と液晶表
示装置間の要転送データ量を削減できる表示システムお
よび液晶表示装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例に係る表示系回路の構成
を示すブロック図、第２図は第一の従来例である表示系
回路の構成を示すブロック図、第３図は第二の従来例で
ある表示系回路の構成を示すブロック図、第４図は第１
の実施例に係る液晶表示装置の構成を示すブロック図、
第５図は第二の実施例に係る表示系回路の構成を示すブ
ロック図、第６図は第二の実施例に係る液晶表示装置の
構成を示すブロック図、第７図液晶表示パネルのドット
構成を示す説明図、第８図は第二実施例に係るパレット
の構成を示すブロック図、第９図は第二実施例に係るRA
Mブロックの構成を示すブロック図、第10図は本発明の
第三の実施例に係る表示系回路の構成を示すブロック
図、第11図は第３実施例に係る液晶表示装置の構成を示
すブロック図、第12図は第３実施例に係る論理情報変換
部の構成を示すブロック図、第13図は第四の実施例に係
る表示系回路の構成を示すブロック図、第14図は第４の
実施例に係る液晶表示装置の構成を示すブロック図であ
る。 １……MPU、２……LCTC、３、４、５……表示メモリ、
９、10、11……並直変換回路、18……液晶表示装置、23
……タイミング回路、24……Ｘドライバ、25……Ｙドラ
イバ、27……パレット、29……シリアルポート、32……
MPU、44……液晶表示パネル、45……デコーダ、49、5
0、51……RAMブロック、54、55……RAM、64……論理情
報変換部、70……入力ポート、71……出力ポート、 77……ライト制御部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 土谷 信雄 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (72)発明者 真野 宏之 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (56)参考文献 特開 昭61−205983（ＪＰ，Ａ) 特開 昭64−46794（ＪＰ，Ａ) 特開 昭58−158753（ＪＰ，Ａ) 特開 昭63−132363（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ホスト装置と、 ドットマトリクス型の液晶パネルを有する液晶表示装置
   と を備える情報処理装置であって、 前記ホスト装置は、 論理表示情報が格納される表示メモリと、 前記液晶パネル駆動用の同期信号を生成および出力する
   ための回路と、 該同期信号に同期して、前記表示メモリから、前記液晶
   表示パネルに同時に表示可能とする２のｎ乗色内の色を
   指定するｎビットの論理表示情報を読み出して、読み出
   した論理表示情報を時分割して出力するための時分割出
   力回路と を有し、 前記液晶表示装置は、 前記論理表示情報が入力されるポートと、 前記ホスト装置から時分割で入力される論理表示情報
   を、ｎビットの論理表示情報に変換する論理情報変換部
   と、 前記ビット数が変更された論理表示情報を、前記液晶パ
   ネルに表示可能な２のｍ乗色内の色を指定するｍビット
   （ｍ＞ｎ）の物理表示情報に変換するパレット回路と、 変換された物理表示情報に対応する表示を前記液晶パネ
   ルに行うドライバ回路と を有し、 前記時分割出力回路は、 １ドット分の論理表示情報のビット数が前記ポートのビ
   ット幅の２のＬ乗倍（Ｌは自然数）となる第１の表示モ
   ードの場合、１ドット分の論理表示情報を時分割して出
   力し、 １ドット分の論理表示情報のビット数が前記ポートのビ
   ット幅と等しくなる第２の表示モードの場合、複数ドッ
   ト分の論理表示情報を時分割して出力し、 前記論理情報変換部は、 前記第１の表示モードの場合、時分割で入力される論理
   表示情報を、ｎビットの論理表示情報に変換して出力
   し、 前記第２の表示モードの場合、時分割で入力される論理
   表示情報を、そのまま出力する ことを特徴とする表示システム。
2. 【請求項２】ドットマトリクス型の液晶パネルを有する
   液晶表示装置であって、 前記液晶パネルに同時に表示可能とする２のｎ乗色内の
   色を指定するｎビットの論理表示情報が時分割で入力さ
   れる第１のポートと、 表示モード情報が入力される第２のポートと、 前記第１のポートから時分割で入力される論理表示情報
   を、前記第２のポートから入力される表示モード情報に
   応じて、ｎビットの論理表示情報に変換する論理情報変
   換部と、 前記ビット数が変更された論理表示情報を、前記液晶パ
   ネルに表示可能な２のｍ乗色内の色を指定するｍビット
   （ｍ＞ｎ）の物理表示情報に変換するパレット回路と、 変換された物理表示情報に対応する表示を前記液晶パネ
   ルに行うドライバ回路と を有し、 前記第１のポートからは、 １ドット分の論理表示情報のビット数が前記第１のポー
   トのビット幅の２のＬ乗倍（Ｌは自然数）となる第１の
   表示モードの場合、１ドット分の論理表示情報が時分割
   で入力され、 １ドット分の論理表示情報のビット数が前記第１のポー
   トのビット幅と等しくなる第２の表示モードの場合、複
   数ドット分の論理表示情報が時分割で入力され、 前記論理情報変換部は、 前記第１の表示モードの場合、時分割で入力される論理
   表示情報を、ｎビットの論理表示情報に変換して出力
   し、 前記第２の表示モードの場合、時分割で入力される論理
   表示情報を、そのまま出力する ことを特徴とする液晶表示装置。