JP3016998B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、通常時より高い電圧を印加する加速試験時に
おけるワード線電位の制御回路に関する。
し、特に、通常時より高い電圧を印加する加速試験時に
おけるワード線電位の制御回路に関する。
【０００２】
【従来の技術】半導体記憶装置の選別では、初期不良を
起こす可能性のある製品を除くため、加速試験（ＢＴ試
験とも呼ばれる。ＢＴ：burn-in test）を行う。その
際、加速状態を作り出す手段としては通常高温、高電圧
が使われるが、本明細書においては、高電圧印加の意味
である。而して、半導体記憶装置の加速試験において
は、電源端子に高電圧を与えてもメモリセル上のワード
線では選択されたもののみに高電圧がかけられるだけで
ある。
起こす可能性のある製品を除くため、加速試験（ＢＴ試
験とも呼ばれる。ＢＴ：burn-in test）を行う。その
際、加速状態を作り出す手段としては通常高温、高電圧
が使われるが、本明細書においては、高電圧印加の意味
である。而して、半導体記憶装置の加速試験において
は、電源端子に高電圧を与えてもメモリセル上のワード
線では選択されたもののみに高電圧がかけられるだけで
ある。
【０００３】図４は、半導体記憶装置のワード線駆動回
路の一般的構成を示すブロック図である。同図におい
て、１は、高電圧イネーブル信号ＲＡＥを受けてロウア
ドレス高電圧信号ＲＡＶを発生する高電圧発生回路、２
は、第１ロウデコーダ信号ＷＰＥ１〜ＷＰＥｊを受け
て、ロウアドレス高電圧信号ＲＡＶから前段ワード線駆
動信号ＷＰＬ１〜ＷＰＬｊを作成する前段ワード線駆動
回路、３ａは、第２ロウデコーダ信号ＷＬＥ１〜ＷＬＥ
ｉを受けて、前段ワード線駆動信号ＷＰＬ１からワード
線駆動信号ＷＬ１〜ＷＬｉ（本明細書において、ＷＰＬ
１〜ＷＰＬｊは初段ワード線をも意味し、また、ＷＬ１
〜ＷＬｉはワード線をも示している）を作成する後段ワ
ード線駆動回路である（他の前段ワード線駆動信号ＷＰ
Ｌ２〜ＷＰＬｊも、同様に他の後段ワード線駆動回路に
入力され、ワード線駆動信号に加工されるが、他の後段
ワード線駆動回路の図示およびその説明は省略す
る。）。
路の一般的構成を示すブロック図である。同図におい
て、１は、高電圧イネーブル信号ＲＡＥを受けてロウア
ドレス高電圧信号ＲＡＶを発生する高電圧発生回路、２
は、第１ロウデコーダ信号ＷＰＥ１〜ＷＰＥｊを受け
て、ロウアドレス高電圧信号ＲＡＶから前段ワード線駆
動信号ＷＰＬ１〜ＷＰＬｊを作成する前段ワード線駆動
回路、３ａは、第２ロウデコーダ信号ＷＬＥ１〜ＷＬＥ
ｉを受けて、前段ワード線駆動信号ＷＰＬ１からワード
線駆動信号ＷＬ１〜ＷＬｉ（本明細書において、ＷＰＬ
１〜ＷＰＬｊは初段ワード線をも意味し、また、ＷＬ１
〜ＷＬｉはワード線をも示している）を作成する後段ワ
ード線駆動回路である（他の前段ワード線駆動信号ＷＰ
Ｌ２〜ＷＰＬｊも、同様に他の後段ワード線駆動回路に
入力され、ワード線駆動信号に加工されるが、他の後段
ワード線駆動回路の図示およびその説明は省略す
る。）。
【０００４】前段ワード線駆動回路２および後段ワード
線駆動回路３ａは、ロウアドレス信号をデコードするロ
ウデコーダに接続され、その出力信号を受けるように構
成されている。その際、前段ワード線駆動回路に接続さ
れたロウデコーダはロウアドレスの上位のビットをデコ
ードし、後段ワード線駆動回路３ａに接続されたロウデ
コーダはロウアドレスの下位のビットをデコードする。
そして、後段ワード線駆動回路３ａには、メモリアレイ
のワード線ＷＬ１〜ＷＬｉが接続されており、各ワード
線に接続されたメモリセル（図示なし）はワード線を介
して後段ワード線駆動回路３ａにより駆動される。
線駆動回路３ａは、ロウアドレス信号をデコードするロ
ウデコーダに接続され、その出力信号を受けるように構
成されている。その際、前段ワード線駆動回路に接続さ
れたロウデコーダはロウアドレスの上位のビットをデコ
ードし、後段ワード線駆動回路３ａに接続されたロウデ
コーダはロウアドレスの下位のビットをデコードする。
そして、後段ワード線駆動回路３ａには、メモリアレイ
のワード線ＷＬ１〜ＷＬｉが接続されており、各ワード
線に接続されたメモリセル（図示なし）はワード線を介
して後段ワード線駆動回路３ａにより駆動される。
【０００５】図５は、図４における後段ワード線駆動回
路３ａの構成を示す回路図である。図５に示すように、
第２ロウデコーダ出力信号ＷＬＥｋ（ｋ＝１、２、…、
ｉ）は、インバータＩＶｋと、ゲートがＶCC電源に接続
されたｎチャネルＭＯＳトランジスタＮｋａの一端に入
力される。トランジスタＮｋａの他端は、ｎチャネルＭ
ＯＳトランジスタＮｋｂのゲートに接続され、インバー
タＩＶｋの出力端子は、ｎチャネルＭＯＳトランジスタ
Ｎｋｃのゲートに接続されており、トランジスタＮｋｂ
とトランジスタＮｋｃとは前段ワード線ＷＰＬ１と接地
との間に直列に接続されており、両トランジスタの接続
点にワード線ＷＬｋが接続されている。なお、図４に示
す前段ワード線駆動回路２も後段ワード線駆動回路３ａ
と同様の回路構成を持つ。
路３ａの構成を示す回路図である。図５に示すように、
第２ロウデコーダ出力信号ＷＬＥｋ（ｋ＝１、２、…、
ｉ）は、インバータＩＶｋと、ゲートがＶCC電源に接続
されたｎチャネルＭＯＳトランジスタＮｋａの一端に入
力される。トランジスタＮｋａの他端は、ｎチャネルＭ
ＯＳトランジスタＮｋｂのゲートに接続され、インバー
タＩＶｋの出力端子は、ｎチャネルＭＯＳトランジスタ
Ｎｋｃのゲートに接続されており、トランジスタＮｋｂ
とトランジスタＮｋｃとは前段ワード線ＷＰＬ１と接地
との間に直列に接続されており、両トランジスタの接続
点にワード線ＷＬｋが接続されている。なお、図４に示
す前段ワード線駆動回路２も後段ワード線駆動回路３ａ
と同様の回路構成を持つ。
【０００６】次に、図４、図５に示したワード線駆動回
路の動作について説明する。回路の電源電圧ＶCCを５Ｖ
であるものとする。ワード線選択に先立って、高電圧発
生イネーブル信号ＲＡＥが活性化されると高電圧発生回
路１は、７．５Ｖのロウアドレス高電圧信号ＲＡＶを発
生する。前段ワード線駆動回路２は、第１ロウデコーダ
出力信号ＷＰＥ１〜ＷＰＥｊによって選択された前段ワ
ード線ＷＰＬｍ（ｍ＝１、２、…、ｊ）にＲＡＶを伝達
する。いま、ＷＰＬ１が選択されたものとすると（第１
ロウデコーダ出力信号ＷＰＥ１がハイレベルになったも
のとすると）、前段ワード線ＷＰＬ１にはほぼ７．５Ｖ
が現れる。後段ワード線駆動回路３ａは、第２ロウデコ
ーダ出力信号ＷＬＥ１〜ＷＬＥｉによって選択されたワ
ード線ＷＬｋ（ｋ＝１、２、…、ｉ）に前段ワード線駆
動信号ＷＰＬ１を伝達する。いま、ワード線ＷＬ１が選
択されたものとすると（第２ロウデコーダ出力信号ＷＬ
Ｅ１がハイレベルになったものとすると）、ワード線Ｗ
Ｌ１にはほぼ７．５Ｖが現れ、このワード線に接続され
たメモリセルのゲートは一斉に開かれる。第２ロウデコ
ーダ出力信号ＷＬＥ１がローレベルに下がると、トラン
ジスタＮ１ｂがオフし、インバータＩＶ１の出力信号が
ハイレベルになることによりトランジスタＮ１ｃがオン
する。よって、ワード線ＷＬ１の電位は接地電位にまで
下げられる。これと同期して高電圧信号ＲＡＶ、前段ワ
ード線駆動信号ＷＰＬ１も接地電位にまで低下する。
路の動作について説明する。回路の電源電圧ＶCCを５Ｖ
であるものとする。ワード線選択に先立って、高電圧発
生イネーブル信号ＲＡＥが活性化されると高電圧発生回
路１は、７．５Ｖのロウアドレス高電圧信号ＲＡＶを発
生する。前段ワード線駆動回路２は、第１ロウデコーダ
出力信号ＷＰＥ１〜ＷＰＥｊによって選択された前段ワ
ード線ＷＰＬｍ（ｍ＝１、２、…、ｊ）にＲＡＶを伝達
する。いま、ＷＰＬ１が選択されたものとすると（第１
ロウデコーダ出力信号ＷＰＥ１がハイレベルになったも
のとすると）、前段ワード線ＷＰＬ１にはほぼ７．５Ｖ
が現れる。後段ワード線駆動回路３ａは、第２ロウデコ
ーダ出力信号ＷＬＥ１〜ＷＬＥｉによって選択されたワ
ード線ＷＬｋ（ｋ＝１、２、…、ｉ）に前段ワード線駆
動信号ＷＰＬ１を伝達する。いま、ワード線ＷＬ１が選
択されたものとすると（第２ロウデコーダ出力信号ＷＬ
Ｅ１がハイレベルになったものとすると）、ワード線Ｗ
Ｌ１にはほぼ７．５Ｖが現れ、このワード線に接続され
たメモリセルのゲートは一斉に開かれる。第２ロウデコ
ーダ出力信号ＷＬＥ１がローレベルに下がると、トラン
ジスタＮ１ｂがオフし、インバータＩＶ１の出力信号が
ハイレベルになることによりトランジスタＮ１ｃがオン
する。よって、ワード線ＷＬ１の電位は接地電位にまで
下げられる。これと同期して高電圧信号ＲＡＶ、前段ワ
ード線駆動信号ＷＰＬ１も接地電位にまで低下する。
【０００７】加速試験時においても、ワード線駆動回路
２、３ａはほぼ同様の動作を行う。加速試験時には、高
電圧発生回路１に入力される加速試験信号ＢＴがハイレ
ベルとなる。これにより、高電圧発生回路１は、イネー
ブル信号ＲＡＥが活性化されたときに１２Ｖの高電圧Ｒ
ＡＶを発生する。この高電圧ＲＡＶは、前段ワード線駆
動回路２、後段ワード線駆動回路３ａを介して前段ワー
ド線ＷＰＬｍ、ワード線ＷＬｋに伝達されるが、高電圧
ＲＡＶが１２Ｖまで高められたときにはＭＯＳトランジ
スタのソース・ドレイン拡散層とｐウェルとの間にブレ
ークダウンが起こることにより、前段ワード線駆動信号
ＷＰＬ１〜ＷＰＬｊは１０．５Ｖまでしか上昇しない。
そして、ワード線駆動信号ＷＬ１〜ＷＬｉのハイレベル
も１０．５Ｖに留まる。すなわち、加速試験時にはワー
ド線には加速電圧１０．５Ｖが印加される。そして、通
常動作時と同様に、デコーダ出力信号ＷＰＥ１〜ＷＰＥ
ｊ、ＷＬＥ１〜ＷＬＥｉが非選択となったときにワード
線の電位は接地電位にまで低下する。
２、３ａはほぼ同様の動作を行う。加速試験時には、高
電圧発生回路１に入力される加速試験信号ＢＴがハイレ
ベルとなる。これにより、高電圧発生回路１は、イネー
ブル信号ＲＡＥが活性化されたときに１２Ｖの高電圧Ｒ
ＡＶを発生する。この高電圧ＲＡＶは、前段ワード線駆
動回路２、後段ワード線駆動回路３ａを介して前段ワー
ド線ＷＰＬｍ、ワード線ＷＬｋに伝達されるが、高電圧
ＲＡＶが１２Ｖまで高められたときにはＭＯＳトランジ
スタのソース・ドレイン拡散層とｐウェルとの間にブレ
ークダウンが起こることにより、前段ワード線駆動信号
ＷＰＬ１〜ＷＰＬｊは１０．５Ｖまでしか上昇しない。
そして、ワード線駆動信号ＷＬ１〜ＷＬｉのハイレベル
も１０．５Ｖに留まる。すなわち、加速試験時にはワー
ド線には加速電圧１０．５Ｖが印加される。そして、通
常動作時と同様に、デコーダ出力信号ＷＰＥ１〜ＷＰＥ
ｊ、ＷＬＥ１〜ＷＬＥｉが非選択となったときにワード
線の電位は接地電位にまで低下する。
【０００８】従来の半導体記憶装置における加速試験時
の前段ワード線とワード線の電位推移を図６に示す。こ
こでは、ワード線ＷＬ１から順に、ＷＬ２、ＷＬ３、…
と活性化されるものとする。まず、前段ワード線ＷＰＬ
１の電位が加速試験電位ＶCC＋α（１０．５Ｖ）に高め
られる。次いで、ワード線ＷＬ１の電位がＶCC＋αに高
められ、一定時間経過後に、前段ワード線ＷＰＬ１、ワ
ード線ＷＬ１の電位は接地電位となる。このとき高電圧
発生回路１の発生するＲＡＶも接地電位にまで低下す
る。以下、同様にワード線ＷＬ２、ＷＬ３が順次加速試
験電位にまで高められ、接地電位に戻される。
の前段ワード線とワード線の電位推移を図６に示す。こ
こでは、ワード線ＷＬ１から順に、ＷＬ２、ＷＬ３、…
と活性化されるものとする。まず、前段ワード線ＷＰＬ
１の電位が加速試験電位ＶCC＋α（１０．５Ｖ）に高め
られる。次いで、ワード線ＷＬ１の電位がＶCC＋αに高
められ、一定時間経過後に、前段ワード線ＷＰＬ１、ワ
ード線ＷＬ１の電位は接地電位となる。このとき高電圧
発生回路１の発生するＲＡＶも接地電位にまで低下す
る。以下、同様にワード線ＷＬ２、ＷＬ３が順次加速試
験電位にまで高められ、接地電位に戻される。
【０００９】
【発明が解決しようとする課題】上述した従来の加速試
験では、各ワード線に印加される加速電圧は、ワード線
が選択される一時期に限定されるため、１本当たりの高
電圧印加時間は短時間に留まる。而して、加速試験にお
ける加速状態はΔＶ×Ｔ（但し、ΔＶは加速電圧と通常
印加電圧との差、Ｔは加速電圧印加時間）に比例すると
予測されるところ、半導体記憶装置の加速試験では、１
本のワード線当たりＴが極めて短くなるので有効に加速
を行わせるには、長時間をかけて加速を行わせるかΔＶ
を高くしなければならないことになる。しかし、上記し
たように、ジャンクション・ブレークダウンが起こるた
めワード線の電位を一定以上に上げることは不可能であ
る。もっともこれに対し、通常は負に印加されているｐ
ウェルを加速試験時には０電位としてジャンクション・
ブレークダウン電圧を高めることも行われているがこれ
にも限界がある。また、加速試験の電圧を一定以上に高
くすることは加速試験の範囲を超えてしまい、ΔＶ×Ｔ
により加速の程度を予測することができなくなるため好
ましくない。
験では、各ワード線に印加される加速電圧は、ワード線
が選択される一時期に限定されるため、１本当たりの高
電圧印加時間は短時間に留まる。而して、加速試験にお
ける加速状態はΔＶ×Ｔ（但し、ΔＶは加速電圧と通常
印加電圧との差、Ｔは加速電圧印加時間）に比例すると
予測されるところ、半導体記憶装置の加速試験では、１
本のワード線当たりＴが極めて短くなるので有効に加速
を行わせるには、長時間をかけて加速を行わせるかΔＶ
を高くしなければならないことになる。しかし、上記し
たように、ジャンクション・ブレークダウンが起こるた
めワード線の電位を一定以上に上げることは不可能であ
る。もっともこれに対し、通常は負に印加されているｐ
ウェルを加速試験時には０電位としてジャンクション・
ブレークダウン電圧を高めることも行われているがこれ
にも限界がある。また、加速試験の電圧を一定以上に高
くすることは加速試験の範囲を超えてしまい、ΔＶ×Ｔ
により加速の程度を予測することができなくなるため好
ましくない。
【００１０】したがって、この発明の目的とするところ
は、各ワード線に高電圧の印加される時間を長くするこ
とであり、これにより、半導体記憶装置の加速試験を短
時間で行いうるようにすることである。また、過度に高
電圧を印加することを避けうるようにして、加速を安定
して行わせることができるようにすると共に加速の程度
を定量的に判断できるようにすることである。
は、各ワード線に高電圧の印加される時間を長くするこ
とであり、これにより、半導体記憶装置の加速試験を短
時間で行いうるようにすることである。また、過度に高
電圧を印加することを避けうるようにして、加速を安定
して行わせることができるようにすると共に加速の程度
を定量的に判断できるようにすることである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、通常動作時においては、選択ワー
ド線の電位を第１のレベルとし、選択の終了した時点で
該ワード線の電荷を引き抜いてその電位を第２のレベル
とする半導体記憶装置において、加速試験における高電
圧印加時には、内部に設けられた高電圧発生回路により
形成された、第１のレベルより高い第３のレベルの電位
を選択ワード線に印加し、該ワード線の非選択時には通
常動作時に行われる該ワード線に対する電荷引き抜き動
作を中止させて該ワード線をフローティング状態とし、
該ワード線を高電位に維持することを特徴とする半導体
記憶装置、が提供される。具体的には、本発明による半
導体記憶装置は、通常動作時に通常動作時ワード線駆動
電圧、加速試験時に高電圧発生回路（１）により形成さ
れた、通常動作時ワード線駆動電圧より高い加速試験時
ワード線駆動電圧が印加されるワード線駆動信号線（Ｗ
ＰＬ１、ＷＰＬ２、…、ＷＰＬｉ）と接地間に第１のＭ
ＯＳトランジスタ（Ｎ１ｂ、Ｎ２ｂ、…、Ｎｉｂ）と第
２のＭＯＳトランジスタ（Ｎ１ｃ、Ｎ２ｃ、…、Ｎｉ
ｃ）とが第１のＭＯＳトランジスタを前記ワード線駆動
信号線側として直列に接続され、両トランジスタの接続
点がワード線（ＷＬ１、ＷＬ２、…、ＷＬｉ）に接続さ
れ、ロウデコーダ出力信号（ＷＬＥ１、ＷＬＥ２、…、
ＷＬＥｉ）が第１のＭＯＳトランジスタのゲートに接続
され、ロウデコーダ出力信号（ＷＬＥ１、ＷＬＥ２、
…、ＷＬＥｉ）と加速試験信号（ＢＴ）とが入力される
ＮＯＲゲート（ＮＲ１、ＮＲ２、…、ＮＲｉ）の出力信
号が第２のＭＯＳトランジスタのゲートに接続されてな
るワード線駆動回路（３）を有し、前記第１のＭＯＳト
ランジスタは前記ロウデコーダ出力信号の活性時に導通
状態になされ、前記第２のＭＯＳトランジスタは前記ロ
ウデコーダ出力信号または前記加速試験信号の活性時に
非導通状態になされる。
め、本発明によれば、通常動作時においては、選択ワー
ド線の電位を第１のレベルとし、選択の終了した時点で
該ワード線の電荷を引き抜いてその電位を第２のレベル
とする半導体記憶装置において、加速試験における高電
圧印加時には、内部に設けられた高電圧発生回路により
形成された、第１のレベルより高い第３のレベルの電位
を選択ワード線に印加し、該ワード線の非選択時には通
常動作時に行われる該ワード線に対する電荷引き抜き動
作を中止させて該ワード線をフローティング状態とし、
該ワード線を高電位に維持することを特徴とする半導体
記憶装置、が提供される。具体的には、本発明による半
導体記憶装置は、通常動作時に通常動作時ワード線駆動
電圧、加速試験時に高電圧発生回路（１）により形成さ
れた、通常動作時ワード線駆動電圧より高い加速試験時
ワード線駆動電圧が印加されるワード線駆動信号線（Ｗ
ＰＬ１、ＷＰＬ２、…、ＷＰＬｉ）と接地間に第１のＭ
ＯＳトランジスタ（Ｎ１ｂ、Ｎ２ｂ、…、Ｎｉｂ）と第
２のＭＯＳトランジスタ（Ｎ１ｃ、Ｎ２ｃ、…、Ｎｉ
ｃ）とが第１のＭＯＳトランジスタを前記ワード線駆動
信号線側として直列に接続され、両トランジスタの接続
点がワード線（ＷＬ１、ＷＬ２、…、ＷＬｉ）に接続さ
れ、ロウデコーダ出力信号（ＷＬＥ１、ＷＬＥ２、…、
ＷＬＥｉ）が第１のＭＯＳトランジスタのゲートに接続
され、ロウデコーダ出力信号（ＷＬＥ１、ＷＬＥ２、
…、ＷＬＥｉ）と加速試験信号（ＢＴ）とが入力される
ＮＯＲゲート（ＮＲ１、ＮＲ２、…、ＮＲｉ）の出力信
号が第２のＭＯＳトランジスタのゲートに接続されてな
るワード線駆動回路（３）を有し、前記第１のＭＯＳト
ランジスタは前記ロウデコーダ出力信号の活性時に導通
状態になされ、前記第２のＭＯＳトランジスタは前記ロ
ウデコーダ出力信号または前記加速試験信号の活性時に
非導通状態になされる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例のワード線駆動
回路のブロック図であり、図２は、図１における後段ワ
ード線駆動回路３の構成を示す回路図である。図１にお
いて、図４の従来例の部分と共通する部分には同一の参
照番号が付せられているので重複する説明は省略する
が、本実施例においては、後段ワード線駆動回路３には
加速試験信号ＢＴが入力されている。後段ワード線駆動
回路の詳細については図２を参照して説明する。
て説明する。図１は、本発明の一実施例のワード線駆動
回路のブロック図であり、図２は、図１における後段ワ
ード線駆動回路３の構成を示す回路図である。図１にお
いて、図４の従来例の部分と共通する部分には同一の参
照番号が付せられているので重複する説明は省略する
が、本実施例においては、後段ワード線駆動回路３には
加速試験信号ＢＴが入力されている。後段ワード線駆動
回路の詳細については図２を参照して説明する。
【００１３】図２に示すように、第２ロウデコーダ出力
信号ＷＬＥｋ（ｋ＝１、２、…、ｉ）は、ゲートがＶCC
電源に接続されたｎチャネルＭＯＳトランジスタＮｋａ
の一端と、ノアゲートＮＲｋの一方の入力端子に入力さ
れる。ノアゲートＮＲｋの他方の入力端子には加速試験
信号ＢＴが共通に入力されている。トランジスタＮｋａ
の他端は、ｎチャネルＭＯＳトランジスタＮｋｂのゲー
トに接続され、ノアゲートＮＲｋの出力端子は、ｎチャ
ネルＭＯＳトランジスタＮｋｃのゲートに接続されてい
る。トランジスタＮｋｂとトランジスタＮｋｃとは前段
ワード線ＷＰＬ１と接地との間に直列に接続され、両ト
ランジスタの接続点にワード線ＷＬｋが接続されてい
る。
信号ＷＬＥｋ（ｋ＝１、２、…、ｉ）は、ゲートがＶCC
電源に接続されたｎチャネルＭＯＳトランジスタＮｋａ
の一端と、ノアゲートＮＲｋの一方の入力端子に入力さ
れる。ノアゲートＮＲｋの他方の入力端子には加速試験
信号ＢＴが共通に入力されている。トランジスタＮｋａ
の他端は、ｎチャネルＭＯＳトランジスタＮｋｂのゲー
トに接続され、ノアゲートＮＲｋの出力端子は、ｎチャ
ネルＭＯＳトランジスタＮｋｃのゲートに接続されてい
る。トランジスタＮｋｂとトランジスタＮｋｃとは前段
ワード線ＷＰＬ１と接地との間に直列に接続され、両ト
ランジスタの接続点にワード線ＷＬｋが接続されてい
る。
【００１４】加速試験信号ＢＴは、通常時ローレベル、
加速試験時にハイレベルとなる信号である。通常動作
時、すなわち、ＢＴがローレベルであるとき、各ノアゲ
ートはインバータとして動作するので、図２に示した後
段ワード線駆動回路の動作は図４に示す従来例のそれと
変わるところはない。加速試験時にＢＴがハイレベルと
なると、各ノアゲートＮＲ１〜ＮＲｉの出力信号は第２
ロウデコーダ出力信号ＷＬＥｋの値によらずローレベル
となる。したがって、トランジスタＮ１ｃ〜Ｎｉｃは常
時オフとなり、各ワード線は非選択時にはフローティン
グ状態となる。
加速試験時にハイレベルとなる信号である。通常動作
時、すなわち、ＢＴがローレベルであるとき、各ノアゲ
ートはインバータとして動作するので、図２に示した後
段ワード線駆動回路の動作は図４に示す従来例のそれと
変わるところはない。加速試験時にＢＴがハイレベルと
なると、各ノアゲートＮＲ１〜ＮＲｉの出力信号は第２
ロウデコーダ出力信号ＷＬＥｋの値によらずローレベル
となる。したがって、トランジスタＮ１ｃ〜Ｎｉｃは常
時オフとなり、各ワード線は非選択時にはフローティン
グ状態となる。
【００１５】いま、図２の後段ワード線駆動回路におい
て、ワード線ＷＬ１から順にＷＬ２、ＷＬ３と選択され
るものとすると、図３に示すように、前段ワード線ＷＰ
Ｌ１の電位がＶCC＋α（１０．５Ｖ）となり、それに続
けてワード線ＷＬ１の電位もＶCC＋αとなる。一定時間
後、ワード線ＷＬ１は非選択となり、前段ワード線ＷＰ
Ｌ１のレベルもローレベルとなるが、ワード線の充電電
荷を接地に引き抜くトランジスタＮ１ｃがオフされてい
るため、ワード線ＷＬ１はＶCC＋αの電位を保持し続け
る。次に、ワード線ＷＬ２が選択され、加速試験電圧
（ＶCC＋α）が印加され、その後非選択となるが高電圧
を保持し続ける。以下、同様に順次ワード線が選択さ
れ、非選択後も高電圧を保持し続ける。この一連の動作
を続けることにより複数のワード線を同時に高電位に保
持することができる。
て、ワード線ＷＬ１から順にＷＬ２、ＷＬ３と選択され
るものとすると、図３に示すように、前段ワード線ＷＰ
Ｌ１の電位がＶCC＋α（１０．５Ｖ）となり、それに続
けてワード線ＷＬ１の電位もＶCC＋αとなる。一定時間
後、ワード線ＷＬ１は非選択となり、前段ワード線ＷＰ
Ｌ１のレベルもローレベルとなるが、ワード線の充電電
荷を接地に引き抜くトランジスタＮ１ｃがオフされてい
るため、ワード線ＷＬ１はＶCC＋αの電位を保持し続け
る。次に、ワード線ＷＬ２が選択され、加速試験電圧
（ＶCC＋α）が印加され、その後非選択となるが高電圧
を保持し続ける。以下、同様に順次ワード線が選択さ
れ、非選択後も高電圧を保持し続ける。この一連の動作
を続けることにより複数のワード線を同時に高電位に保
持することができる。
【００１６】以上の動作を特定のブロックについてある
いはメモリ装置の全てのメモリセルアレイについて実施
する。ところで、ワード線は非選択となった後はフロー
ティング状態に放置されるため、リーク電流によりその
保持電圧は徐々に低下する。これを避けるには、所定の
ワード線を全て選択した後、さらに始めのワード線から
選択し直し、これを必要回数繰り返すようにすることが
望ましい。これによって、加速試験中常に所定の複数の
ワード線あるいは全てのワード線を高電圧に維持するこ
とができる。
いはメモリ装置の全てのメモリセルアレイについて実施
する。ところで、ワード線は非選択となった後はフロー
ティング状態に放置されるため、リーク電流によりその
保持電圧は徐々に低下する。これを避けるには、所定の
ワード線を全て選択した後、さらに始めのワード線から
選択し直し、これを必要回数繰り返すようにすることが
望ましい。これによって、加速試験中常に所定の複数の
ワード線あるいは全てのワード線を高電圧に維持するこ
とができる。
【００１７】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるされるものではなく、
特許請求の範囲に記載された本願発明の要旨内において
各種の変更が可能である。例えば、実施例では、ワード
線駆動回路を前段、後段の２段に分けていたが、これを
１段のものにあるいは３段以上の駆動回路に変更するこ
とができる。
本発明は上記実施例に限定されるされるものではなく、
特許請求の範囲に記載された本願発明の要旨内において
各種の変更が可能である。例えば、実施例では、ワード
線駆動回路を前段、後段の２段に分けていたが、これを
１段のものにあるいは３段以上の駆動回路に変更するこ
とができる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、通常動作時においてワード線が非選択となっ
たときそのワード線の電位を接地レベルに下げるトラン
ジスタを、加速試験時にはフローティング状態とするよ
うにしたものであるので、本発明によれば、各ワード線
は非選択とされた後にも選択時の高電圧を保持すること
が可能となり、同時に複数のワード線を高電位とするこ
とができるようになる。したがって、本発明によれば、
半導体記憶装置全体としてワード線に加速電圧をかける
時間を短縮することができる。例えば、１２８本のワー
ド線の電位を同時に高電位に上げるならばワード線にス
トレスをかける時間を１２８分の１に短縮することがで
きる。
憶装置は、通常動作時においてワード線が非選択となっ
たときそのワード線の電位を接地レベルに下げるトラン
ジスタを、加速試験時にはフローティング状態とするよ
うにしたものであるので、本発明によれば、各ワード線
は非選択とされた後にも選択時の高電圧を保持すること
が可能となり、同時に複数のワード線を高電位とするこ
とができるようになる。したがって、本発明によれば、
半導体記憶装置全体としてワード線に加速電圧をかける
時間を短縮することができる。例えば、１２８本のワー
ド線の電位を同時に高電位に上げるならばワード線にス
トレスをかける時間を１２８分の１に短縮することがで
きる。
【００１９】また、本発明によれば、有効な加速試験を
行うのに過度に高い電圧を印加する必要がなくなり、そ
して加速試験時間を任意に設定することが可能となった
ので、加速の加わり方の予測が容易となり、また加速の
程度のコントロールが容易となる。さらに、本発明によ
れば、加速試験中もワード線の選択が可能であるので、
ワード線単位あるいはブロック単位で加速試験を行うこ
とができる。
行うのに過度に高い電圧を印加する必要がなくなり、そ
して加速試験時間を任意に設定することが可能となった
ので、加速の加わり方の予測が容易となり、また加速の
程度のコントロールが容易となる。さらに、本発明によ
れば、加速試験中もワード線の選択が可能であるので、
ワード線単位あるいはブロック単位で加速試験を行うこ
とができる。
【図１】 本発明の一実施例のワード線駆動回路のブロ
ック図。
ック図。
【図２】 図１の実施例における後段ワード線駆動回路
の回路図。
の回路図。
【図３】 図２に示す実施例回路の動作説明図。
【図４】 従来例のワード線駆動回路のブロック図。
【図５】 従来例における後段ワード線駆動回路の回路
図。
図。
【図６】 図５に示す従来例回路の動作説明図。
１ 高電圧発生回路 ２ 前段ワード線駆動回路 ３、３ａ 後段ワード線駆動回路 ＢＴ 加速試験信号 ＲＡＥ 高電圧発生イネーブル信号 ＲＡＶ ロウアドレス高電圧信号 ＷＰＥ１〜ＷＰＥｊ 第１ロウデコーダ出力信号 ＷＬＥ１〜ＷＬＥｉ 第２ロウデコーダ出力信号 ＷＰＬ１〜ＷＰＬｊ 前段ワード線または前段ワード線
駆動信号 ＷＬ１〜ＷＬｉ ワード線またはワード線駆動信号
駆動信号 ＷＬ１〜ＷＬｉ ワード線またはワード線駆動信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00
Claims (3)
- 【請求項１】 通常動作時においては、選択ワード線の
電位を第１のレベルとし、選択の終了した時点で該ワー
ド線の電荷を引き抜いてその電位を第２のレベルとする
半導体記憶装置において、加速試験における高電圧印加
時には、内部に設けられた高電圧発生回路により形成さ
れた、第１のレベルより高い第３のレベルの電位を選択
ワード線に印加し、該ワード線の非選択時には通常動作
時に行われる該ワード線に対する電荷引き抜き動作を中
止させて該ワード線をフローティング状態とし、該ワー
ド線を高電位に維持することを特徴とする半導体記憶装
置。 - 【請求項２】 通常動作時に第１のレベル、加速試験時
に第１のレベルより高い第３のレベルの電位が印加され
るワード線駆動信号線と第２のレベルの電位が印加され
る点との間に第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタとが第１のＭＯＳトランジスタを前記ワー
ド線駆動信号線側として直列に接続され、両トランジス
タの接続点がワード線に接続され、ロウデコーダ出力信
号が第１のＭＯＳトランジスタのゲートに入力され、ロ
ウデコーダ出力信号と加速試験信号とが入力されるＮＯ
Ｒゲートの出力信号が第２のＭＯＳトランジスタのゲー
トに入力されているワード線駆動回路を有し、前記第１
のＭＯＳトランジスタは前記ロウデコーダ出力信号の活
性時に導通状態になされ、前記第２のＭＯＳトランジス
タは前記ロウデコーダ出力信号または前記加速試験信号
の活性時に非導通状態になされることを特徴とする半導
体記憶装置。 - 【請求項３】 加速試験の高電圧印加時において、一部
または全てのワード線が一定の周期で繰り返し選択され
ることを特徴とする請求項１または２記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261856A JP3016998B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261856A JP3016998B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793995A JPH0793995A (ja) | 1995-04-07 |
| JP3016998B2 true JP3016998B2 (ja) | 2000-03-06 |
Family
ID=17367706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261856A Expired - Fee Related JP3016998B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016998B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0122100B1 (ko) * | 1994-03-10 | 1997-11-26 | 김광호 | 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법 |
| KR0135108B1 (ko) * | 1994-12-13 | 1998-04-25 | 김광호 | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 |
| JP2003109398A (ja) | 2001-09-28 | 2003-04-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100521376B1 (ko) * | 2003-02-14 | 2005-10-12 | 삼성전자주식회사 | 불량 워드라인을 스크린하고 불량 워드라인에 브릿지가존재하더라도 리프레쉬 전류나 스탠바이 전류를증가시키지 않는 반도체 메모리 장치 및 그 워드라인 구동방법 |
| JP2010002194A (ja) * | 2008-06-18 | 2010-01-07 | Shibasoku:Kk | 試験装置及び試験方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4738939A (en) * | 1987-06-29 | 1988-04-19 | Exxon Research And Engineering Company | Regeneration and reactivation of reforming catalysts while passivating iron scale carryover from the regenerator circuit to the reactors |
| JPS6452300A (en) * | 1987-08-24 | 1989-02-28 | Hitachi Ltd | Semiconductor memory device |
| JPH07105160B2 (ja) * | 1989-05-20 | 1995-11-13 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2558881B2 (ja) * | 1989-06-30 | 1996-11-27 | 株式会社東芝 | 半導体メモリ装置 |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
-
1993
- 1993-09-24 JP JP5261856A patent/JP3016998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793995A (ja) | 1995-04-07 |
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