JP3014868B2 - Start bit detection device in data transmission device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は各データフレームの先頭
ビットにそれぞれスタートビットを設け、そのスタート
ビットを検出してデータ授受の同期等をとるようにした
伝送プロトコルのデータ伝送装置に係り、詳しくはその
スタートビットを検出するスタートビット検出装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission apparatus of a transmission protocol in which a start bit is provided at the head bit of each data frame, and the start bit is detected to synchronize data transfer. Relates to a start bit detection device for detecting the start bit.

【０００２】ホームバスシステム規格等のようなデータ
伝送方式においては、データフレームの先頭ビットに設
けたスタートビットを検出してデータフレーム中のデー
タを読み取る際の同期をとるようにしている。従って、
このスタートビットを検出するにあたってはノイズを拾
うことなく高精度に検出する必要がある。2. Description of the Related Art In a data transmission system such as a home bus system standard, a start bit provided at the first bit of a data frame is detected to synchronize when reading data in the data frame. Therefore,
In detecting the start bit, it is necessary to detect the start bit with high accuracy without picking up noise.

【０００３】[0003]

【従来の技術】従来、ホームバスシステム規格等のよう
なデータ伝送方式においては、その制御信号のデータフ
レームは図１６に示すフォーマットで構成されている。
各キャラクタは１１ビットで構成されている。そして、
先頭ビットには当該データフレームの先頭を示すスター
トビットＳＢが割当てられ、最終ビットには当該データ
フレームの終了を示すストップビットＳＴが割当てられ
ている。スタートビットＳＢとストップビットＳＴの間
の９ビットに各種データＤ０〜Ｄ７とパリティビットＰ
Ｂが割当てられている。2. Description of the Related Art Conventionally, in a data transmission system such as a home bus system standard, a data frame of a control signal has a format shown in FIG.
Each character is composed of 11 bits. And
A start bit SB indicating the head of the data frame is assigned to the first bit, and a stop bit ST indicating the end of the data frame is assigned to the last bit. Various data D0 to D7 and a parity bit P are added to 9 bits between the start bit SB and the stop bit ST.
B has been assigned.

【０００４】スタートビットＳＢは受信端末が１データ
フレームの制御信号を入力される時、最初に読み取られ
当該データフレームの各ビット（スタートビットＳＢの
後に続く各ビット）のデータ読み取り際の同期信号とし
て利用される。そして、この読み出されるスタートビッ
ト（以下、スタートビット信号という）ＳＢはＬレベル
の信号となるように予め設定されている。なお、ホーム
バスシステム規格では転送レートを９６００ｂｐｓとし
ていることから、１ビットについて１０４μｓｅｃとな
り、１１ビットで１．１ｍｓｅｃ（≒１１ビット×１０
４μｓｅｃ）となる。The start bit SB is read first when the receiving terminal receives a control signal of one data frame, and is used as a synchronization signal for reading data of each bit of the data frame (each bit following the start bit SB). Used. The read start bit (hereinafter referred to as a start bit signal) SB is set in advance to be an L level signal. In the home bus system standard, the transfer rate is 9600 bps, so that 1 bit is 104 μsec, and 11 bits is 1.1 msec (≒ 11 bits × 10 bits).
4 μsec).

【０００５】従って、１０４μｓｅｃで読み出されるス
タートビット信号ＳＢの波形は図１７に示すようにＨレ
ベルからＬレベルに立下り（反転）、再びＨレベルに立
上る（反転復帰した）波形となる。Accordingly, the waveform of the start bit signal SB read out at 104 μsec falls from the H level to the L level (inverted) and rises to the H level again (inverted and returned) as shown in FIG.

【０００６】受信端末はこのスタートビット信号ＳＢを
以下のようにして検出しスタートビット信号ＳＢである
ことを確定する。すなわち、受信端末はスタートビット
信号ＳＢのＨレベルからＬレベルへの立下りを検出し、
続いてＬレベルからＨレベルへの立上りを検出して当該
スタートビット信号ＳＢが出力されたことでスタートビ
ット信号ＳＢであることを確定する。[0006] The receiving terminal detects this start bit signal SB as follows and determines that it is the start bit signal SB. That is, the receiving terminal detects the fall from H level start bit signal SB to L level,
Subsequently , a rise from the L level to the H level is detected, and the start bit signal SB is output to determine that the start bit signal SB is present.

【０００７】この時、受信端末はスタートビット信号Ｓ
Ｂの立下りと立上りを検出する期間（ガード期間）を予
め設定し、そのガード期間中に検出し、それ以外は検出
しないようにしている。詳述すると、スタートビット信
号ＳＢが立下るであろう期間と立上るであろう期間を予
め特定しその期間に図１７に示すようにＨレベルの立下
がりエッジ許可信号ＡＤと立上り幅検出信号Ｗを出力す
る。そして、エッジ許可信号ＡＤが出力されている間に
ＨレベルからＬレベルに立下った信号（反転信号）を、
幅検出信号Ｗが出力されている間にＬレベルからＨレベ
ルに立上った信号（反転復帰信号）を検出したとき、ス
タートビット信号ＳＢであることを検出する。At this time, the receiving terminal transmits a start bit signal S
A period (guard period) for detecting the fall and rise of B is set in advance, and the detection is performed during the guard period, and the other periods are not detected. More specifically, a period in which the start bit signal SB will fall and a period in which the start bit signal SB will rise are specified in advance, and during that period, the falling edge enable signal AD and the rising width detection signal W at the H level as shown in FIG. Is output. Then, a signal (inverted signal) that has fallen from the H level to the L level while the edge permission signal AD is being output is:
When a signal (inversion return signal) that rises from the L level to the H level while the width detection signal W is being output is detected, the start bit signal SB is detected.

【０００８】これは、受信端末が受信する信号にひげの
ような短いパルスや逆に長いパルスがノイズとして含ま
れているとき、このパルスを検出してスタートビット信
号ＳＢとして確定しないようにしてスタートビット信号
ＳＢをより高精度に検出するためである。This is because when a signal received by the receiving terminal includes a short pulse such as a whisker or a long pulse as a noise, the pulse is detected so as not to be determined as the start bit signal SB. This is for detecting the bit signal SB with higher accuracy.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、従来の
端末装置においては、立下がりエッジ許可信号ＡＤ及び
立上り幅検出信号Ｗが出力されている期間は予め特定さ
れ固定されていた。すなわち、ノイズ除去機能は除去す
る条件及び範囲は固定されていた。However, in the conventional terminal device, the period during which the falling edge permission signal AD and the rising width detection signal W are output has been specified and fixed in advance. That is, the condition and range for removing the noise removing function are fixed.

【００１０】従って、システムにおいては、より厳しく
ノイズをガードしたい場合や、反対にガードを緩和した
り、すこしガート期間をずらしたい場合に対応すること
ができない問題があった。Therefore, the system has a problem that it is impossible to cope with a case where it is desired to guard the noise more strictly, or on the contrary, a case where it is desired to ease the guard or to slightly shift the gart period.

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的はスタートビット信号のノ
イズガード期間を適宜変更でき、種々のデータ伝送シス
テムに対応することができるデータ伝送装置におけるス
タートビット検出装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a data transmission apparatus which can appropriately change a noise guard period of a start bit signal and can cope with various data transmission systems. In a start bit detecting device.

【００１２】[0012]

【課題を解決するための手段】図１は本発明の原理説明
図である。第１のエッジ検出回路１及び第２のエッジ検
出回路２は先頭ビットにその先頭を示すデータを記録し
たスタートビットを含む複数ビットから構成されるデー
タフレームからなる受信データＤＩＮを入力する。FIG. 1 is a diagram illustrating the principle of the present invention. The first edge detection circuit 1 and the second edge detection circuit 2 receive received data DIN composed of a data frame composed of a plurality of bits including a start bit in which data indicating the head is recorded in the head bit.

【００１３】そして、第１のエッジ検出回路１はそのス
タートビットの先頭を示すデータに基づいて発生する反
転信号と、その反転後、元の状態に復帰する反転復帰信
号のうち、先に発生する反転信号を検出する。第１のエ
ッジ検出回路１は反転信号を検出すると、エッジ信号Ｓ
Ｄを出力する。The first edge detection circuit 1 generates an inverted signal generated based on the data indicating the head of the start bit and an inverted return signal which returns to the original state after the inverted signal is generated first. Detect the inverted signal. When the first edge detection circuit 1 detects the inversion signal, it detects the edge signal S
D is output.

【００１４】一方、第２のエッジ検出回路２は反転信号
の後に発生する反転復帰信号を検出し、エッジ信号ＳＵ
を出力する。第１の検出期間設定回路３は反転信号が発
生する前後の一定期間を複数種類用意し、その複数種類
の期間の中から１つの期間を選択する。そして、第１の
検出期間設定回路３はその選択した期間だけ第１のエッ
ジ検出回路１の検出動作を可能に制御する。On the other hand, the second edge detection circuit 2 detects an inversion return signal generated after the inversion signal and outputs the edge signal SU.
Is output. The first detection period setting circuit 3 prepares a plurality of types of fixed periods before and after the generation of the inversion signal, and selects one period from the plurality of types of periods. Then, the first detection period setting circuit 3 controls the first edge detection circuit 1 to enable the detection operation only during the selected period.

【００１５】第２の検出期間設定回路４は反転復帰信号
が発生する前後の一定期間を複数種類用意し、その複数
種類の期間の中から１つの期間を選択する。そして、第
２の検出期間設定回路４はその選択期間だけ第２のエッ
ジ検出回路２の検出動作を可能に制御する。The second detection period setting circuit 4 prepares a plurality of fixed periods before and after the generation of the inversion return signal, and selects one period from the plurality of types of periods. Then, the second detection period setting circuit 4 controls so that the detection operation of the second edge detection circuit 2 can be performed only during the selected period.

【００１６】確定回路５は第１のエッジ検出回路１から
のエッジ信号ＳＤと第２のエッジ検出回路２からのエッ
ジ信号ＳＵを入力する。そして、両信号ＳＤ，ＳＵを順
次入力したとき、確定回路５は当該データフレーム中の
スタートビットが入力されたことを確定するための確定
信号ＳＸを出力する。The decision circuit 5 receives the edge signal SD from the first edge detection circuit 1 and the edge signal SU from the second edge detection circuit 2. When the two signals SD and SU are sequentially input, the determination circuit 5 outputs a determination signal SX for determining that the start bit in the data frame has been input.

【００１７】[0017]

【作用】従って、本発明によれば、第１のエッジ検出回
路１の検出動作は第１の検出期間設定回路３の複数種類
の期間の中から選択された期間だけ実行される。すなわ
ち、第１のエッジ検出回路１の検出動作の期間は適宜選
択変更することができる。Therefore, according to the present invention, the detection operation of the first edge detection circuit 1 is executed only during a period selected from a plurality of types of periods of the first detection period setting circuit 3. That is, the period of the detection operation of the first edge detection circuit 1 can be appropriately selected and changed.

【００１８】第２のエッジ検出回路２の検出動作は第２
の検出期間設定回路４から複数種類の期間の中から選択
された期間だけ実行される。すなわち、第２のエッジ検
出回路２の検出動作の期間は適宜選択変更することがで
きる。The detection operation of the second edge detection circuit 2 is the second
From the detection period setting circuit 4 for a period selected from a plurality of types of periods. That is, the period of the detection operation of the second edge detection circuit 2 can be selectively changed as appropriate.

【００１９】[0019]

【実施例】以下、本発明を具体化した一実施例を図２〜
図１５に従って説明する。図２において、エッジ検出回
路２０は受信データＤＩＮを入力し、その受信データＤ
ＩＮのスタートビット信号ＳＢを含む各ビット信号の立
下りと、立上りを検知する。以下、説明の便宜上特にこ
とわりのない限り、受信データＤＩＮの各ビット信号は
スタートビット信号ＳＢに限定して説明する。FIG. 2 shows an embodiment of the present invention.
This will be described with reference to FIG. In FIG. 2, the edge detection circuit 20 receives the reception data DIN and receives the reception data DIN.
The falling and rising of each bit signal including the IN start bit signal SB is detected. Hereinafter, unless otherwise specified for convenience of description, each bit signal of the reception data DIN will be limited to the start bit signal SB.

【００２０】エッジ検出回路２０はスタートビット信号
ＳＢの立下りを検知すると、所定期間だけＨレベルの立
下りエッジ信号ＳＤを出力する。また、エッジ検出回路
２０はスタートビット信号ＳＢの立上りを検知すると、
所定期間だけＨレベルの立上りエッジ信号ＳＵを出力す
る。When detecting the falling edge of the start bit signal SB, the edge detecting circuit 20 outputs an H level falling edge signal SD for a predetermined period. When the edge detection circuit 20 detects the rising of the start bit signal SB,
Predetermined period and outputs a stand on Ri edge signal SU of H level.

【００２１】図４，５にエッジ検出回路２０の詳細を示
す。エッジ検出回路２０は検出回路部２０ａと許可信号
発生回路部２０ｂとから構成されている。検出回路部２
０ａはノット回路２１、アンド回路２２、ノア回路２３
及び２個のリセット付ラッチ回路２４，２５から構成さ
れている。受信データＤＩＮはノット回路２１を介して
アンド回路２２及びノア回路２３に入力される。また、
受信データＤＩＮは２個のリセット付ラッチ回路２４，
２５を介してアンド回路２２及びノア回路２３に入力さ
れる。前段のリセット付ラッチ回路２４はクロック信号
φ２に応答して受信データＤＩＮをラッチし、後段のリ
セット付ラッチ回路２５に出力する。後段のリセット付
ラッチ回路２５はクロック信号φ１に応答して前段のリ
セット付ラッチ回路２４が出力したラッチ信号Ｓ１をラ
ッチし、そのラッチ信号Ｓ２をアンド回路２２及びノア
回路２３に出力する。２つのクロック信号φ１，φ２は
周期が同じで互いにオーバラップしない信号である。ま
た、クロック信号φ１，φ２は１０４μｓｅｃ（１ビッ
トの転送時間）に１２８回発振するクロック信号であっ
て、データフレームの１ビット（例えばスタートビット
信号ＳＢ）が読み出される間に１２８個のクロック信号
φ１，φ２がそれぞれ出力される。FIGS. 4 and 5 show details of the edge detection circuit 20. FIG. The edge detection circuit 20 includes a detection circuit section 20a and a permission signal generation circuit section 20b. Detection circuit 2
0a is a knot circuit 21, an AND circuit 22, and a NOR circuit 23
And two reset latch circuits 24 and 25. The reception data DIN is input to the AND circuit 22 and the NOR circuit 23 via the NOT circuit 21. Also,
The received data DIN is provided by two latch circuits 24 with reset,
The signal is input to the AND circuit 22 and the NOR circuit 23 via the reference numeral 25. The preceding-stage latch circuit with reset 24 latches the received data DIN in response to the clock signal φ2, and outputs the received data DIN to the latter-stage latch circuit with reset 25. The subsequent-stage reset latch circuit 25 latches the latch signal S1 output from the preceding-stage reset latch circuit 24 in response to the clock signal φ1, and outputs the latch signal S2 to the AND circuit 22 and the NOR circuit 23. The two clock signals φ1 and φ2 have the same period and do not overlap with each other. The clock signals φ1 and φ2 are clock signals that oscillate 128 times in 104 μsec (transfer time of 1 bit), and 128 clock signals φ1 are read while one bit of the data frame (for example, the start bit signal SB) is read. , Φ2 are output.

【００２２】従って、前段のリセット付ラッチ回路２４
はクロック信号φ２の立上りで受信データの状態をラッ
チする。そして、そのラッチしたラッチ信号（受信デー
タ）Ｓ１の状態を次に出力されるクロック信号φ１の立
上りで後段のリセット付ラッチ回路２５はラッチし、そ
のラッチ信号Ｓ２をアンド回路２２及びノア回路２３に
出力することになる。Therefore, the latch circuit 24 with reset in the preceding stage
Latches the state of the received data at the rise of clock signal φ2. Then, the latch circuit 25 with reset at the subsequent stage latches the state of the latched latch signal (received data) S1 at the rising edge of the clock signal φ1 output next, and the latched signal S2 is sent to the AND circuit 22 and the NOR circuit 23. Output.

【００２３】アンド回路２２はノット回路２１からの信
号バーＤＩＮ及びラッチ回路２５からの信号Ｓ２を入力
する他にスタートビット検出範囲を決める立下りエッジ
許可信号ＡＤを入力する。そして、立下りエッジ許可信
号ＡＤがＨレベルの状態にあるとき、受信データＤＩＮ
がＨレベルからＬレベルに立下がると、ノット回路２１
からＨレベルの信号バーＤＩＮがアンド回路２２に入力
される。この時、後段のラッチ回路２５の出力はＨレベ
ルなので、アンド回路２２はＬレベルからＨレベルに立
上がる。そして、クロックφ２及びクロックφ１が出力
され、後段のラッチ回路２５からＨレベルから反転した
Ｌレベルの信号Ｓ２がアンド回路２２に入力されると、
アンド回路２２はＨレベルからＬレベルに反転する。従
って、アンド回路２２は受信データＤＩＮが立下がる
と、一定期間Ｈレベルとなる立下りエッジ信号ＳＤを出
力する。The AND circuit 22 receives the signal DIN from the knot circuit 21 and the signal S2 from the latch circuit 25 and also receives a falling edge permission signal AD for determining a start bit detection range. When the falling edge permission signal AD is at the H level, the reception data DIN
Falls from the H level to the L level, the knot circuit 21
, The H level signal DIN is input to the AND circuit 22. At this time, since the output of the subsequent latch circuit 25 is at the H level, the AND circuit 22 rises from the L level to the H level. Then, the clock φ2 and the clock φ1 are output, and when the L-level signal S2 inverted from the H-level from the latch circuit 25 at the subsequent stage is input to the AND circuit 22,
The AND circuit 22 inverts from H level to L level. Therefore, when the reception data DIN falls, the AND circuit 22 outputs the falling edge signal SD which becomes H level for a certain period.

【００２４】ノア回路２３はノット回路２１及びラッチ
回路２５からの信号バーＤＩＮ，Ｓ２を入力する他に許
可信号発生回路部２０ｂからの立上りエッジ許可信号Ａ
Ｕを入力する。そして、立上りエッジ許可信号ＡＵがＬ
レベルの状態にあるとき、受信データＤＩＮがＬレベル
からＨレベルに立上ると、ノット回路２１からＬレベル
の信号バーＤＩＮがノア回路２３に入力される。この
時、後段のラッチ回路２５の出力はＬレベルなので、ノ
ア回路２３はＬレベルからＨレベルに立上る。そして、
クロックφ２及びクロックφ１が出力され、後段のラッ
チ回路２５からＬレベルから反転したＨレベルの信号Ｓ
２がノア回路２３に入力されると、ノア回路２３はＨレ
ベルからＬレベルに反転する。従って、ノア回路２３は
受信データＤＩＮが立上ると、一定期間だけＨレベルと
なる立上りエッジ信号ＳＵを出力する。The NOR circuit 23 receives the signals DIN and S2 from the knot circuit 21 and the latch circuit 25, and also receives a rising edge permission signal A from the permission signal generation circuit 20b.
Enter U. Then, the rising edge permission signal AU becomes L
When the reception data DIN rises from the L level to the H level in the state of the level, the L level signal DIN is input from the NOT circuit 21 to the NOR circuit 23. At this time, since the output of the subsequent latch circuit 25 is at L level, the NOR circuit 23 rises from L level to H level. And
The clock φ2 and the clock φ1 are output, and the H level signal S inverted from the L level from the latch circuit 25 at the subsequent stage is output.
When 2 is input to the NOR circuit 23, the NOR circuit 23 is inverted from H level to L level. Therefore, when the reception data DIN rises, the NOR circuit 23 outputs a rising edge signal SU which becomes H level for a certain period.

【００２５】許可信号発生回路部２０ｂは２個のノア回
路からなるフリップフロップ回路２６のセット側及びリ
セット側入力端子にアンド回路２７ａ，２７ｂが接続さ
れている。そのセット側のアンド回路２７ａには前記立
下りエッジ信号ＳＤとクロックφ２が入力される。一
方、リセット側のアンド回路２７ｂには前記立上りエッ
ジ信号ＳＵとクロックφ２が入力される。また、フリッ
プフロップ回路２６のリセット側入力端子には初期リセ
ット信号ＲＥＳＥＴが入力される。In the permission signal generating circuit section 20b, AND circuits 27a and 27b are connected to set-side and reset-side input terminals of a flip-flop circuit 26 composed of two NOR circuits. The falling edge signal SD and the clock φ2 are input to the AND circuit 27a on the set side. On the other hand, the rising edge signal SU and the clock φ2 are input to the reset-side AND circuit 27b. An initial reset signal RESET is input to a reset-side input terminal of the flip-flop circuit 26.

【００２６】フリップフロップ回路２６の出力端子には
リセット付ラッチ回路２８が接続される。リセット付ラ
ッチ回路２８は前記クロック信号φ１の立上りでフリッ
プフロップ回路２６の状態をラッチし次段のノット回路
２９に出力する。そして、ノット回路２９から一定期間
Ｌレベルの立上り許可信号ＡＵが前記検出回路部２０ａ
のノア回路２３に出力される。The output terminal of the flip-flop circuit 26 is connected to a latch circuit 28 with reset. Resettable latch circuit 28 outputs to the next stage of the NOT circuit 29 latches the state of the flip-flop circuit 26 at the rising edge of the clock signal .phi.1. Then, the rise permission signal AU of L level is outputted from the knot circuit 29 for a certain period to the detection circuit section 20a.
Is output to the NOR circuit 23.

【００２７】そして、Ｌレベルの初期リセット信号ＲＥ
ＳＥＴが出力された初期状態において、フリップフロッ
プ回路２６のリセット側出力端子はＬレベルの状態にな
る。この状態で、クロック信号φ２が出力されてもフリ
ップフロップ回路２６は反転動作しない。従って、リセ
ット付ラッチ回路２８はクロック信号φ１に応答してＬ
レベルを保持したままとなり、ノット回路２９の出力は
Ｈレベルとなる。Then, the L-level initial reset signal RE
In the initial state where SET is output, the reset-side output terminal of the flip-flop circuit 26 is at the L level. In this state, even if clock signal φ2 is output, flip-flop circuit 26 does not invert. Accordingly, the latch circuit with reset 28 responds to the clock signal φ 1 to
The level is maintained, and the output of the knot circuit 29 becomes H level.

【００２８】そして、検出回路部２０ａからＨレベルの
立下りエッジ信号ＳＤがセット側のアンド回路２７ａに
出力される。この状態でセット側のアンド回路２７ａは
クロック信号φ２に応答してＨレベルの出力信号をフリ
ップフロップ回路２６に出力する。フリップフロップ回
路２６は反転動作し、リセット側出力端子はＨレベルと
なる。このＨレベルはクロック信号φ１に同期してリセ
ット付ラッチ回路２８にて保持される。従って、ノット
回路２９はＬレベルの信号を出力する。Then, the falling edge signal SD at the H level is output from the detection circuit section 20a to the AND circuit 27a on the set side. In this state, the set-side AND circuit 27a outputs an H-level output signal to the flip-flop circuit 26 in response to the clock signal φ2. The flip-flop circuit 26 performs an inversion operation, and the output terminal on the reset side becomes H level. This H level is held in the latch circuit with reset 28 in synchronization with the clock signal φ1. Therefore, the knot circuit 29 outputs an L-level signal.

【００２９】やがて、Ｈレベルの立上りエッジ信号ＡＵ
がリセット側のアンド回路２７ｂに出力される。この状
態でアンド回路２７ｂはクロック信号φ２に応答してＨ
レベルの出力信号をフリップフロップ回路２６に出力す
る。フリップフロップ回路２６は反転動作し、リセット
側出力端子はＬレベルとなる。このＬレベルはクロック
信号φ１に同期してリセット付ラッチ回路２８にて保持
される。従って、ノット回路２９はＨレベルの信号を出
力する。Eventually, the rising edge signal AU of H level
Is output to the reset-side AND circuit 27b. In this state, the AND circuit 27b responds to the clock signal φ2 to
The output signal of the level is output to the flip-flop circuit 26. The flip-flop circuit 26 performs an inverting operation, and the output terminal on the reset side goes to L level. This L level is held in the latch circuit with reset 28 in synchronization with the clock signal φ1. Therefore, the knot circuit 29 outputs an H level signal.

【００３０】すなわち、許可信号発生回路部２０ｂは立
下りエッジ信号ＳＤを検出したのち、１回だけ立上りエ
ッジ信号ＳＵが発生するように検出回路部２０ａを制御
していることになる。That is, after detecting the falling edge signal SD, the permission signal generation circuit 20b controls the detection circuit 20a so as to generate the rising edge signal SU only once.

【００３１】エッジ検出回路２０の立下りエッジ信号Ｓ
Ｄは第１のカウンタ回路３０に出力される。図７に第１
のカウンタ回路３０の詳細を示す。第１のカウンタ回路
３０は６４進（６ビット）カウンタ回路で構成されてい
る。リセット信号生成回路３１は立下りエッジ信号ＳＤ
とクロック信号φ２を入力する。そして、リセット信号
生成回路３１は立下りエッジ信号ＳＤが出力された状態
でクロック信号φ２が入力されたとき、リセット信号Ｒ
Ｓを出力する。The falling edge signal S of the edge detection circuit 20
D is output to the first counter circuit 30. FIG. 7 shows the first
Of the counter circuit 30 of FIG. The first counter circuit 30 is composed of a 64-bit (6 bit) counter circuit. The reset signal generation circuit 31 outputs the falling edge signal SD
And a clock signal φ2. When the clock signal φ2 is input while the falling edge signal SD is output, the reset signal generation circuit 31 outputs the reset signal R
Output S.

【００３２】カウンタ回路３０はリセット信号ＲＳとク
ロック信号φ２を入力する６個のリセット付ラッチ回路
３２ａ〜３２ｆが設けられている。リセット付ラッチ回
路３２ａ〜３２ｆはリセット信号ＲＳに基づいてリセッ
トされ、クロック信号φ２に基づいて入力端子に入力さ
れる論理値（レベル）を保持する。そして、その保持し
た値を次段のクロックφ１に同期してラッチ動作するラ
ッチ回路３３ａ〜３３ｆに出力する。The counter circuit 30 is provided with six reset-equipped latch circuits 32a to 32f for inputting a reset signal RS and a clock signal φ2. The reset-added latch circuits 32a to 32f are reset based on the reset signal RS, and hold the logical values (levels) input to the input terminals based on the clock signal φ2. Then, the held value is output to the latch circuits 33a to 33f that perform a latch operation in synchronization with the clock φ1 of the next stage.

【００３３】最下位ビット（第１位）のリセット付ラッ
チ回路３２ａはノット回路３４を介してラッチ回路３３
ａの出力信号ＣＴ０を入力する。第２位のリセット付ラ
ッチ回路３２ｂの入力端子にはＥＸオア回路３５が接続
されている。ＥＸオア回路３５はラッチ回路３３ｂの出
力信号ＣＴ１を入力するとともに、前記ノット回路３４
を介してラッチ回路３２ａの出力信号ＣＴ０を入力す
る。The latch circuit 32a with reset of the least significant bit (first place) is connected to the latch circuit 33 via the knot circuit 34.
The output signal CT0 of FIG. The EX OR circuit 35 is connected to the input terminal of the latch circuit 32b with second reset. The EX OR circuit 35 receives the output signal CT1 of the latch circuit 33b and inputs the output signal CT1 to the NOT circuit 34.
, The output signal CT0 of the latch circuit 32a is input.

【００３４】第３位のリセット付ラッチ回路３２ｃの入
力端子にはＥＸオア回路３６が接続されている。ＥＸオ
ア回路３６はラッチ回路３３ｃの出力信号ＣＴ２を入力
する。また、ＥＸオア回路３６は前段のＥＸオア回路３
５が入力する２つ信号を入力するナンド回路３７の出力
信号をノット回路３８を介して入力する。The EX OR circuit 36 is connected to the input terminal of the latch circuit 32c with reset at the third place. The EX OR circuit 36 receives the output signal CT2 of the latch circuit 33c. Further, the EX OR circuit 36 is connected to the EX OR circuit 3 in the preceding stage.
The output signal of the NAND circuit 37 for inputting two signals input to 5 is input via a knot circuit 38.

【００３５】第４位のリセット付ラッチ回路３２ｄの入
力端子にはＥＸオア回路３９が接続されている。ＥＸオ
ア回路３９はラッチ回路３３ｄの出力信号ＣＴ３をノッ
ト回路４０を介して入力する。また、ＥＸオア回路３９
は前段のＥＸオア回路３６が入力する２つ信号を入力す
るナンド回路４１の出力信号を介して入力する。An EX OR circuit 39 is connected to the input terminal of the fourth-place latch circuit 32d with reset. The EX OR circuit 39 inputs the output signal CT3 of the latch circuit 33d via the NOT circuit 40. The EX OR circuit 39
Are input via an output signal of a NAND circuit 41 to which two signals input to the EX OR circuit 36 in the preceding stage are input.

【００３６】第５位のリセット付ラッチ回路３２ｅの入
力端子にはＥＸオア回路４２が接続されている。ＥＸオ
ア回路４２はラッチ回路３３ｅの出力信号ＣＴ４を入力
する。また、ＥＸオア回路４２は前段のＥＸオア回路３
９が入力する２つ信号を入力するノア回路４３の出力信
号を介して入力する。An EX OR circuit 42 is connected to the input terminal of the fifth latch circuit with reset 32e. The EX OR circuit 42 receives the output signal CT4 of the latch circuit 33e. Further, the EX OR circuit 42 is provided in the EX OR circuit 3 in the preceding stage.
9 via the output signal of the NOR circuit 43 for inputting two signals.

【００３７】第６位（最上位ビット）のリセット付ラッ
チ回路３２ｆの入力端子にはＥＸオア回路４４が接続さ
れている。ＥＸオア回路４４はラッチ回路３３ｆの出力
信号ＣＴ５をノット回路４５を介して入力する。また、
ＥＸオア回路４４は前段のＥＸオア回路４２が入力する
２つ信号を入力するナンド回路４６の出力信号を介して
入力する。The EX OR circuit 44 is connected to the input terminal of the latch circuit 32f with reset at the sixth (most significant bit). The EX OR circuit 44 inputs the output signal CT5 of the latch circuit 33f via the NOT circuit 45. Also,
The EX OR circuit 44 inputs the output signal of the NAND circuit 46 to which the two signals input by the EX OR circuit 42 at the preceding stage are input.

【００３８】従って、第１のカウンタ回路３０はリセッ
ト信号ＲＳ、即ち立下りエッジ信号ＳＤが出力されクロ
ック信号φ２が出力された時、リセットされ、クロック
信号φ１に同期してカウント動作を行うことになる。そ
して、図７に示すように、最下位ビットのラッチ回路３
３ａからの出力信号ＣＴ０はクロック信号φ１を１／２
に分周した信号となる。また、出力信号ＣＴ０は１０４
μｓｅｃ（１ビットの転送時間）に６４回発振するクロ
ック信号であって、データフレームの１ビット（例えば
スタートビット信号ＳＢ）が読み出される間に６４個の
出力信号ＣＴ０がそれぞれ出力される。言い換えれば、
６４個の出力信号ＣＴ０が出力される時間はデータフレ
ーム中の１ビットが読み出される時間に相当することを
意味する。Accordingly, the first counter circuit 30 is reset when the reset signal RS, that is, the falling edge signal SD is output and the clock signal φ2 is output, and performs the count operation in synchronization with the clock signal φ1. Become. Then, as shown in FIG. 7, the least significant bit latch circuit 3
The output signal CT0 from 3a is を of the clock signal φ1.
Is obtained by dividing the frequency. The output signal CT0 is 104
A clock signal that oscillates 64 times in μsec (one bit transfer time), and 64 output signals CT0 are output while one bit of the data frame (for example, the start bit signal SB) is read. In other words,
The time during which the 64 output signals CT0 are output means that one bit in the data frame is read.

【００３９】また、出力信号ＣＴ１はクロック信号φ１
を１／４に分周した信号となり、出力信号ＣＴ２はクロ
ック信号φ１を１／８に分周した信号となる。ちなみ
に、出力信号ＣＴ３はクロック信号φ１を１／１６に分
周した信号となり、出力信号ＣＴ４はクロック信号φ１
を１／３２に分周した信号となり、出力信号ＣＴ５はク
ロック信号φ１を１／６４に分周した信号となる。The output signal CT1 is the clock signal φ1
Is divided into 1/4, and the output signal CT2 is a signal obtained by dividing the clock signal φ1 into 1/8. The output signal CT3 is a signal obtained by dividing the clock signal φ1 by 1/16, and the output signal CT4 is the clock signal φ1.
Is divided by 1/32, and the output signal CT5 is a signal obtained by dividing the clock signal φ1 by 1/64.

【００４０】第１のカウンタ回路３０の各出力信号ＣＴ
０〜ＣＴ５は立上り幅信号生成回路５０に出力される。
図９はその立上り幅信号生成回路５０の詳細を示す。立
上り幅信号生成回路５０は第１のカウンタ回路３０のカ
ウントアップ（出力信号ＣＴ０〜ＣＴ５が全てＨレベ
ル）を検知するカウントアップ検出回路部５０ａと、４
種類の立上り幅検出信号Ｗａ〜Ｗｄを生成する立上り幅
検出信号生成回路部５０ｂとから構成されている。Each output signal CT of the first counter circuit 30
0 to CT5 are output to the rising width signal generation circuit 50.
FIG. 9 shows details of the rising width signal generation circuit 50. The rising width signal generation circuit 50 includes a count-up detection circuit section 50a for detecting the count-up of the first counter circuit 30 (all the output signals CT0 to CT5 are at H level);
And a rising width detection signal generation circuit 50b that generates various types of rising width detection signals Wa to Wd.

【００４１】カウントアップ検出回路部５０ａはナンド
回路５１とノット回路５２とから構成されている。ナン
ド回路５１は出力信号ＣＴ０〜ＣＴ５を入力する。従っ
て、出力信号ＣＴ０〜ＣＴ５が全てＨレベルになったと
き、Ｌレベルとなり、図１０に示すように次段のノット
回路５２からＨレベルのカウントアップ信号ＣＵを出力
する。The count-up detection circuit 50a includes a NAND circuit 51 and a knot circuit 52. The NAND circuit 51 receives output signals CT0 to CT5. Therefore, when all of the output signals CT0 to CT5 become H level, they become L level, and as shown in FIG. 10, the H-level count-up signal CU is output from the knot circuit 52 of the next stage.

【００４２】立上り幅検出信号生成回路部５０ｂは第１
〜第４のナンド回路５３ａ〜５３ｄ、１１個のノット回
路５４ａ〜５４ｋ及び第１〜第４のノア回路５５ａ〜５
５ｄから構成されている。第１のナンド回路５３ａは出
力信号ＣＴ０を除く出力信号ＣＴ１〜ＣＴ５を入力す
る。従って、５つの出力信号ＣＴ１〜ＣＴ５が全てＨレ
ベルになった時、第１のナンド回路５３ａはＬレベルと
なり、次段のノット回路５４ａからＨレベルの第１の生
成信号Ｗ１を出力する。The rising width detection signal generation circuit 50b is provided with the first
To fourth NAND circuits 53a to 53d, eleven knot circuits 54a to 54k, and first to fourth NOR circuits 55a to 55k.
5d. The first NAND circuit 53a receives the output signals CT1 to CT5 except for the output signal CT0. Therefore, when all of the five output signals CT1 to CT5 are at the H level, the first NAND circuit 53a is at the L level, and the next knot circuit 54a outputs the first generation signal W1 at the H level.

【００４３】第２のナンド回路５３ｂは出力信号ＣＴ２
〜ＣＴ４とノット回路５４ｋを介して出力信号ＣＴ５を
入力する。従って、出力信号ＣＴ２〜ＣＴ４が全てＨレ
ベルで出力信号ＣＴ５がＬレベルになった時、第２のナ
ンド回路５３ｂはＬレベルとなって、次段のノット回路
５４ｄからはＨレベルの第２の生成信号Ｗ２を出力す
る。The second NAND circuit 53b outputs the output signal CT2
To CT4 and the output signal CT5 via the knot circuit 54k. Therefore, when all of the output signals CT2 to CT4 are at the H level and the output signal CT5 is at the L level, the second NAND circuit 53b is at the L level, and the second knot circuit 54d of the next stage outputs the H level second signal. The generation signal W2 is output.

【００４４】第３のナンド回路５３ｃは出力信号ＣＴ５
を入力するとともに、ノット回路５４ｊを介して出力信
号ＣＴ４を入力する。従って、出力信号ＣＴ４がＬレベ
ルであって、出力信号ＣＴ５がＨレベルの時、第３のナ
ンド回路５３ｃはＬレベルとなって、次段のノット回路
５４ｃからはＨレベルの第３の生成信号Ｗ３を出力す
る。The third NAND circuit 53c outputs the output signal CT5.
, And an output signal CT4 via the knot circuit 54j. Accordingly, when the output signal CT4 is at the L level and the output signal CT5 is at the H level, the third NAND circuit 53c is at the L level, and the third knot circuit 54c at the next stage outputs the third generation signal at the H level. W3 is output.

【００４５】第４のナンド回路５３ｄは出力信号ＣＴ
４，ＣＴ５を入力するとともに、ノット回路５４ｉを介
して出力信号ＣＴ３を入力する。従って、出力信号ＣＴ
４，ＣＴ５がＨレベルであって、出力信号ＣＴ３がＬレ
ベルの時、第４のナンド回路５３ｄはＬレベルとなり、
次段のノット回路５４ｄからＨレベルの第４の生成信号
Ｗ４を出力する。The fourth NAND circuit 53d outputs the output signal CT.
4, CT5, and an output signal CT3 via a knot circuit 54i. Therefore, the output signal CT
4, when CT5 is at H level and the output signal CT3 is at L level, the fourth NAND circuit 53d is at L level,
The next-stage knot circuit 54d outputs an H-level fourth generation signal W4.

【００４６】第１のノア回路５５ａは第１の生成信号Ｗ
１と第３の生成信号Ｗ３を入力する。そして、第１の生
成信号Ｗ１と第３の生成信号Ｗ３のいずれか一方がＨレ
ベルのとき、第１のノア回路５５ａはＬレベルとなり、
次段のノット回路５４ｅからＨレベルの第１の立上り幅
検出信号Ｗａを出力する。The first NOR circuit 55a outputs the first generated signal W
1 and the third generation signal W3 are input. When one of the first generation signal W1 and the third generation signal W3 is at the H level, the first NOR circuit 55a is at the L level,
The next-stage knot circuit 54e outputs an H-level first rising width detection signal Wa.

【００４７】第２のノア回路５５ｂは第１の生成信号Ｗ
１、第３の生成信号Ｗ３及び第４の生成信号Ｗ４を入力
する。そして、第１の生成信号Ｗ１、第３の生成信号Ｗ
３及び第４の生成信号Ｗ４のいずれか一つがＨレベルの
とき、第２のノア回路５５ｂはＬレベルとなり、次段の
ノット回路５４ｆからＨレベルの第２の立上り幅検出信
号Ｗｂを出力する。The second NOR circuit 55b outputs the first generated signal W
1. The third generation signal W3 and the fourth generation signal W4 are input. Then, the first generated signal W1 and the third generated signal W
When one of the third and fourth generation signals W4 is at the H level, the second NOR circuit 55b is at the L level, and the next knot circuit 54f outputs the second rising width detection signal Wb at the H level. .

【００４８】第３のノア回路５５ｃは第２の生成信号Ｗ
２と第３の生成信号Ｗ３を入力する。そして、第２の生
成信号Ｗ２と第３の生成信号Ｗ３のいずれか一つがＨレ
ベルのとき、第３のノア回路５５ｃはＬレベルとなり、
次段のノット回路５４ｇからＨレベルの第３の立上り幅
検出信号Ｗｃを出力する。The third NOR circuit 55c outputs the second generated signal W
2 and the third generated signal W3 are input. When one of the second generation signal W2 and the third generation signal W3 is at the H level, the third NOR circuit 55c is at the L level,
The next-stage knot circuit 54g outputs an H-level third rising width detection signal Wc.

【００４９】第４のノア回路５５ｄは第２の生成信号Ｗ
２、第３の生成信号Ｗ３及び第４の生成信号Ｗ４を入力
する。そして、第２の生成信号Ｗ２、第３の生成信号Ｗ
３及び第４の生成信号Ｗ４のいずれか一つがＨレベルの
とき、第４のノア回路５５ｄはＬレベルとなり、次段の
ノット回路５４ｈからＨレベルの第４の立上り幅検出信
号Ｗｄを出力する。The fourth NOR circuit 55d outputs the second generated signal W
2. The third generated signal W3 and the fourth generated signal W4 are input. Then, the second generated signal W2 and the third generated signal W
When one of the third and fourth generation signals W4 is at H level, the fourth NOR circuit 55d is at L level, and the next knot circuit 54h outputs the fourth rising width detection signal Wd at H level. .

【００５０】従って、立上り幅検出信号生成回路部５０
は４種類の出力タイミング及びパルス幅の異なる第１〜
第４の立上り幅検出信号Ｗａ〜Ｗｄを生成し、第１のセ
レクタ回路５９に出力される。Therefore, the rising width detection signal generation circuit 50
Are four different types of output timing and pulse width
The fourth rise width detection signals Wa to Wd are generated and output to the first selector circuit 59.

【００５１】第１のセレクタ回路５９は第１〜第４の立
上り幅幅検出信号Ｗａ〜Ｗｄを入力し、そのいずれか１
つを選択しその選択した信号を立上り幅検出信号Ｗとし
て出力する。第１のセレクタ回路５９は外部入力装置に
よってレジスタ５９ａに設定された２ビットのコード信
号ｂ０，ｂ１に基づいて第１〜第４の立上り幅検出信号
Ｗａ〜Ｗｄのなかから所望の１つを選択するようになっ
ている。The first selector circuit 59 receives the first to fourth rising width detection signals Wa to Wd, and outputs one of them.
And outputs the selected signal as the rising width detection signal W. The first selector circuit 59 selects a desired one from the first to fourth rising width detection signals Wa to Wd based on the 2-bit code signals b0 and b1 set in the register 59a by an external input device. It is supposed to.

【００５２】この立上り幅検出信号Ｗは、前記カウント
アップ信号ＣＵ、立下りエッジ信号ＳＤ及び立上りエッ
ジ信号ＳＵとともに確定信号生成回路６０に出力され
る。確定信号生成回路６０は図１１に示すようにリセッ
ト付ラッチ回路６１にノット回路６２及びノア回路６３
を介して立下りエッジ信号ＳＤが入力される。そして、
リセット付ラッチ回路６１はノット回路６４を介して入
力される初期リセット信号ＲＥＳＥＴに応答してリセッ
トされ、クロック信号φ２に同期してラッチ動作を行い
次段のクロック信号φ１に同期してラッチ動作を行うラ
ッチ回路６５に出力される。The rising width detection signal W is output to the decision signal generating circuit 60 together with the count-up signal CU, falling edge signal SD and rising edge signal SU. As shown in FIG. 11, the determination signal generation circuit 60 includes a knot circuit 62 and a NOR circuit 63 in a latch circuit 61 with reset.
, The falling edge signal SD is input. And
The latch circuit with reset 61 is reset in response to the initial reset signal RESET input via the knot circuit 64, performs a latch operation in synchronization with the clock signal φ2, and performs a latch operation in synchronization with the clock signal φ1 of the next stage. To the latch circuit 65 which performs the operation.

【００５３】そして、リセット付ラッチ回路６１がリセ
ット状態（出力レベルがＬレベル）のとき、Ｈレベルの
立上った立下りエッジ信号ＳＤがノア回路６３に出力さ
れると、リセット付ラッチ回路６１はクロック信号φ２
に同期してＨレベルの状態をラッチする。そして、リセ
ット付ラッチ回路６１はこの立下りエッジ信号ＳＤに基
づくＨレベルの信号を次段のラッチ回路６５に出力す
る。ラッチ回路６５はクロック信号φ１に同期してこの
Ｈレベルをラッチし次段のナンド回路６６に出力する。When the latch circuit 61 with reset is in a reset state (output level is L level) and a falling edge signal SD of H level is output to the NOR circuit 63, the latch circuit 61 with reset is output. Is the clock signal φ2
, The state of the H level is latched. Then, the latch circuit with reset 61 outputs an H-level signal based on the falling edge signal SD to the latch circuit 65 in the next stage. The latch circuit 65 latches this H level in synchronization with the clock signal φ1 and outputs it to the NAND circuit 66 of the next stage.

【００５４】このナンド回路６６は前記立上り幅検出信
号Ｗ及び立上りエッジ信号ＳＵを入力する。従って、ラ
ッチ回路６５からの出力信号、立上り幅検出信号Ｗ及び
立上りエッジ信号ＳＵが共にＨレベルのとき、ナンド回
路６６はＬレベルとなり、次段のノット回路６７を介し
てＨレベルのスタートビットであることを確定する確定
信号ＳＸを出力する。The NAND circuit 66 receives the rising width detection signal W and the rising edge signal SU. Therefore, when the output signal from the latch circuit 65, the rising width detection signal W, and the rising edge signal SU are all at H level, the NAND circuit 66 is at L level, and the H level start bit is output via the knot circuit 67 at the next stage. A confirmation signal SX for confirming the existence is output.

【００５５】前記ノア回路６３の入力端子はアンド回路
６８が接続されている。そのアンド回路６８は前記ラッ
チ回路６５からの出力信号とノット回路６９を介してカ
ウントアップ信号ＣＵを入力する。そして、アンド回路
６８はラッチ回路６５が立下りエッジ信号ＳＤに基づい
てＨレベルになった時からＨレベルのカウントアップ信
号ＣＵが出力されるまでＨレベルの信号をノア回路６３
に出力する。An input terminal of the NOR circuit 63 is connected to an AND circuit 68. The AND circuit 68 receives the output signal from the latch circuit 65 and the count-up signal CU via a knot circuit 69. The AND circuit 68 outputs the H level signal from the time when the latch circuit 65 becomes H level based on the falling edge signal SD until the H level count up signal CU is output.
Output to

【００５６】すなわち、リセット付ラッチ回路６５はＨ
レベルの立下りエッジ信号ＳＤが所定時間で消失して
も、カウントアップ信号ＣＵ（即ち、受信データＤＩＮ
の１ビットデータ分）が出力されるまで、ナンド回路６
６にＨレベルを出力信号を出力し続けることになる。That is, the latch circuit with reset 65 is set to H
Even if the falling edge signal SD of the level disappears in a predetermined time, the count-up signal CU (that is, the reception data DIN
Until one bit data is output).
6, the H level output signal is continuously output.

【００５７】従って、確定信号生成回路６０は立下りエ
ッジ信号ＳＤが出力された状態であって、Ｈレベルの立
上り幅検出信号Ｗが出力されている間にナンド回路６６
に立上りエッジ信号ＳＤが出力されたとき、Ｈレベルの
確定信号ＳＸを出力する。すなわち、確定信号生成回路
６０は当該受信データＤＩＮの１ビット信号がスタート
ビット信号ＳＢである旨の確定信号ＳＸを出力すること
になる。Therefore, when the falling edge signal SD is output and the H level rising width detection signal W is being output, the decision signal generating circuit 60 outputs the NAND circuit 66.
When the rising edge signal SD is output to the CPU, an H level determination signal SX is output. That is, the determination signal generation circuit 60 outputs the determination signal SX indicating that the 1-bit signal of the received data DIN is the start bit signal SB.

【００５８】この確定信号ＳＸは図示しないデータ伝送
装置のメインコントローラとなる中央処理装置（ＣＰ
Ｕ）に出力される。そして、中央処理装置はこの確定信
号ＳＸからスタートビット信号ＳＢの後に続く各ビット
信号に基づいて１フレームのデータ解析を行う。This decision signal SX is sent to a central processing unit (CP) serving as a main controller of a data transmission device (not shown).
U). Then, the central processing unit performs data analysis of one frame based on each bit signal following the start bit signal SB from the final signal SX.

【００５９】また、確定信号ＳＸは図３に示すリセット
信号生成回路７０に出力される。図１２にリセット信号
生成回路７０の詳細を示す。リセット信号生成回路７０
は２個のノア回路からなるフリップフロップ回路７１の
セット側及びリセット側入力端子にアンド回路７２，７
３が接続されている。そのセット側のアンド回路７２に
は前記確定信号ＳＸとクロックφ２が入力される。一
方、リセット側のアンド回路７３には前記カウントアッ
プ信号ＣＵとクロックφ２が入力される。また、フリッ
プフロップ回路７１のリセット側入力端子には初期リセ
ット信号ＲＥＳＥＴが入力される。Further, the decision signal SX is output to the reset signal generation circuit 70 shown in FIG. FIG. 12 shows details of the reset signal generation circuit 70. Reset signal generation circuit 70
Are AND circuits 72 and 7 connected to the set-side and reset-side input terminals of a flip-flop circuit 71 composed of two NOR circuits.
3 are connected. The decision signal SX and the clock φ2 are input to the AND circuit 72 on the set side. On the other hand, the count-up signal CU and the clock φ2 are input to the AND circuit 73 on the reset side. An initial reset signal RESET is input to a reset-side input terminal of the flip-flop circuit 71.

【００６０】フリップフロップ回路７１のリセット出力
端子にはラッチ回路７４が接続される。ラッチ回路７４
は前記クロック信号φ１の立ち上がりでフリップフロッ
プ回路７１の状態をラッチし次段のアンド回路７５に出
力される。アンド回路７５はこのラッチした信号とカウ
ントアップ信号ＣＵとに基づいてカウンタリセット信号
Ｒを生成する。The latch circuit 74 is connected to the reset output terminal of the flip-flop circuit 71. Latch circuit 74
Latches the state of the flip-flop circuit 71 at the rise of the clock signal φ1 and outputs it to the AND circuit 75 at the next stage. The AND circuit 75 generates a counter reset signal R based on the latched signal and the count-up signal CU.

【００６１】そして、Ｌレベルの初期リセット信号ＲＥ
ＳＥＴが出力された初期リセット状態において、フリッ
プフロップ回路７１のリセット側出力端子はＬレベルの
状態になる。この状態では、クロック信号φ２がそれぞ
れ出力されても、確定信号ＳＸが出力されていないの
で、フリップフロップ回路７１は反転動作しない。従っ
て、ラッチ回路７４はクロック信号φ１に応答してＬレ
ベルを保持したままとなり、アンド回路７５の出力はＬ
レベルとなる。Then, the L-level initial reset signal RE
In the initial reset state where SET is output, the reset-side output terminal of the flip-flop circuit 71 is at the L level. In this state, the flip-flop circuit 71 does not perform the inverting operation because the decision signal SX is not output even if the clock signal φ2 is output. Therefore, the latch circuit 74 keeps holding the L level in response to the clock signal φ1, and the output of the AND circuit 75 becomes L level.
Level.

【００６２】そして、確定信号生成回路６０からＨレベ
ルの確定信号ＳＸがセット側のアンド回路７２に出力さ
れる。この状態でセット側のアンド回路７２はクロック
信号φ２に応答してＨレベルの出力信号をフリップフロ
ップ回路７１に出力する。フリップフロップ回路７１は
反転動作し、リセット側出力端子はＨレベルとなる。こ
のＨレベルはクロック信号φ１に同期してラッチ回路７
４にて保持される。そして、ラッチ回路７４はアンド回
路７５にＨレベルの信号を出力する。やがてアンド回路
７５にＨレベルのカウントアップ信号ＣＵが入力される
と、同アンド回路７５はＨレベルのカウンタリセット信
号Ｒを出力する。Then, the decision signal SX at the H level is output from the decision signal generation circuit 60 to the AND circuit 72 on the set side. In this state, the set-side AND circuit 72 outputs an H-level output signal to the flip-flop circuit 71 in response to the clock signal φ2. The flip-flop circuit 71 performs an inversion operation, and the output terminal on the reset side goes to H level. This H level is latched by the latch circuit 7 in synchronization with the clock signal φ1.
4 is held. Then, the latch circuit 74 outputs an H-level signal to the AND circuit 75. When the H-level count-up signal CU is input to the AND circuit 75, the AND circuit 75 outputs an H-level counter reset signal R.

【００６３】一方、Ｈレベルのカウントアップ信号ＣＵ
は、フリップフロップ回路７１のリセット側アンド回路
７３にも出力される。そして、この状態でリセット側の
アンド回路７３にクロック信号φ２が出力されると、フ
リップフロップ回路７１は反転動作し、リセット側出力
端子はＬレベルとなる。このＬレベルはクロック信号φ
１に同期してラッチ回路７４にて保持される。そして、
ラッチ回路７４はアンド回路７５にＬレベルの信号を出
力する。従って、Ｈレベルのカウンタリセット信号Ｒは
Ｌレベルに立ちさがり、次の確定信号ＳＸが出力される
まで、Ｌレベルを保持する。On the other hand, H-level count-up signal CU
Is also output to the reset-side AND circuit 73 of the flip-flop circuit 71. Then, when the clock signal φ2 is output to the reset-side AND circuit 73 in this state, the flip-flop circuit 71 performs an inversion operation, and the reset-side output terminal goes to L level. This L level corresponds to the clock signal φ.
The data is held by the latch circuit 74 in synchronization with “1”. And
Latch circuit 74 outputs an L-level signal to AND circuit 75. Therefore, the counter reset signal R at the H level falls to the L level and holds the L level until the next decision signal SX is output.

【００６４】すなわち、リセット信号生成回路７０は確
定信号ＳＸが出力されると、それを確認し第１のカウン
タ回路３０がカウントアップしたときにＨレベルのカウ
ンタリセット信号Ｒを出力する。That is, when the reset signal generation circuit 70 outputs the confirmation signal SX, it confirms it and outputs an H level counter reset signal R when the first counter circuit 30 counts up.

【００６５】このカウンタリセット信号Ｒは第２のカウ
ンタ回路７９に出力される。第２のカウンタ回路７９は
図７で示した第１のカウンタ回路３０と同じ回路構成で
あって、６４進（６ビット）カウンタである。そして、
本実施例では第１のカウンタ回路３０のリセット信号Ｒ
Ｓがリセット生成回路３１にて立下りエッジ信号ＳＤと
クロックφ２とで生成されたのに対して第２のカウンタ
回路７９はそのリセット信号をリセット信号生成回路７
０からのカウンタリセット信号Ｒを使用している。従っ
て、第２のカウンタ回路７９ははリセット信号の種類が
相違するだけで、第１のカウンタ回路３０とクロックφ
１，φ２で同様に動作するので、その詳細は省略する。This counter reset signal R is output to the second counter circuit 79. The second counter circuit 79 has the same circuit configuration as the first counter circuit 30 shown in FIG. 7, and is a hexadecimal (6-bit) counter. And
In the present embodiment, the reset signal R of the first counter circuit 30
While S is generated by the reset generation circuit 31 using the falling edge signal SD and the clock φ2, the second counter circuit 79 outputs the reset signal to the reset signal generation circuit 7
The counter reset signal R from 0 is used. Therefore, the second counter circuit 79 differs from the first counter circuit 30 by the clock φ only in the type of the reset signal.
1 and φ2 operate in the same manner, and the details are omitted.

【００６６】なお、第２のカウンタ回路７９の各出力信
号は、第１のカウンタ回路３０の各出力信号ＣＴ０〜Ｃ
Ｔ５と区別するために、説明の便宜上、「ａ」の符号を
付加して出力信号ＣＴ０ａ〜ＣＴ５ａと表記する。The output signals of the second counter circuit 79 correspond to the output signals CT0 to CT of the first counter circuit 30, respectively.
In order to distinguish from T5, for convenience of description, the reference numeral “a” is added and the output signals are denoted as CT0a to CT5a.

【００６７】この第２のカウンタ回路７９の各出力信号
ＣＴ０ａ〜ＣＴ５ａは立下り幅信号生成回路８０に出力
される。立下り幅信号生成回路８０は、図１３に示すよ
うに第１〜第８の生成回路部８１ａ〜８１ｈから構成さ
れるている。各生成回路部８１ａ〜８１ｈは同一の回路
構成であって、第１及び第２のナンド回路８２，８３と
ノア回路８４とから構成されいて、第１及び第２ナンド
回路８２，８３に入力される出力信号ＣＴ０ａ〜ＣＴ５
ａ及び出力信号ＣＴ０ａ〜ＣＴ５ａを反転させた出力信
号バーＣＴ０ａ〜バーＣＴ５ａが異なるだけである。The output signals CT0a to CT5a of the second counter circuit 79 are output to the falling width signal generation circuit 80. The falling width signal generation circuit 80 includes first to eighth generation circuit units 81a to 81h as shown in FIG. Each of the generation circuit units 81a to 81h has the same circuit configuration and includes first and second NAND circuits 82 and 83 and a NOR circuit 84, which are input to the first and second NAND circuits 82 and 83. Output signals CT0a to CT5
a and output signals CT0a to CT5a obtained by inverting the output signals CT0a to CT5a.

【００６８】そして、第１の生成回路部８１ａは第１の
ナンド回路８２に出力信号ＣＴ０ａ，バーＣＴ１ａ，Ｃ
Ｔ２ａが入力され、第２のナンド回路８３に出力信号Ｃ
Ｔ３ａ，バーＣＴ４ａ，バーＣＴ５ａが入力される。The first generation circuit 81a supplies the first NAND circuit 82 with the output signals CT0a, CT1a,
T2a is input, and the output signal C is output to the second NAND circuit 83.
T3a, bar CT4a, and bar CT5a are input.

【００６９】第２の生成回路部８１ｂはその第１のナン
ド回路８２に出力信号ＣＴ０ａ，ＣＴ１ａ，ＣＴ２ａが
入力され、第２のナンド回路８３に出力信号ＣＴ３ａ，
バーＣＴ４ａ，バーＣＴ５ａが入力される。The second generation circuit section 81b receives the output signals CT0a, CT1a, CT2a in its first NAND circuit 82 and outputs the output signals CT3a, CT3a, CT3a in its second NAND circuit 83.
Bar CT4a and bar CT5a are input.

【００７０】第３の生成回路部８１ｃはその第１のナン
ド回路８２に出力信号ＣＴ０ａ，バーＣＴ１ａ，バーＣ
Ｔ２ａが入力され、第２のナンド回路８３に出力信号バ
ーＣＴ３ａ，ＣＴ４ａ，バーＣＴ５ａが入力される。The third generation circuit 81c supplies the first NAND circuit 82 with the output signals CT0a, CT1a, C
T2a is input, and the output signals CT3a, CT4a, CT5a are input to the second NAND circuit 83.

【００７１】第４の生成回路部８１ｄはその第１のナン
ド回路８２に出力信号ＣＴ０ａ，ＣＴ１ａ，バーＣＴ２
ａが入力され、第２のナンド回路８３に出力信号バーＣ
Ｔ３ａ，ＣＴ４ａ，バーＣＴ５ａが入力される。The fourth generation circuit 81d supplies the first NAND circuit 82 with output signals CT0a, CT1a and CT2.
a is input to the second NAND circuit 83 and the output signal C
T3a, CT4a, and bar CT5a are input.

【００７２】第５の生成回路部８１ｅはその第１のナン
ド回路８２に出力信号ＣＴ０ａ，バーＣＴ１ａ，ＣＴ２
ａが入力され、第２のナンド回路８３に出力信号ＣＴ３
ａ，ＣＴ４ａ，ＣＴ５ａが入力される。The fifth generator 81e supplies the first NAND circuit 82 with the output signals CT0a, CT1a and CT2.
a is input and the output signal CT3 is supplied to the second NAND circuit 83.
a, CT4a, and CT5a are input.

【００７３】第６の生成回路部８１ｆはその第１のナン
ド回路８２に出力信号ＣＴ０ａ，ＣＴ１ａ，バーＣＴ２
ａが入力され、第２のナンド回路８２に出力信号ＣＴ３
ａ，ＣＴ４ａ，ＣＴ５ａが入力される。The sixth generation circuit 81f supplies the first NAND circuit 82 with output signals CT0a, CT1a, CT2.
a is input to the second NAND circuit 82 and the output signal CT3
a, CT4a, and CT5a are input.

【００７４】第７の生成回路部８１ｇはその第１のナン
ド回路８２に出力信号ＣＴ０ａ，バーＣＴ１ａ，バーＣ
Ｔ２ａが入力され、第２のナンド回路８３に出力信号Ｃ
Ｔ３ａ，ＣＴ４ａ，ＣＴ５ａが入力される。The seventh generator 81g supplies the first NAND circuit 82 with the output signals CT0a, CT1a, C1.
T2a is input, and the output signal C is output to the second NAND circuit 83.
T3a, CT4a, and CT5a are input.

【００７５】第８の生成回路部８１ｈはその第１のナン
ド回路８２に出力信号ＣＴ０ａ，ＣＴ１ａ，ＣＴ２ａが
入力され、第２のナンド回路８３に出力信号バーＣＴ３
ａ，ＣＴ４ａ，ＣＴ５ａが入力される。The eighth generator 81h receives the output signals CT0a, CT1a, and CT2a in the first NAND circuit 82, and outputs the output signal CT3 to the second NAND circuit 83.
a, CT4a, and CT5a are input.

【００７６】すなわち、第１の生成回路部８１ａは第２
のカウンタ回路７９がリセットされて、１５個目の出力
信号ＣＴ０ａが出力されたとき、パルス幅が出力信号Ｃ
Ｔ０ａと同じ１ショットのパルス信号ＰＳａを出力す
る。That is, the first generation circuit section 81a
Is reset and the fifteenth output signal CT0a is output, the pulse width of the output signal C
The one-shot pulse signal PSa that is the same as T0a is output.

【００７７】また、第２の生成回路部８１ｂは第２のカ
ウンタ回路７９がリセットされて、１６個目の出力信号
ＣＴ０ａが出力されたとき、パルス幅が出力信号ＣＴ０
ａと同じ１ショットのパルス信号ＰＳｂを出力する。Further, when the second counter circuit 79 is reset and the 16th output signal CT0a is output, the second generation circuit 81b changes the pulse width to the output signal CT0.
It outputs the same one-shot pulse signal PSb as a.

【００７８】同様に、第３の生成回路部８１ｃは１７個
目の出力信号ＣＴ０ａが出力されたとき、パルス信号Ｐ
Ｓｃを、第４の生成回路部８１ｄは１８個目の出力信号
ＣＴ０ａが出力されたとき、パルス信号ＰＳｄを出力す
る。Similarly, when the 17th output signal CT0a is output, the third generation circuit 81c outputs the pulse signal P
The fourth generation circuit 81d outputs a pulse signal PSd when the eighteenth output signal CT0a is output.

【００７９】また、第５の生成回路部８１ｅは６３個目
の出力信号ＣＴ０ａが出力されたとき、パルス信号ＰＳ
ｅを、第６の生成回路部８１ｆは６２個目の出力信号Ｃ
Ｔ０ａが出力されたとき、パルス信号ＰＳｆを出力す
る。さらに、第７の生成回路部８１ｇは６１個目の出力
信号ＣＴ０ａが出力されたとき、パルス信号ＰＳｇを、
第８の生成回路部８１ｈは６０個目の出力信号ＣＴ０ａ
が出力されたとき、パルス信号ＰＳｈを出力する。When the 63rd output signal CT0a is output, the fifth generation circuit 81e outputs the pulse signal PS.
e, the sixth generation circuit unit 81f outputs the 62nd output signal C
When T0a is output, a pulse signal PSf is output. Further, when the 61st output signal CT0a is output, the seventh generation circuit 81g outputs the pulse signal PSg,
The eighth generation circuit 81h outputs the 60th output signal CT0a.
Is output, the pulse signal PSh is output.

【００８０】そして、第１〜第４の生成回路部８１ａ〜
８１ｄの各パルス信号ＰＳａ〜ＰＳｄは第２のセレクタ
回路８７に出力される。一方、第５〜第８の生成回路部
８１ｅ〜８１ｈの各パルス信号ＰＳｅ〜ＰＳｈは第３の
セレクタ回路８８に出力される。The first to fourth generator circuits 81a to 81a
The respective pulse signals PSa to PSd of 81 d are output to the second selector circuit 87. On the other hand, the pulse signals PSe to PSh of the fifth to eighth generation circuit units 81e to 81h are output to the third selector circuit 88.

【００８１】第２のセレクタ回路８７はパルス信号ＰＳ
ａ〜ＰＳｄを入力し、そのいずれか１つを選択しその選
択した信号を終了信号ＰＥとして出力する。第３のセレ
クタ回路８８はパルス信号ＰＳｅ〜ＰＳｈを入力し、そ
のいずれか１つを選択しその選択した信号を開始信号Ｐ
Ｓとして出力する。The second selector circuit 87 outputs the pulse signal PS
a to PSd are input, any one of them is selected, and the selected signal is output as the end signal PE. The third selector circuit 88 receives the pulse signals PSe-PSh, selects any one of them, and outputs the selected signal to the start signal P
Output as S.

【００８２】第２及び第３のセレクタ回路８７，８８は
外部入力装置によってレジスタ５９ｂに設定された２ビ
ットのコード信号ｂ２，ｂ３に基づいてそれぞれパルス
信号ＰＳａ〜ＰＳｄ、ＰＳｅ〜ＰＳｈのなかから所望の
１つを選択させるようになっている。そして、本実施例
では、パルス信号ＰＳａが選択される時には、パルス信
号ＰＳｅが選択され、パルス信号ＰＳｂが選択される時
には、パルス信号ＰＳｆが選択される。また、パルス信
号ＰＳｃが選択される時には、パルス信号ＰＳｇが選択
され、パルス信号ＰＳｄが選択される時には、パルス信
号ＰＳｈが選択されるようにしている。The second and third selector circuits 87 and 88 are respectively selected from the pulse signals PSa to PSd and PSe to PSh based on the 2-bit code signals b2 and b3 set in the register 59b by the external input device. Is selected. In this embodiment, when the pulse signal PSa is selected, the pulse signal PSe is selected, and when the pulse signal PSb is selected, the pulse signal PSf is selected. When the pulse signal PSc is selected, the pulse signal PSg is selected, and when the pulse signal PSd is selected, the pulse signal PSh is selected.

【００８３】第２のセレクタ回路８７の終了信号ＰＥと
第３のセレクタ回路８８の開始信号ＰＳはそれぞれアン
ド回路８９，９０を介してフリップフロップ回路９１に
出力される。フリップフロップ回路９１は終了信号ＰＥ
をリセット側入力端子に入力し、セット側入力端子に開
始信号ＰＳを入力する。The end signal PE of the second selector circuit 87 and the start signal PS of the third selector circuit 88 are output to the flip-flop circuit 91 via AND circuits 89 and 90, respectively. The flip-flop circuit 91 outputs the end signal PE
Is input to the reset-side input terminal, and the start signal PS is input to the set-side input terminal.

【００８４】セット側及びリセット側のアンド回路８
９，９０はビットカウンタ９２に接続されている。ビッ
トカウンタ９２はデータフレームの各ビットが読み出さ
れる毎にカウント動作を行う。例えば、スタートビット
ＳＢのときは「０」、パリティビットＰのときには
「９」、ストップビットＳＴのときには「１０」といっ
たようにカウントする。そして、ビットカウンタ９２は
カウント値が「０」のとき、スタートビットＳＢが読み
出されるとき、リセット側のアンド回路９０にＨレベル
の信号を出力する。また、ビットカウンタ９２はカウン
ト値が「１０」のとき、ストップビットＳＴが読み出さ
れるとき、セット側のアンド回路８９にＨレベルの信号
を出力する。AND circuit 8 on set side and reset side
9 and 90 are connected to a bit counter 92. The bit counter 92 performs a counting operation every time each bit of the data frame is read. For example, the count is "0" for the start bit SB, "9" for the parity bit P, "10" for the stop bit ST, and so on. When the count value is “0” and the start bit SB is read, the bit counter 92 outputs an H-level signal to the AND circuit 90 on the reset side. When the count value is “10” and the stop bit ST is read, the bit counter 92 outputs an H-level signal to the AND circuit 89 on the set side.

【００８５】従って、ビットカウンタ９２がストップビ
ットＳＴをカウントしているときに第３のセレクタ回路
８８から開始信号ＰＳが出力されると、フリップフロッ
プ回路９１はセットされる。続いて、ビットカウンタ９
２がスタートビットＳＢをカウントしているときに第２
のセレクタ回路８７から終了信号ＰＥが出力されると、
フリップフロップ回路９１はリセットされる。Therefore, when the start signal PS is output from the third selector circuit 88 while the bit counter 92 is counting the stop bit ST, the flip-flop circuit 91 is set. Subsequently, the bit counter 9
When the second is counting the start bit SB, the second
When the end signal PE is output from the selector circuit 87 of
The flip-flop circuit 91 is reset.

【００８６】すなわち、図１５に示すようにフリップフ
ロップ回路９１はセット側入力端子に開始信号ＰＳを入
力するとＨレベルに立上り、リセット側入力端子に終了
信号ＰＥを入力するとＬレベルに立下る立下りエッジ許
可信号ＡＤを出力する。That is, as shown in FIG. 15, the flip-flop circuit 91 rises to the H level when the start signal PS is input to the set-side input terminal, and falls to the L level when the end signal PE is input to the reset-side input terminal. An edge enable signal AD is output.

【００８７】そして、パルス信号ＰＳａが終了信号Ｐ
Ｅ、パルス信号ＰＳｅが開始信号ＰＳの場合、６３個目
の出力信号ＣＴ０ａからカウントアップ後の新たな１５
個目の出力信号ＣＴ０ａが出力される間、Ｈレベルの立
下りエッジ許可信号ＡＤが出力される。Then, the pulse signal PSa is changed to the end signal P
E, when the pulse signal PSe is the start signal PS, a new 15 pulse after counting up from the 63rd output signal CT0a.
While the output signal CT0a is output, the H-level falling edge permission signal AD is output.

【００８８】また、パルス信号ＰＳｂが終了信号ＰＥ、
パルス信号ＰＳｆが開始信号ＰＳの場合、６２個目の出
力信号ＣＴ０ａからカウントアップ後の新たな１６個目
の出力信号ＣＴ０ａが出力される間、Ｈレベルの立下り
エッジ許可信号ＡＤが出力される。The pulse signal PSb is the end signal PE,
When the pulse signal PSf is the start signal PS, the H-level falling edge enable signal AD is output while the new 16th output signal CT0a after counting up is output from the 62nd output signal CT0a. .

【００８９】さらに、パルス信号ＰＳｃが終了信号Ｐ
Ｅ、パルス信号ＰＳｇが開始信号ＰＳの場合、６１個目
の出力信号ＣＴ０ａからカウントアップ後の新たな１７
個目の出力信号ＣＴ０ａが出力される間、Ｈレベルの立
下りエッジ許可信号ＡＤが出力される。Further, the pulse signal PSc is changed to the end signal P
E, when the pulse signal PSg is the start signal PS, a new 17 after counting up from the 61st output signal CT0a
While the output signal CT0a is output, the H-level falling edge permission signal AD is output.

【００９０】さらにまた、パルス信号ＰＳｄが終了信号
ＰＥ、パルス信号ＰＳｈが開始信号ＰＳの場合、６０個
目の出力信号ＣＴ０ａからカウントアップ後の新たな１
８個目の出力信号ＣＴ０ａが出力される間、Ｈレベルの
立下りエッジ許可信号ＡＤが出力される。Further, when the pulse signal PSd is the end signal PE and the pulse signal PSh is the start signal PS, a new 1 after counting up from the 60th output signal CT0a.
While the eighth output signal CT0a is output, the H-level falling edge permission signal AD is output.

【００９１】従って、第２、第３のセレクタ回路８７，
８８で選択された終了信号ＰＥと開始信号ＰＳによっ
て、４種類のタイミング及びパルスの幅が異なるＨレベ
ルの立下りエッジ許可信号ＡＤがフリップフロップ回路
９１から出力される。Therefore, the second and third selector circuits 87,
In response to the end signal PE and the start signal PS selected at 88, the flip-flop circuit 91 outputs an H-level falling edge enable signal AD having four types of timings and different pulse widths.

【００９２】そして、立下りエッジ許可信号ＡＤは前記
エッジ検出回路２０のエッジ検出回路部２０ａに設けた
アンド回路２２に出力される。従って、エッジ検出回路
部２０ａはＨレベルの立下りエッジ許可信号ＡＤがアン
ド回路２２に出力されている間だけ、受信データＤＩＮ
のスタートビット信号ＳＢの立下りエッジを検出するこ
とになる。The falling edge permission signal AD is output to the AND circuit 22 provided in the edge detection circuit section 20a of the edge detection circuit 20. Therefore, the edge detection circuit unit 20a receives the reception data DIN only while the H level falling edge permission signal AD is being output to the AND circuit 22.
Of the start bit signal SB is detected.

【００９３】次に上記のように構成したデータ伝送装置
におけるスタートビット検出装置の作用について説明す
る。いま、スタートビット検出装置は新たな受信データ
ＤＩＮを受信すると、エッジ検出回路２０にその新たな
データフレームの図１６に示すスタートビット信号ＳＢ
が最初に入力される。またこのとき、フリップフロップ
回路９１からＨレベルの立下りエッジ許可信号ＡＤが出
力されている。Next, the operation of the start bit detection device in the data transmission device configured as described above will be described. Now, when the start bit detecting device receives the new reception data DIN, the start bit signal SB of the new data frame shown in FIG.
Is entered first. At this time, the falling edge permission signal AD at the H level is output from the flip-flop circuit 91.

【００９４】エッジ検出回路２０の検出回路部２０ａは
スタートビット信号ＳＢがＬレベルへの立下りを、ナン
ド回路２２で検知し、同ナンド回路２２からＨレベルの
立下りエッジ信号ＳＤを出力する。The detection circuit section 20a of the edge detection circuit 20 detects the fall of the start bit signal SB to the L level by the NAND circuit 22, and outputs the H level falling edge signal SD from the NAND circuit 22.

【００９５】このＨレベルの立下りエッジ信号ＳＤは第
１のカウンタ回路３０に出力され、立下りエッジ信号Ｓ
Ｄとクロック信号φ２とで第１のカウンタ回路３０をリ
セットさせる。リセットされた第１のカウンタ回路３０
は再びクロックφ１に同期してカウント動作を続ける。The falling edge signal SD at the H level is output to the first counter circuit 30, and the falling edge signal S
The first counter circuit 30 is reset by D and the clock signal φ2. First counter circuit 30 reset
Resumes the count operation in synchronization with the clock φ1 again.

【００９６】第１のカウンタ回路３０はクロックφ１を
各分周比で分周した出力信号ＣＴ０〜ＣＴ５を立上り幅
信号生成回路５０に出力する。出力信号ＣＴ０がリセッ
トされてから６４個出力するまでの間に立上り幅信号生
成回路５０は出力信号ＣＴ１〜ＣＴ５に基づいて出力タ
イミング及びパルス幅の異なる４種類、即ち図１０に示
す第１〜第４の立上り幅検出信号Ｗａ〜Ｗｄを生成す
る。The first counter circuit 30 outputs to the rising width signal generation circuit 50 output signals CT0 to CT5 obtained by dividing the clock φ1 by the respective division ratios. During the period from when the output signal CT0 is reset to when 64 output signals are output, the rising width signal generation circuit 50 outputs four types of signals having different output timings and pulse widths based on the output signals CT1 to CT5, that is, the first to fourth signals shown in FIG. 4 rise width detection signals Wa to Wd.

【００９７】第１〜第４の立上り幅検出信号Ｗａ〜Ｗｄ
は第１のセレクタ回路５９に出力される。第１のセレク
タ回路５９は外部入力装置によってレジスタ５９ａに設
定された２ビットのコード信号ｂ０，ｂ１に基づいて第
１〜第４の立上り幅検出信号Ｗａ〜Ｗｄのなかから所望
の１つを選択する。例えば、第１の立上り幅検出信号Ｗ
ａを選択したとき、セレクタ回路５９は第１の立上り幅
検出信号Ｗａを立上り幅検出信号Ｗとして確定信号生成
回路６０に出力する。First to fourth rising width detection signals Wa to Wd
Is output to the first selector circuit 59. The first selector circuit 59 selects a desired one from the first to fourth rising width detection signals Wa to Wd based on the 2-bit code signals b0 and b1 set in the register 59a by an external input device. I do. For example, the first rising width detection signal W
When a is selected, the selector circuit 59 outputs the first rising width detection signal Wa as the rising width detection signal W to the confirmation signal generation circuit 60.

【００９８】一方、立上り幅検出信号Ｗが生成されてい
る間、前記エッジ検出回路２０の許可信号発生回路部２
０ｂには前記したＨレベルの立下りエッジ信号ＳＤが入
力される。許可信号発生回路部２０ｂは立下りエッジ信
号ＳＤに応答して、Ｌレベルの立上りエッジ許可信号Ａ
Ｕを検出回路部２０ａのノア回路２３に出力する。従っ
て、この状態で、検出回路部２０ａはスタービット信号
ＳＢの立上りを検出することが可能な状態となる。On the other hand, while the rising width detection signal W is being generated, the enable signal generation circuit 2 of the edge detection circuit 20
The falling edge signal SD at the H level is input to 0b. In response to the falling edge signal SD, the permission signal generation circuit 20b responds to the L level rising edge permission signal A
U is output to the NOR circuit 23 of the detection circuit section 20a. Therefore, in this state, the detection circuit section 20a is in a state where it can detect the rising of the star bit signal SB.

【００９９】やがて、スタービット信号ＳＢがＨレベル
に立上ると、検出回路部２０ａのノット回路２１からＬ
レベルの反転信号バーＤＩＮが出力され、検出回路部２
０ａのノア回路２３からＨレベルの立上りエッジ信号Ｓ
Ｕが出力される。Ｈレベルの立上りエッジ信号ＳＵは先
に発生した立下りエッジ信号ＳＤと同様に確定信号生成
回路６０に出力される。Then, when the star bit signal SB rises to the H level, the knot circuit 21 of the detection circuit section 20a switches to the L level.
The inverted level signal DIN is output and the detection circuit 2
0a from the NOR circuit 23 at the H level rising edge signal S
U is output. The high-level rising edge signal SU is output to the decision signal generation circuit 60 in the same manner as the previously generated falling edge signal SD.

【０１００】なお、Ｈレベルの立上りエッジ信号ＳＵの
発生に基づいて許可信号発生回路部２０ｂは立上りエッ
ジ信号ＳＵをＬレベルからＨレベルに保持する。従っ
て、立上りエッジ信号ＳＵがＨレベルに保持されている
間は、受信データＤＩＮに含まれたノイズによってＨレ
ベルに立上がる信号が出力されても、立上りエッジ信号
ＳＵとしてＨレベルの信号を出力することはない。The permission signal generation circuit section 20b holds the rising edge signal SU from L level to H level based on the generation of the H level rising edge signal SU. Therefore, while the rising edge signal SU is held at the H level, a signal of the H level is output as the rising edge signal SU even if a signal rising to the H level is output due to noise included in the received data DIN. Never.

【０１０１】確定信号生成回路６０は先に発生した立下
りエッジ信号ＳＤに基づいてナンド回路６６にＨレベル
の出力信号を出力している。ナンド回路６６は立下りエ
ッジ信号ＳＤの発生後、前記第１のセレクタ回路５９で
選択したＨレベルの立上り幅検出信号Ｗを入力し、前記
Ｈレベルの立上りエッジ信号ＳＵの入力を待つ。The decision signal generation circuit 60 outputs an H-level output signal to the NAND circuit 66 based on the previously generated falling edge signal SD. After the generation of the falling edge signal SD, the NAND circuit 66 inputs the H level rising width detection signal W selected by the first selector circuit 59 and waits for the input of the H level rising edge signal SU.

【０１０２】そして、Ｈレベルの立上り幅検出信号Ｗを
入力している間にＨレベルの立上りエッジ信号ＳＵが入
力されると、ナンド回路６６はＬレベルとなり、次段の
ノット回路６７を介してスタートビット信号ＳＢである
ことを確定するＨレベルの確定信号ＳＸを出力する。When the H-level rising edge signal SU is input while the H-level rising width detection signal W is being input, the NAND circuit 66 goes to the L level, and via the knot circuit 67 of the next stage. An H level determination signal SX for determining the start bit signal SB is output.

【０１０３】すなわち、確定信号ＳＸはＨレベルの立上
り幅検出信号Ｗを入力している間にＨレベルの立上りエ
ッジ信号ＳＵが出力されたときのみに発生する。従っ
て、Ｈレベルの立上り幅検出信号Ｗを利用しないで、Ｈ
レベルの立上りエッジ信号ＳＵのみで確定信号ＳＸを生
成する場合と相違して、エッジ検出回路２０からの出力
される信号に含まれたノイズによってＨレベルに立上が
る信号が出力されても、これを立上りエッジ信号ＳＵと
して判断する確率は非常に小さくすることができる。That is, the decision signal SX is generated only when the H level rising edge signal SU is output while the H level rising width detection signal W is being input. Therefore, H level rise width detection signal W is not used,
Unlike the case where the decision signal SX is generated only by the rising edge signal SU of the level, even if the signal rising to the H level is output due to the noise included in the signal output from the edge detection circuit 20, this is not changed. The probability of determining as the rising edge signal SU can be made very small.

【０１０４】しかも、外部入力装置によって２ビットの
コード信号ｂ０，ｂ１をレジスタ５９ａに適宜設定する
だけで、出力タイミング及びパルス幅の異なる４種類の
立上り幅検出信号Ｗを第１のセレクタ回路５９から得る
ことができる。従って、立上りエッジ信号ＳＵ、即ちス
タートビット信号ＳＢの立上り検出のノイズガード期間
を適宜変更することができる。その結果、当該データ伝
送装置のシステムに適したノイズガード期間が簡単に設
定することができる。Further, only by appropriately setting the 2-bit code signals b0 and b1 in the register 59a by the external input device, four types of rising edge detection signals W having different output timings and pulse widths can be output from the first selector circuit 59. Obtainable. Therefore, the noise guard period for detecting the rising edge signal SU, that is, the rising edge of the start bit signal SB can be changed as appropriate. As a result, a noise guard period suitable for the system of the data transmission device can be easily set.

【０１０５】そして、Ｈレベルの立上りエッジ信号ＳＵ
又は立上り幅検出信号Ｗが消失すると、Ｈレベルの確定
信号ＳＸも消失する。また、確定信号生成回路６０は立
上り幅信号生成回路５０のカウントアップ検出回路部５
０ａからのカウントアップ信号ＣＵを入力し、次の確定
信号ＳＸの生成動作を待つ。Then, the high-level rising edge signal SU
Alternatively, when the rising width detection signal W disappears, the H level determination signal SX also disappears. Further, the fixed signal generation circuit 60 is provided in the count-up detection circuit section 5 of the rising width signal generation circuit 50.
Input the count-up signal CU from 0a and wait for the next generation operation of the decision signal SX.

【０１０６】確定信号ＳＸは図示しない中央処理装置
（ＣＰＵ）に出力され、その中央処理装置はこの確定信
号ＳＸからスタートビット信号ＳＢの後に続く各ビット
信号に基づいて１フレームのデータ解析を行うために使
用さる。The determination signal SX is output to a central processing unit (CPU) (not shown). The central processing unit performs one frame of data analysis based on each bit signal following the start bit signal SB from the determination signal SX. Used for

【０１０７】また、確定信号ＳＸはリセット信号生成回
路７０に出力される。リセット信号生成回路７０はＨレ
ベルの確定信号ＳＸを入力すると、図１２に示すように
フリップフロップ回路７１は反転動作し、リセット側出
力端子はＨレベルとなる。このＨレベルはクロック信号
φ１に同期してラッチ回路７４にて保持される。そし
て、ラッチ回路７４はアンド回路７５にＨレベルの信号
を出力する。やがてアンド回路７５にＨレベルのカウン
トアップ信号ＣＵが入力されると、同アンド回路７５は
Ｈレベルのカウンタリセット信号Ｒを出力する。Further, the decision signal SX is output to the reset signal generation circuit 70. When the reset signal generation circuit 70 receives the H-level decision signal SX, the flip-flop circuit 71 performs an inversion operation as shown in FIG. 12, and the reset-side output terminal goes high. This H level is held by the latch circuit 74 in synchronization with the clock signal φ1. Then, the latch circuit 74 outputs an H-level signal to the AND circuit 75. When the H-level count-up signal CU is input to the AND circuit 75, the AND circuit 75 outputs an H-level counter reset signal R.

【０１０８】やがて、カウントアップ検出回路部５０ａ
からのカウントアップ信号ＣＵが入力されると、Ｈレベ
ルのカウンタリセット信号Ｒは消失し次の新たな確定信
号ＳＸを待つ。Eventually, the count-up detection circuit 50a
, The counter reset signal R at the H level disappears and waits for the next new decision signal SX.

【０１０９】Ｈレベルのカウンタリセット信号Ｒは第２
のカウンタ回路７９に出力される。第２のカウンタ回路
７９はこのカウンタリセット信号Ｒにてリセットされ
る。リセットされた第２のカウンタ回路７９は再びクロ
ックφ１に同期してカウント動作を続ける。The H level counter reset signal R is
Is output to the counter circuit 79. The second counter circuit 79 is reset by the counter reset signal R. The reset second counter circuit 79 continues counting operation again in synchronization with the clock φ1.

【０１１０】第２のカウンタ回路７９はクロックφ１を
各分周比で分周した出力信号ＣＴ０ａ〜ＣＴ５ａを立下
り幅信号生成回路８０に出力する。出力信号ＣＴ０ａが
リセットされてから６４個出力するまでの間に立下り幅
信号生成回路８０は出力信号ＣＴ０ａ〜ＣＴ５ａ，バー
ＣＴ０ａ〜ＣＴ５ａに基づいて出力タイミングの異なる
８種類、即ち図１３に示すパルス信号ＰＳａ〜ＰＳｈを
生成する。The second counter circuit 79 outputs, to the falling width signal generation circuit 80, output signals CT0a to CT5a obtained by dividing the clock φ1 by the respective division ratios. During the period from when the output signal CT0a is reset to when 64 output signals are output, the falling width signal generation circuit 80 outputs eight types having different output timings based on the output signals CT0a to CT5a and the bars CT0a to CT5a, that is, the pulses shown in FIG. The signals PSa to PSh are generated.

【０１１１】そして、パルス信号ＰＳａ〜ＰＳｄは第２
のセレクタ回路８７に入力される。パルス信号ＰＳｅ〜
ＰＳｈは第３のセレクタ回路８８に入力される。第２の
セレクタ回路８７は外部入力装置によってレジスタ５９
ｂに設定された２ビットのコード信号ｂ２，ｂ３に基づ
いてパルス信号ＰＳａ〜ＰＳｄのなかから所望の１つを
選択する。第３のセレクタ回路８８は同じくレジスタ５
９ｂに設定されたコード信号ｂ２，ｂ３に基づいてパル
ス信号ＰＳｅ〜ＰＳｈのなかから所望の１つを選択す
る。The pulse signals PSa to PSd are the second
Is input to the selector circuit 87. Pulse signal PSe ~
PSh is input to the third selector circuit 88. The second selector circuit 87 is connected to a register 59 by an external input device.
A desired one is selected from the pulse signals PSa to PSd based on the 2-bit code signals b2 and b3 set to b. The third selector circuit 88 also has a register 5
A desired one is selected from the pulse signals PSe to PSh based on the code signals b2 and b3 set to 9b.

【０１１２】そして、パルス信号ＰＳａとパルス信号Ｐ
Ｓｅが選択されると、パルス信号ＰＳａを終了信号Ｐ
Ｅ、パルス信号ＰＳｅを開始信号ＰＳとして各セレクタ
８７，８８はそれぞれのアンド回路８９，９０に出力す
る。最初にパルス信号ＰＳｅの開始信号ＰＳがアンド回
路９０に出力されたのち、パルス信号ＰＳａを終了信号
ＰＥがアンド回路８９に出力される。Then, the pulse signal PSa and the pulse signal P
When Se is selected, the pulse signal PSa is changed to the end signal P
E, the selectors 87 and 88 output the pulse signal PSe to the respective AND circuits 89 and 90 as the start signal PS. After the start signal PS of the pulse signal PSe is output to the AND circuit 90, the end signal PE of the pulse signal PSa is output to the AND circuit 89.

【０１１３】この時、スタートビット信号ＳＢ、即ち立
下りエッジ信号ＳＤにてリセットされた第１のカウンタ
回路３０はカウントアップし、カウントアップ信号ＣＵ
が出力されてる。従って、ビットカウンタ９２は少なく
ともこの時点ではカウント値は「１」となって、スター
トビットＳＢをカウントしていない。その結果、パルス
信号ＰＳｅの開始信号ＰＳ及びパルス信号ＰＳａの終了
信号ＰＥはフリップフロップ回路９１に出力されない。
そして、この時点では立下りエッジ許可信号ＡＤはＬレ
ベルの状態となっている。At this time, the first counter circuit 30 reset by the start bit signal SB, that is, the falling edge signal SD, counts up and the count-up signal CU.
Is output. Accordingly, the count value of the bit counter 92 is "1" at least at this point, and the bit counter 92 does not count the start bit SB. As a result, the start signal PS of the pulse signal PSe and the end signal PE of the pulse signal PSa are not output to the flip-flop circuit 91.
At this time, the falling edge permission signal AD is at the L level.

【０１１４】従って、第２のカウンタ回路７９が出力信
号ＣＴ０ａを６４個出力してカウントアップする毎に開
始信号ＰＳ及び終了信号ＰＥが生成するがフリップフロ
ップ回路９１に出力されない。やがて、当該データフレ
ームのストップビットＳＴが入力されると、ビットカウ
ンタ９２のカウント値は「１０」となり、アンド回路８
９にＨレベルの信号を出力する。Therefore, every time the second counter circuit 79 outputs 64 output signals CT0a and counts up, the start signal PS and the end signal PE are generated, but are not output to the flip-flop circuit 91. Eventually, when the stop bit ST of the data frame is input, the count value of the bit counter 92 becomes “10”, and the AND circuit 8
9 to output an H-level signal.

【０１１５】そして、まず第３のセレクタ回路８８から
パルス信号ＰＳｅの開始信号ＰＳが出力されると、フリ
ップフロップ回路９１はセットされＨレベルの立下りエ
ッジ許可信号ＡＤを出力することになる。この立下りエ
ッジ許可信号ＡＤはエッジ検出回路２０に設けた検出回
路部２０ａのアンド回路２２に出力される。従って、検
出回路部２０ａのアンド回路２２はこの時点から次の新
たなデータフレームのイタートビット信号ＳＢの立下り
検出が可能な状態になる。When the start signal PS of the pulse signal PSe is output from the third selector circuit 88, the flip-flop circuit 91 is set and outputs the falling edge permission signal AD at H level. The falling edge permission signal AD is output to the AND circuit 22 of the detection circuit section 20a provided in the edge detection circuit 20. Accordingly, the AND circuit 22 of the detection circuit section 20a is in a state where the falling of the interrupt bit signal SB of the next new data frame can be detected from this point.

【０１１６】そして、データフレームがストップビット
ＳＴが入力された後、ビットカウンタ９２のカウント値
は「０」となると、アンド回路９０にＨレベルの信号を
出力する。第２のセレクタ回路８７からカウントアップ
後に生成されたパルス信号ＰＳａの終了信号ＰＥが出力
されると、フリップフロップ回路９１はリセットされ、
立下りエッジ許可信号ＡＤはＬレベルとなる。When the stop value ST of the data frame is input and the count value of the bit counter 92 becomes "0", an H-level signal is output to the AND circuit 90. When the end signal PE of the pulse signal PSa generated after counting up is output from the second selector circuit 87, the flip-flop circuit 91 is reset,
The falling edge permission signal AD becomes L level.

【０１１７】すなわち、検出回路部２０ａのアンド回路
２２は立下りエッジ許可信号ＡＤがＨレベルにある間の
み、即ちデータフレームのスタートビット信号ＳＢを入
力するときのみに、立下り検出が可能になっている。That is, the AND circuit 22 of the detection circuit section 20a can detect the falling edge only while the falling edge permission signal AD is at the H level, that is, only when the start bit signal SB of the data frame is input. ing.

【０１１８】従って、立下りエッジ許可信号ＡＤを利用
しないで、スタートビット信号ＳＢの立下りを検出する
場合に比べて、エッジ検出回路２０に入力される受信デ
ータ中に含まれるノイズによってＬレベルに立下がる信
号が出力されても、これを立下りエッジ信号ＳＤとして
判断する確率は非常に小さくすることができる。しか
も、データフレームのスタートビット信号ＳＢを入力す
るときのみに、立下り検出が可能になので、さらに精度
の高い検出が可能となる。Therefore, as compared with the case where the falling edge of start bit signal SB is detected without using falling edge permission signal AD, noise included in the received data input to edge detection circuit 20 causes L level to fall. Even if a falling signal is output, the probability of determining this as a falling edge signal SD can be made very small. In addition, since falling detection is possible only when the start bit signal SB of the data frame is input, detection with higher accuracy is possible.

【０１１９】さらに、外部入力装置によって２ビットの
コード信号ｂ２，ｂ３をレジスタ５９ｂに適宜設定する
だけで、出力タイミングの異なる８種類のパルス信号Ｐ
Ｓａ〜ＰＳｈを第２，第３のセレクタ回路８７，８８か
ら得ることができる。従って、４種類の出力タイミング
及びパルス幅の異なる立下りエッジ許可信号ＡＤを選択
することができ、立下りエッジ信号ＳＤ、即ちスタート
ビット信号ＳＢの立下り検出のノイズガード期間を適宜
変更することができる。その結果、当該データ伝送装置
のシステムに適したスタートビット信号ＳＢの立下り検
出のノイズガード期間が簡単に設定することができる。Further, only by appropriately setting the 2-bit code signals b2 and b3 in the register 59b by an external input device, eight types of pulse signals P having different output timings can be obtained.
Sa to PSh can be obtained from the second and third selector circuits 87 and 88. Therefore, four types of output timings and falling edge enable signals AD having different pulse widths can be selected, and the falling edge signal SD, that is, the noise guard period for detecting the falling of the start bit signal SB can be appropriately changed. it can. As a result, it is possible to easily set the noise guard period for detecting the fall of the start bit signal SB suitable for the system of the data transmission device.

【０１２０】そして、以後同様な動作を繰り返しその時
々のデータフレームのスタートビット信号ＳＢの立下り
及び立上りを検出して確定信号ＳＸを出力する。以上詳
述したように、本実施例によればスタートビット信号Ｓ
Ｂの立下り検出の期間を決定する立下りエッジ許可信号
ＡＤの出力タイミング及び出力期間を適宜変更すること
ができる。また、スタートビット信号ＳＢの立上り検出
の期間を決定する立上り幅検出信号Ｗの出力タイミング
及び出力期間を適宜変更することができる。Thereafter, the same operation is repeated to detect the falling and rising of the start bit signal SB of the data frame at each time, and to output the decision signal SX. As described in detail above, according to the present embodiment, the start bit signal S
The output timing and output period of the falling edge permission signal AD that determines the period for detecting the falling edge of B can be changed as appropriate. Further, the output timing and the output period of the rising width detection signal W for determining the period of the rising detection of the start bit signal SB can be appropriately changed.

【０１２１】従って、当該データ伝送装置のシステムに
適したスタートビット信号ＳＢの立下り及び立上り検出
のノイズガード期間が簡単に設定することができる。種
々異なるデータ伝送装置のシステムにも対応することが
できる。Therefore, it is possible to easily set the noise guard period for detecting the fall and rise of the start bit signal SB suitable for the system of the data transmission device. Various data transmission device systems can be supported.

【０１２２】また、本実施例では、立上り幅検出信号Ｗ
を生成する場合、第１のカウンタ回路３０の各出力信号
ＣＴ０〜ＣＴ５を使用している。そして、このカウンタ
回路３０を常にスタートビット信号ＳＢの立下り（立下
りエッジ信号ＳＤ）に応答してリセットさせるようにし
た。従って、第１のカウンタ回路３０は常にスタートビ
ット信号ＳＢの立下りを基準としてカウント動作される
ことになる。その結果、スタートビット信号ＳＢ立下り
と常に同期のとれた各種の立上り幅検出信号Ｗを生成す
ることができ、精度の高いスタートビット信号ＳＢの立
上り検出を行うことができる。In the present embodiment, the rising width detection signal W
Is generated, the output signals CT0 to CT5 of the first counter circuit 30 are used. Then, the counter circuit 30 is always reset in response to the fall of the start bit signal SB (falling edge signal SD). Therefore, the first counter circuit 30 always counts on the basis of the fall of the start bit signal SB. As a result, various rising width detection signals W that are always synchronized with the falling of the start bit signal SB can be generated, and the rising of the start bit signal SB can be detected with high accuracy.

【０１２３】さらに、立下りエッジ許可信号ＡＤを生成
する場合、第２のカウンタ回路７９の各出力信号ＣＴ０
ａ〜ＣＴ５ａを使用している。そして、このカウンタ回
路７９を常に確定信号ＳＸ（立上りエッジ信号ＳＵ）に
基づいて生成されたリセット信号生成回路７０からのリ
セット信号Ｒに応答してリセットさせるようにした。従
って、第２のカウンタ回路７９は常にリセット信号Ｒ
（確定信号ＳＸ）を基準としてカウント動作されること
になる。その結果、スタートビット信号ＳＢ立上りと常
に同期のとれた各種の立下りエッジ許可信号ＡＤを生成
することができ、精度の高いスタートビット信号ＳＢの
立下り検出を行うことができる。Further, when generating the falling edge permission signal AD, each output signal CT0 of the second counter circuit 79 is generated.
a to CT5a are used. Then, the counter circuit 79 is always reset in response to the reset signal R from the reset signal generation circuit 70 generated based on the determination signal SX (rising edge signal SU). Therefore, the second counter circuit 79 always outputs the reset signal R
The counting operation is performed based on the (determination signal SX). As a result, various falling edge permission signals AD always synchronized with the rising of the start bit signal SB can be generated, and the falling of the start bit signal SB can be detected with high accuracy.

【０１２４】なお、本発明は前記実施例に限定されるも
のではなく以下の態様で実施してもよい。 （１）前記実施例では立上り幅信号生成回路５０におい
て４種類の立上り幅検出信号Ｗを生成するための第１〜
第４の立上り幅検出信号Ｗａ〜Ｗｄを生成したが、実施
例とは異なる出力タイミング及び出力期間の異なる第１
〜第４の立上り幅検出信号Ｗａ〜Ｗｄを生成するように
してもよい。勿論、４種類に限定されるものではなく、
適宜の数に変更して実施してもよい。The present invention is not limited to the above embodiment, but may be implemented in the following modes. (1) In the above-described embodiment, the first to fourth rising edge detection signals W are generated by the rising edge signal generation circuit 50.
Although the fourth rising width detection signals Wa to Wd have been generated, the first rising timing detection signals Wa to Wd have different output timings and output periods from the first embodiment.
To fourth rising width detection signals Wa to Wd may be generated. Of course, it is not limited to four types,
The number may be changed to an appropriate number.

【０１２５】また、立上り幅検出信号Ｗを生成するため
の回路は、出力タイミング及び出力期間の異なる信号が
生成されるものであればよく、例えば前記立下りエッジ
許可信号ＡＤを生成する立下り幅信号生成回路８０、第
２及び第３のセレクタ回路８７，８８及びフリップフロ
ップ回路９１のような回路で構成してもよい。 （２）立下り幅信号生成回路８０、第２及び第３のセレ
クタ回路８７，８８及びフリップフロップ回路９１によ
って、４種類の立下りエッジ許可信号ＡＤを生成した
が、実施例とは異なる出力タイミング及び出力期間の異
なる立下りエッジ許可信号ＡＤを生成するようにしても
よい。勿論、４種類に限定されるものではなく、適宜の
数に変更して実施してもよい。The circuit for generating the rising width detection signal W may be any circuit that can generate signals having different output timings and output periods. For example, a falling width for generating the falling edge permission signal AD may be used. A circuit such as the signal generation circuit 80, the second and third selector circuits 87 and 88, and the flip-flop circuit 91 may be used. (2) Four types of falling edge permission signals AD are generated by the falling width signal generation circuit 80, the second and third selector circuits 87 and 88, and the flip-flop circuit 91, but the output timing is different from that of the embodiment. Alternatively, a falling edge permission signal AD having a different output period may be generated. Of course, the present invention is not limited to the four types, and may be changed to an appropriate number.

【０１２６】また、立下りエッジ許可信号ＡＤの生成回
路は、出力タイミング及び出力期間の異なる信号が生成
されるものであればよく、例えば立上り幅生成信号生成
回路５０のような回路で構成してもよい。 （３）立上り幅検出信号Ｗ及び立下りエッジ許可信号Ａ
Ｄを選択するために、それぞれレジスタ５９ａ，５９ｂ
を設けたが、これを１つのレジスタにして実施してもよ
い。Further, the circuit for generating the falling edge permission signal AD may be any circuit that can generate signals having different output timings and output periods. For example, the circuit may be configured as a rising width generation signal generation circuit 50. Is also good. (3) Rising width detection signal W and falling edge permission signal A
To select D, registers 59a, 59b
Is provided, but this may be implemented as one register.

【０１２７】[0127]

【発明の効果】以上詳述したように、本発明によれば、
スタートビット信号のノイズガード期間を適宜変更で
き、種々のデータ伝送システムに対応することができる
優れた効果がある。As described in detail above, according to the present invention,
There is an excellent effect that the noise guard period of the start bit signal can be changed as appropriate, and it is possible to cope with various data transmission systems.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図２】本発明の一実施例を示すスタートビット検出回
路の一部ブロック図である。FIG. 2 is a partial block diagram of a start bit detection circuit showing one embodiment of the present invention.

【図３】スタートビット検出回路の一部ブロック回路図
である。FIG. 3 is a partial block circuit diagram of a start bit detection circuit.

【図４】エッジ検出回路における検出回路部のブロック
図である。FIG. 4 is a block diagram of a detection circuit unit in the edge detection circuit.

【図５】エッジ検出回路における許可信号発生回路部の
ブロック図である。FIG. 5 is a block diagram of a permission signal generation circuit section in the edge detection circuit.

【図６】エッジ検出回路のタイムチャート図である。FIG. 6 is a time chart of the edge detection circuit.

【図７】第１のカウンタ回路のブロック図である。FIG. 7 is a block diagram of a first counter circuit.

【図８】第１のカウンタ回路のタイミングチャート図で
ある。FIG. 8 is a timing chart of the first counter circuit.

【図９】立上り幅信号生成回路のブロック図である。FIG. 9 is a block diagram of a rising width signal generation circuit.

【図１０】立上り幅信号生成回路のタイミングチャート
図である。FIG. 10 is a timing chart of a rising width signal generation circuit.

【図１１】確定信号生成回路のブロック図である。FIG. 11 is a block diagram of a decision signal generation circuit.

【図１２】リセット信号生成回路のブロック図である。FIG. 12 is a block diagram of a reset signal generation circuit.

【図１３】立下り幅信号生成回路のブロック図である。FIG. 13 is a block diagram of a falling width signal generation circuit.

【図１４】立下り幅信号生成回路のタイミングチャート
図である。FIG. 14 is a timing chart of the falling width signal generation circuit.

【図１５】フリップフロップ回路のタイムチャート図で
ある。FIG. 15 is a time chart of the flip-flop circuit.

【図１６】データフレームを示すデータフレーム構成図
である。FIG. 16 is a data frame configuration diagram showing a data frame.

【図１７】スタートビット信号の波形図である。FIG. 17 is a waveform diagram of a start bit signal.

【符号の説明】[Explanation of symbols]

１ 第１のエッジ検出回路 ２ 第２のエッジ検出回路 ３ 第１の検出期間設定回路 ４ 第２の検出期間設定回路 ５ 確定回路 ＤＩＮ 受信データ ＳＤ，ＳＵ エッジ信号 ＳＸ 確定信号 DESCRIPTION OF SYMBOLS 1 1st edge detection circuit 2 2nd edge detection circuit 3 1st detection period setting circuit 4 2nd detection period setting circuit 5 determination circuit DIN reception data SD, SU edge signal SX determination signal

フロントページの続き (56)参考文献 特開 平１−122228（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/04 H04L 25/40 Continuation of front page (56) References JP-A-1-122228 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04L 7/04 H04L 25/40

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 先頭ビットにその先頭を示すデータを記
録したスタートビットを含む複数ビットから構成される
データフレームを入力し、そのスタートビットの先頭を
示すデータに基づいて発生する反転信号と、その反転
後、元の状態に復帰する反転復帰信号とを検出してデー
タフレーム中のスタートビットの入力を検出するデータ
伝送装置におけるスタートビット検出装置において、 反転信号を検出する第１のエッジ検出回路（１）と、 反転復帰信号を検出する第２のエッジ検出回路（２）
と、 反転信号が発生する前後の一定期間を複数種類用意し、
その複数種類の期間の中から１つの期間を選択し、その
選択した期間だけ第１のエッジ検出回路の（１）検出動
作を可能にする第１の検出期間設定回路（３）と、 反転復帰信号が発生する前後の一定期間を複数種類用意
し、その複数種類の期間の中から１つの期間を選択し、
その選択期間だけ第２のエッジ検出回路（２）の検出動
作を可能にする第２の検出期間設定回路（４）と、 第１のエッジ検出回路（１）からのエッジ信号（ＳＤ）
と第２のエッジ検出回路（２）からのエッジ信号（Ｓ
Ｕ）を入力したとき、当該データフレーム中のスタート
ビットの入力を確定する確定回路（５）とを設けたこと
を特徴とするデータ伝送装置におけるスタートビット検
出装置。1. A data frame comprising a plurality of bits including a start bit in which data indicating the start is recorded in a start bit, an inverted signal generated based on the data indicating the start of the start bit, and an inverted signal In a start bit detection device in a data transmission device for detecting an input of a start bit in a data frame by detecting an inverted return signal that returns to an original state after the inversion, a first edge detection circuit for detecting an inverted signal ( 1) and a second edge detection circuit (2) for detecting an inversion return signal
And several types of fixed periods before and after the inversion signal is generated,
A first detection period setting circuit (3) for selecting one period from the plurality of types of periods and enabling the (1) detection operation of the first edge detection circuit only during the selected period; A plurality of types of fixed periods before and after the signal is generated are prepared, and one period is selected from the plurality of types of periods,
A second detection period setting circuit (4) for enabling the detection operation of the second edge detection circuit (2) during the selection period; and an edge signal (SD) from the first edge detection circuit (1).
And the edge signal (S) from the second edge detection circuit (2).
A start bit detection device in a data transmission device, comprising: a determination circuit (5) for determining the input of a start bit in the data frame when U) is input. 【請求項２】 第１の検出期間設定回路（３）は、確定
回路（５）からの確定信号（ＳＸ）に基づいてリセット
されるビットカウンタ回路（７９）と、ビットカウンタ
回路（７９）の各ビットから出力される出力信号（ＣＴ
０ａ〜ＣＴ５ａ）に基づいて出力タイミング及びパルス
幅の異なる複数種類の反転検出信号（ＡＤ）を生成し、
その複数種類の反転復帰検出信号（Ｗａ〜Ｗｄ）の中か
ら１つを選択する第１の信号生成回路（８０，８７，８
８，９１）とからなり、 第２の検出期間設定回路（４）は、第１のエッジ検出回
路（１）からのエッジ検出信号（ＳＤ）に基づいてリセ
ットされるビットカウンタ回路（３０）と、ビットカウ
ンタ回路（３０）の各ビットから出力される出力信号
（ＣＴ０〜ＣＴ５）に基づいて出力タイミング及びパル
ス幅の異なる複数種類の反転復帰検出信号（Ｗａ〜Ｗ
ｄ）を生成し、その複数種類の反転復帰検出信号（Ｗａ
〜Ｗｄ）の中から１つを選択する第２の信号生成回路
（５０，５９）とから構成したことを特徴とする請求項
１に記載のデータ伝送装置におけるスタートビット検出
装置。2. A first detection period setting circuit (3) comprising: a bit counter circuit (79) that is reset based on a determination signal (SX) from a determination circuit (5); An output signal (CT) output from each bit
0a to CT5a) to generate a plurality of types of inversion detection signals (AD) having different output timings and pulse widths,
A first signal generation circuit (80, 87, 8) for selecting one from the plurality of types of inversion return detection signals (Wa to Wd)
8, 91). The second detection period setting circuit (4) includes a bit counter circuit (30) reset based on an edge detection signal (SD) from the first edge detection circuit (1). , A plurality of types of inversion recovery detection signals (Wa to W) having different output timings and pulse widths based on output signals (CT0 to CT5) output from each bit of the bit counter circuit (30).
d), and generates a plurality of types of inverted return detection signals (Wa).
2. The start bit detecting device in the data transmission device according to claim 1, further comprising a second signal generation circuit that selects one of the start signal and the second signal generation circuit. 4.