JP3014868B2 - Start bit detection device in data transmission device - Google Patents
Start bit detection device in data transmission deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は各データフレームの先頭
ビットにそれぞれスタートビットを設け、そのスタート
ビットを検出してデータ授受の同期等をとるようにした
伝送プロトコルのデータ伝送装置に係り、詳しくはその
スタートビットを検出するスタートビット検出装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission apparatus of a transmission protocol in which a start bit is provided at the head bit of each data frame, and the start bit is detected to synchronize data transfer. Relates to a start bit detection device for detecting the start bit.
【0002】ホームバスシステム規格等のようなデータ
伝送方式においては、データフレームの先頭ビットに設
けたスタートビットを検出してデータフレーム中のデー
タを読み取る際の同期をとるようにしている。従って、
このスタートビットを検出するにあたってはノイズを拾
うことなく高精度に検出する必要がある。2. Description of the Related Art In a data transmission system such as a home bus system standard, a start bit provided at the first bit of a data frame is detected to synchronize when reading data in the data frame. Therefore,
In detecting the start bit, it is necessary to detect the start bit with high accuracy without picking up noise.
【0003】[0003]
【従来の技術】従来、ホームバスシステム規格等のよう
なデータ伝送方式においては、その制御信号のデータフ
レームは図16に示すフォーマットで構成されている。
各キャラクタは11ビットで構成されている。そして、
先頭ビットには当該データフレームの先頭を示すスター
トビットSBが割当てられ、最終ビットには当該データ
フレームの終了を示すストップビットSTが割当てられ
ている。スタートビットSBとストップビットSTの間
の9ビットに各種データD0〜D7とパリティビットP
Bが割当てられている。2. Description of the Related Art Conventionally, in a data transmission system such as a home bus system standard, a data frame of a control signal has a format shown in FIG.
Each character is composed of 11 bits. And
A start bit SB indicating the head of the data frame is assigned to the first bit, and a stop bit ST indicating the end of the data frame is assigned to the last bit. Various data D0 to D7 and a parity bit P are added to 9 bits between the start bit SB and the stop bit ST.
B has been assigned.
【0004】スタートビットSBは受信端末が1データ
フレームの制御信号を入力される時、最初に読み取られ
当該データフレームの各ビット(スタートビットSBの
後に続く各ビット)のデータ読み取り際の同期信号とし
て利用される。そして、この読み出されるスタートビッ
ト(以下、スタートビット信号という)SBはLレベル
の信号となるように予め設定されている。なお、ホーム
バスシステム規格では転送レートを9600bpsとし
ていることから、1ビットについて104μsecとな
り、11ビットで1.1msec(≒11ビット×10
4μsec)となる。The start bit SB is read first when the receiving terminal receives a control signal of one data frame, and is used as a synchronization signal for reading data of each bit of the data frame (each bit following the start bit SB). Used. The read start bit (hereinafter referred to as a start bit signal) SB is set in advance to be an L level signal. In the home bus system standard, the transfer rate is 9600 bps, so that 1 bit is 104 μsec, and 11 bits is 1.1 msec (≒ 11 bits × 10 bits).
4 μsec).
【0005】従って、104μsecで読み出されるス
タートビット信号SBの波形は図17に示すようにHレ
ベルからLレベルに立下り(反転)、再びHレベルに立
上る(反転復帰した)波形となる。Accordingly, the waveform of the start bit signal SB read out at 104 μsec falls from the H level to the L level (inverted) and rises to the H level again (inverted and returned) as shown in FIG.
【0006】受信端末はこのスタートビット信号SBを
以下のようにして検出しスタートビット信号SBである
ことを確定する。すなわち、受信端末はスタートビット
信号SBのHレベルからLレベルへの立下りを検出し、
続いてLレベルからHレベルへの立上りを検出して当該
スタートビット信号SBが出力されたことでスタートビ
ット信号SBであることを確定する。[0006] The receiving terminal detects this start bit signal SB as follows and determines that it is the start bit signal SB. That is, the receiving terminal detects the fall from H level start bit signal SB to L level,
Subsequently , a rise from the L level to the H level is detected, and the start bit signal SB is output to determine that the start bit signal SB is present.
【0007】この時、受信端末はスタートビット信号S
Bの立下りと立上りを検出する期間(ガード期間)を予
め設定し、そのガード期間中に検出し、それ以外は検出
しないようにしている。詳述すると、スタートビット信
号SBが立下るであろう期間と立上るであろう期間を予
め特定しその期間に図17に示すようにHレベルの立下
がりエッジ許可信号ADと立上り幅検出信号Wを出力す
る。そして、エッジ許可信号ADが出力されている間に
HレベルからLレベルに立下った信号(反転信号)を、
幅検出信号Wが出力されている間にLレベルからHレベ
ルに立上った信号(反転復帰信号)を検出したとき、ス
タートビット信号SBであることを検出する。At this time, the receiving terminal transmits a start bit signal S
A period (guard period) for detecting the fall and rise of B is set in advance, and the detection is performed during the guard period, and the other periods are not detected. More specifically, a period in which the start bit signal SB will fall and a period in which the start bit signal SB will rise are specified in advance, and during that period, the falling edge enable signal AD and the rising width detection signal W at the H level as shown in FIG. Is output. Then, a signal (inverted signal) that has fallen from the H level to the L level while the edge permission signal AD is being output is:
When a signal (inversion return signal) that rises from the L level to the H level while the width detection signal W is being output is detected, the start bit signal SB is detected.
【0008】これは、受信端末が受信する信号にひげの
ような短いパルスや逆に長いパルスがノイズとして含ま
れているとき、このパルスを検出してスタートビット信
号SBとして確定しないようにしてスタートビット信号
SBをより高精度に検出するためである。This is because when a signal received by the receiving terminal includes a short pulse such as a whisker or a long pulse as a noise, the pulse is detected so as not to be determined as the start bit signal SB. This is for detecting the bit signal SB with higher accuracy.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、従来の
端末装置においては、立下がりエッジ許可信号AD及び
立上り幅検出信号Wが出力されている期間は予め特定さ
れ固定されていた。すなわち、ノイズ除去機能は除去す
る条件及び範囲は固定されていた。However, in the conventional terminal device, the period during which the falling edge permission signal AD and the rising width detection signal W are output has been specified and fixed in advance. That is, the condition and range for removing the noise removing function are fixed.
【0010】従って、システムにおいては、より厳しく
ノイズをガードしたい場合や、反対にガードを緩和した
り、すこしガート期間をずらしたい場合に対応すること
ができない問題があった。Therefore, the system has a problem that it is impossible to cope with a case where it is desired to guard the noise more strictly, or on the contrary, a case where it is desired to ease the guard or to slightly shift the gart period.
【0011】本発明は上記問題点を解決するためになさ
れたものであって、その目的はスタートビット信号のノ
イズガード期間を適宜変更でき、種々のデータ伝送シス
テムに対応することができるデータ伝送装置におけるス
タートビット検出装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a data transmission apparatus which can appropriately change a noise guard period of a start bit signal and can cope with various data transmission systems. In a start bit detecting device.
【0012】[0012]
【課題を解決するための手段】図1は本発明の原理説明
図である。第1のエッジ検出回路1及び第2のエッジ検
出回路2は先頭ビットにその先頭を示すデータを記録し
たスタートビットを含む複数ビットから構成されるデー
タフレームからなる受信データDINを入力する。FIG. 1 is a diagram illustrating the principle of the present invention. The first edge detection circuit 1 and the second edge detection circuit 2 receive received data DIN composed of a data frame composed of a plurality of bits including a start bit in which data indicating the head is recorded in the head bit.
【0013】そして、第1のエッジ検出回路1はそのス
タートビットの先頭を示すデータに基づいて発生する反
転信号と、その反転後、元の状態に復帰する反転復帰信
号のうち、先に発生する反転信号を検出する。第1のエ
ッジ検出回路1は反転信号を検出すると、エッジ信号S
Dを出力する。The first edge detection circuit 1 generates an inverted signal generated based on the data indicating the head of the start bit and an inverted return signal which returns to the original state after the inverted signal is generated first. Detect the inverted signal. When the first edge detection circuit 1 detects the inversion signal, it detects the edge signal S
D is output.
【0014】一方、第2のエッジ検出回路2は反転信号
の後に発生する反転復帰信号を検出し、エッジ信号SU
を出力する。第1の検出期間設定回路3は反転信号が発
生する前後の一定期間を複数種類用意し、その複数種類
の期間の中から1つの期間を選択する。そして、第1の
検出期間設定回路3はその選択した期間だけ第1のエッ
ジ検出回路1の検出動作を可能に制御する。On the other hand, the second edge detection circuit 2 detects an inversion return signal generated after the inversion signal and outputs the edge signal SU.
Is output. The first detection period setting circuit 3 prepares a plurality of types of fixed periods before and after the generation of the inversion signal, and selects one period from the plurality of types of periods. Then, the first detection period setting circuit 3 controls the first edge detection circuit 1 to enable the detection operation only during the selected period.
【0015】第2の検出期間設定回路4は反転復帰信号
が発生する前後の一定期間を複数種類用意し、その複数
種類の期間の中から1つの期間を選択する。そして、第
2の検出期間設定回路4はその選択期間だけ第2のエッ
ジ検出回路2の検出動作を可能に制御する。The second detection period setting circuit 4 prepares a plurality of fixed periods before and after the generation of the inversion return signal, and selects one period from the plurality of types of periods. Then, the second detection period setting circuit 4 controls so that the detection operation of the second edge detection circuit 2 can be performed only during the selected period.
【0016】確定回路5は第1のエッジ検出回路1から
のエッジ信号SDと第2のエッジ検出回路2からのエッ
ジ信号SUを入力する。そして、両信号SD,SUを順
次入力したとき、確定回路5は当該データフレーム中の
スタートビットが入力されたことを確定するための確定
信号SXを出力する。The decision circuit 5 receives the edge signal SD from the first edge detection circuit 1 and the edge signal SU from the second edge detection circuit 2. When the two signals SD and SU are sequentially input, the determination circuit 5 outputs a determination signal SX for determining that the start bit in the data frame has been input.
【0017】[0017]
【作用】従って、本発明によれば、第1のエッジ検出回
路1の検出動作は第1の検出期間設定回路3の複数種類
の期間の中から選択された期間だけ実行される。すなわ
ち、第1のエッジ検出回路1の検出動作の期間は適宜選
択変更することができる。Therefore, according to the present invention, the detection operation of the first edge detection circuit 1 is executed only during a period selected from a plurality of types of periods of the first detection period setting circuit 3. That is, the period of the detection operation of the first edge detection circuit 1 can be appropriately selected and changed.
【0018】第2のエッジ検出回路2の検出動作は第2
の検出期間設定回路4から複数種類の期間の中から選択
された期間だけ実行される。すなわち、第2のエッジ検
出回路2の検出動作の期間は適宜選択変更することがで
きる。The detection operation of the second edge detection circuit 2 is the second
From the detection period setting circuit 4 for a period selected from a plurality of types of periods. That is, the period of the detection operation of the second edge detection circuit 2 can be selectively changed as appropriate.
【0019】[0019]
【実施例】以下、本発明を具体化した一実施例を図2〜
図15に従って説明する。図2において、エッジ検出回
路20は受信データDINを入力し、その受信データD
INのスタートビット信号SBを含む各ビット信号の立
下りと、立上りを検知する。以下、説明の便宜上特にこ
とわりのない限り、受信データDINの各ビット信号は
スタートビット信号SBに限定して説明する。FIG. 2 shows an embodiment of the present invention.
This will be described with reference to FIG. In FIG. 2, the edge detection circuit 20 receives the reception data DIN and receives the reception data DIN.
The falling and rising of each bit signal including the IN start bit signal SB is detected. Hereinafter, unless otherwise specified for convenience of description, each bit signal of the reception data DIN will be limited to the start bit signal SB.
【0020】エッジ検出回路20はスタートビット信号
SBの立下りを検知すると、所定期間だけHレベルの立
下りエッジ信号SDを出力する。また、エッジ検出回路
20はスタートビット信号SBの立上りを検知すると、
所定期間だけHレベルの立上りエッジ信号SUを出力す
る。When detecting the falling edge of the start bit signal SB, the edge detecting circuit 20 outputs an H level falling edge signal SD for a predetermined period. When the edge detection circuit 20 detects the rising of the start bit signal SB,
Predetermined period and outputs a stand on Ri edge signal SU of H level.
【0021】図4,5にエッジ検出回路20の詳細を示
す。エッジ検出回路20は検出回路部20aと許可信号
発生回路部20bとから構成されている。検出回路部2
0aはノット回路21、アンド回路22、ノア回路23
及び2個のリセット付ラッチ回路24,25から構成さ
れている。受信データDINはノット回路21を介して
アンド回路22及びノア回路23に入力される。また、
受信データDINは2個のリセット付ラッチ回路24,
25を介してアンド回路22及びノア回路23に入力さ
れる。前段のリセット付ラッチ回路24はクロック信号
φ2に応答して受信データDINをラッチし、後段のリ
セット付ラッチ回路25に出力する。後段のリセット付
ラッチ回路25はクロック信号φ1に応答して前段のリ
セット付ラッチ回路24が出力したラッチ信号S1をラ
ッチし、そのラッチ信号S2をアンド回路22及びノア
回路23に出力する。2つのクロック信号φ1,φ2は
周期が同じで互いにオーバラップしない信号である。ま
た、クロック信号φ1,φ2は104μsec(1ビッ
トの転送時間)に128回発振するクロック信号であっ
て、データフレームの1ビット(例えばスタートビット
信号SB)が読み出される間に128個のクロック信号
φ1,φ2がそれぞれ出力される。FIGS. 4 and 5 show details of the edge detection circuit 20. FIG. The edge detection circuit 20 includes a detection circuit section 20a and a permission signal generation circuit section 20b. Detection circuit 2
0a is a knot circuit 21, an AND circuit 22, and a NOR circuit 23
And two reset latch circuits 24 and 25. The reception data DIN is input to the AND circuit 22 and the NOR circuit 23 via the NOT circuit 21. Also,
The received data DIN is provided by two latch circuits 24 with reset,
The signal is input to the AND circuit 22 and the NOR circuit 23 via the reference numeral 25. The preceding-stage latch circuit with reset 24 latches the received data DIN in response to the clock signal φ2, and outputs the received data DIN to the latter-stage latch circuit with reset 25. The subsequent-stage reset latch circuit 25 latches the latch signal S1 output from the preceding-stage reset latch circuit 24 in response to the clock signal φ1, and outputs the latch signal S2 to the AND circuit 22 and the NOR circuit 23. The two clock signals φ1 and φ2 have the same period and do not overlap with each other. The clock signals φ1 and φ2 are clock signals that oscillate 128 times in 104 μsec (transfer time of 1 bit), and 128 clock signals φ1 are read while one bit of the data frame (for example, the start bit signal SB) is read. , Φ2 are output.
【0022】従って、前段のリセット付ラッチ回路24
はクロック信号φ2の立上りで受信データの状態をラッ
チする。そして、そのラッチしたラッチ信号(受信デー
タ)S1の状態を次に出力されるクロック信号φ1の立
上りで後段のリセット付ラッチ回路25はラッチし、そ
のラッチ信号S2をアンド回路22及びノア回路23に
出力することになる。Therefore, the latch circuit 24 with reset in the preceding stage
Latches the state of the received data at the rise of clock signal φ2. Then, the latch circuit 25 with reset at the subsequent stage latches the state of the latched latch signal (received data) S1 at the rising edge of the clock signal φ1 output next, and the latched signal S2 is sent to the AND circuit 22 and the NOR circuit 23. Output.
【0023】アンド回路22はノット回路21からの信
号バーDIN及びラッチ回路25からの信号S2を入力
する他にスタートビット検出範囲を決める立下りエッジ
許可信号ADを入力する。そして、立下りエッジ許可信
号ADがHレベルの状態にあるとき、受信データDIN
がHレベルからLレベルに立下がると、ノット回路21
からHレベルの信号バーDINがアンド回路22に入力
される。この時、後段のラッチ回路25の出力はHレベ
ルなので、アンド回路22はLレベルからHレベルに立
上がる。そして、クロックφ2及びクロックφ1が出力
され、後段のラッチ回路25からHレベルから反転した
Lレベルの信号S2がアンド回路22に入力されると、
アンド回路22はHレベルからLレベルに反転する。従
って、アンド回路22は受信データDINが立下がる
と、一定期間Hレベルとなる立下りエッジ信号SDを出
力する。The AND circuit 22 receives the signal DIN from the knot circuit 21 and the signal S2 from the latch circuit 25 and also receives a falling edge permission signal AD for determining a start bit detection range. When the falling edge permission signal AD is at the H level, the reception data DIN
Falls from the H level to the L level, the knot circuit 21
, The H level signal DIN is input to the AND circuit 22. At this time, since the output of the subsequent latch circuit 25 is at the H level, the AND circuit 22 rises from the L level to the H level. Then, the clock φ2 and the clock φ1 are output, and when the L-level signal S2 inverted from the H-level from the latch circuit 25 at the subsequent stage is input to the AND circuit 22,
The AND circuit 22 inverts from H level to L level. Therefore, when the reception data DIN falls, the AND circuit 22 outputs the falling edge signal SD which becomes H level for a certain period.
【0024】ノア回路23はノット回路21及びラッチ
回路25からの信号バーDIN,S2を入力する他に許
可信号発生回路部20bからの立上りエッジ許可信号A
Uを入力する。そして、立上りエッジ許可信号AUがL
レベルの状態にあるとき、受信データDINがLレベル
からHレベルに立上ると、ノット回路21からLレベル
の信号バーDINがノア回路23に入力される。この
時、後段のラッチ回路25の出力はLレベルなので、ノ
ア回路23はLレベルからHレベルに立上る。そして、
クロックφ2及びクロックφ1が出力され、後段のラッ
チ回路25からLレベルから反転したHレベルの信号S
2がノア回路23に入力されると、ノア回路23はHレ
ベルからLレベルに反転する。従って、ノア回路23は
受信データDINが立上ると、一定期間だけHレベルと
なる立上りエッジ信号SUを出力する。The NOR circuit 23 receives the signals DIN and S2 from the knot circuit 21 and the latch circuit 25, and also receives a rising edge permission signal A from the permission signal generation circuit 20b.
Enter U. Then, the rising edge permission signal AU becomes L
When the reception data DIN rises from the L level to the H level in the state of the level, the L level signal DIN is input from the NOT circuit 21 to the NOR circuit 23. At this time, since the output of the subsequent latch circuit 25 is at L level, the NOR circuit 23 rises from L level to H level. And
The clock φ2 and the clock φ1 are output, and the H level signal S inverted from the L level from the latch circuit 25 at the subsequent stage is output.
When 2 is input to the NOR circuit 23, the NOR circuit 23 is inverted from H level to L level. Therefore, when the reception data DIN rises, the NOR circuit 23 outputs a rising edge signal SU which becomes H level for a certain period.
【0025】許可信号発生回路部20bは2個のノア回
路からなるフリップフロップ回路26のセット側及びリ
セット側入力端子にアンド回路27a,27bが接続さ
れている。そのセット側のアンド回路27aには前記立
下りエッジ信号SDとクロックφ2が入力される。一
方、リセット側のアンド回路27bには前記立上りエッ
ジ信号SUとクロックφ2が入力される。また、フリッ
プフロップ回路26のリセット側入力端子には初期リセ
ット信号RESETが入力される。In the permission signal generating circuit section 20b, AND circuits 27a and 27b are connected to set-side and reset-side input terminals of a flip-flop circuit 26 composed of two NOR circuits. The falling edge signal SD and the clock φ2 are input to the AND circuit 27a on the set side. On the other hand, the rising edge signal SU and the clock φ2 are input to the reset-side AND circuit 27b. An initial reset signal RESET is input to a reset-side input terminal of the flip-flop circuit 26.
【0026】フリップフロップ回路26の出力端子には
リセット付ラッチ回路28が接続される。リセット付ラ
ッチ回路28は前記クロック信号φ1の立上りでフリッ
プフロップ回路26の状態をラッチし次段のノット回路
29に出力する。そして、ノット回路29から一定期間
Lレベルの立上り許可信号AUが前記検出回路部20a
のノア回路23に出力される。The output terminal of the flip-flop circuit 26 is connected to a latch circuit 28 with reset. Resettable latch circuit 28 outputs to the next stage of the NOT circuit 29 latches the state of the flip-flop circuit 26 at the rising edge of the clock signal .phi.1. Then, the rise permission signal AU of L level is outputted from the knot circuit 29 for a certain period to the detection circuit section 20a.
Is output to the NOR circuit 23.
【0027】そして、Lレベルの初期リセット信号RE
SETが出力された初期状態において、フリップフロッ
プ回路26のリセット側出力端子はLレベルの状態にな
る。この状態で、クロック信号φ2が出力されてもフリ
ップフロップ回路26は反転動作しない。従って、リセ
ット付ラッチ回路28はクロック信号φ1に応答してL
レベルを保持したままとなり、ノット回路29の出力は
Hレベルとなる。Then, the L-level initial reset signal RE
In the initial state where SET is output, the reset-side output terminal of the flip-flop circuit 26 is at the L level. In this state, even if clock signal φ2 is output, flip-flop circuit 26 does not invert. Accordingly, the latch circuit with reset 28 responds to the clock signal φ 1 to
The level is maintained, and the output of the knot circuit 29 becomes H level.
【0028】そして、検出回路部20aからHレベルの
立下りエッジ信号SDがセット側のアンド回路27aに
出力される。この状態でセット側のアンド回路27aは
クロック信号φ2に応答してHレベルの出力信号をフリ
ップフロップ回路26に出力する。フリップフロップ回
路26は反転動作し、リセット側出力端子はHレベルと
なる。このHレベルはクロック信号φ1に同期してリセ
ット付ラッチ回路28にて保持される。従って、ノット
回路29はLレベルの信号を出力する。Then, the falling edge signal SD at the H level is output from the detection circuit section 20a to the AND circuit 27a on the set side. In this state, the set-side AND circuit 27a outputs an H-level output signal to the flip-flop circuit 26 in response to the clock signal φ2. The flip-flop circuit 26 performs an inversion operation, and the output terminal on the reset side becomes H level. This H level is held in the latch circuit with reset 28 in synchronization with the clock signal φ1. Therefore, the knot circuit 29 outputs an L-level signal.
【0029】やがて、Hレベルの立上りエッジ信号AU
がリセット側のアンド回路27bに出力される。この状
態でアンド回路27bはクロック信号φ2に応答してH
レベルの出力信号をフリップフロップ回路26に出力す
る。フリップフロップ回路26は反転動作し、リセット
側出力端子はLレベルとなる。このLレベルはクロック
信号φ1に同期してリセット付ラッチ回路28にて保持
される。従って、ノット回路29はHレベルの信号を出
力する。Eventually, the rising edge signal AU of H level
Is output to the reset-side AND circuit 27b. In this state, the AND circuit 27b responds to the clock signal φ2 to
The output signal of the level is output to the flip-flop circuit 26. The flip-flop circuit 26 performs an inverting operation, and the output terminal on the reset side goes to L level. This L level is held in the latch circuit with reset 28 in synchronization with the clock signal φ1. Therefore, the knot circuit 29 outputs an H level signal.
【0030】すなわち、許可信号発生回路部20bは立
下りエッジ信号SDを検出したのち、1回だけ立上りエ
ッジ信号SUが発生するように検出回路部20aを制御
していることになる。That is, after detecting the falling edge signal SD, the permission signal generation circuit 20b controls the detection circuit 20a so as to generate the rising edge signal SU only once.
【0031】エッジ検出回路20の立下りエッジ信号S
Dは第1のカウンタ回路30に出力される。図7に第1
のカウンタ回路30の詳細を示す。第1のカウンタ回路
30は64進(6ビット)カウンタ回路で構成されてい
る。リセット信号生成回路31は立下りエッジ信号SD
とクロック信号φ2を入力する。そして、リセット信号
生成回路31は立下りエッジ信号SDが出力された状態
でクロック信号φ2が入力されたとき、リセット信号R
Sを出力する。The falling edge signal S of the edge detection circuit 20
D is output to the first counter circuit 30. FIG. 7 shows the first
Of the counter circuit 30 of FIG. The first counter circuit 30 is composed of a 64-bit (6 bit) counter circuit. The reset signal generation circuit 31 outputs the falling edge signal SD
And a clock signal φ2. When the clock signal φ2 is input while the falling edge signal SD is output, the reset signal generation circuit 31 outputs the reset signal R
Output S.
【0032】カウンタ回路30はリセット信号RSとク
ロック信号φ2を入力する6個のリセット付ラッチ回路
32a〜32fが設けられている。リセット付ラッチ回
路32a〜32fはリセット信号RSに基づいてリセッ
トされ、クロック信号φ2に基づいて入力端子に入力さ
れる論理値(レベル)を保持する。そして、その保持し
た値を次段のクロックφ1に同期してラッチ動作するラ
ッチ回路33a〜33fに出力する。The counter circuit 30 is provided with six reset-equipped latch circuits 32a to 32f for inputting a reset signal RS and a clock signal φ2. The reset-added latch circuits 32a to 32f are reset based on the reset signal RS, and hold the logical values (levels) input to the input terminals based on the clock signal φ2. Then, the held value is output to the latch circuits 33a to 33f that perform a latch operation in synchronization with the clock φ1 of the next stage.
【0033】最下位ビット(第1位)のリセット付ラッ
チ回路32aはノット回路34を介してラッチ回路33
aの出力信号CT0を入力する。第2位のリセット付ラ
ッチ回路32bの入力端子にはEXオア回路35が接続
されている。EXオア回路35はラッチ回路33bの出
力信号CT1を入力するとともに、前記ノット回路34
を介してラッチ回路32aの出力信号CT0を入力す
る。The latch circuit 32a with reset of the least significant bit (first place) is connected to the latch circuit 33 via the knot circuit 34.
The output signal CT0 of FIG. The EX OR circuit 35 is connected to the input terminal of the latch circuit 32b with second reset. The EX OR circuit 35 receives the output signal CT1 of the latch circuit 33b and inputs the output signal CT1 to the NOT circuit 34.
, The output signal CT0 of the latch circuit 32a is input.
【0034】第3位のリセット付ラッチ回路32cの入
力端子にはEXオア回路36が接続されている。EXオ
ア回路36はラッチ回路33cの出力信号CT2を入力
する。また、EXオア回路36は前段のEXオア回路3
5が入力する2つ信号を入力するナンド回路37の出力
信号をノット回路38を介して入力する。The EX OR circuit 36 is connected to the input terminal of the latch circuit 32c with reset at the third place. The EX OR circuit 36 receives the output signal CT2 of the latch circuit 33c. Further, the EX OR circuit 36 is connected to the EX OR circuit 3 in the preceding stage.
The output signal of the NAND circuit 37 for inputting two signals input to 5 is input via a knot circuit 38.
【0035】第4位のリセット付ラッチ回路32dの入
力端子にはEXオア回路39が接続されている。EXオ
ア回路39はラッチ回路33dの出力信号CT3をノッ
ト回路40を介して入力する。また、EXオア回路39
は前段のEXオア回路36が入力する2つ信号を入力す
るナンド回路41の出力信号を介して入力する。An EX OR circuit 39 is connected to the input terminal of the fourth-place latch circuit 32d with reset. The EX OR circuit 39 inputs the output signal CT3 of the latch circuit 33d via the NOT circuit 40. The EX OR circuit 39
Are input via an output signal of a NAND circuit 41 to which two signals input to the EX OR circuit 36 in the preceding stage are input.
【0036】第5位のリセット付ラッチ回路32eの入
力端子にはEXオア回路42が接続されている。EXオ
ア回路42はラッチ回路33eの出力信号CT4を入力
する。また、EXオア回路42は前段のEXオア回路3
9が入力する2つ信号を入力するノア回路43の出力信
号を介して入力する。An EX OR circuit 42 is connected to the input terminal of the fifth latch circuit with reset 32e. The EX OR circuit 42 receives the output signal CT4 of the latch circuit 33e. Further, the EX OR circuit 42 is provided in the EX OR circuit 3 in the preceding stage.
9 via the output signal of the NOR circuit 43 for inputting two signals.
【0037】第6位(最上位ビット)のリセット付ラッ
チ回路32fの入力端子にはEXオア回路44が接続さ
れている。EXオア回路44はラッチ回路33fの出力
信号CT5をノット回路45を介して入力する。また、
EXオア回路44は前段のEXオア回路42が入力する
2つ信号を入力するナンド回路46の出力信号を介して
入力する。The EX OR circuit 44 is connected to the input terminal of the latch circuit 32f with reset at the sixth (most significant bit). The EX OR circuit 44 inputs the output signal CT5 of the latch circuit 33f via the NOT circuit 45. Also,
The EX OR circuit 44 inputs the output signal of the NAND circuit 46 to which the two signals input by the EX OR circuit 42 at the preceding stage are input.
【0038】従って、第1のカウンタ回路30はリセッ
ト信号RS、即ち立下りエッジ信号SDが出力されクロ
ック信号φ2が出力された時、リセットされ、クロック
信号φ1に同期してカウント動作を行うことになる。そ
して、図7に示すように、最下位ビットのラッチ回路3
3aからの出力信号CT0はクロック信号φ1を1/2
に分周した信号となる。また、出力信号CT0は104
μsec(1ビットの転送時間)に64回発振するクロ
ック信号であって、データフレームの1ビット(例えば
スタートビット信号SB)が読み出される間に64個の
出力信号CT0がそれぞれ出力される。言い換えれば、
64個の出力信号CT0が出力される時間はデータフレ
ーム中の1ビットが読み出される時間に相当することを
意味する。Accordingly, the first counter circuit 30 is reset when the reset signal RS, that is, the falling edge signal SD is output and the clock signal φ2 is output, and performs the count operation in synchronization with the clock signal φ1. Become. Then, as shown in FIG. 7, the least significant bit latch circuit 3
The output signal CT0 from 3a is を of the clock signal φ1.
Is obtained by dividing the frequency. The output signal CT0 is 104
A clock signal that oscillates 64 times in μsec (one bit transfer time), and 64 output signals CT0 are output while one bit of the data frame (for example, the start bit signal SB) is read. In other words,
The time during which the 64 output signals CT0 are output means that one bit in the data frame is read.
【0039】また、出力信号CT1はクロック信号φ1
を1/4に分周した信号となり、出力信号CT2はクロ
ック信号φ1を1/8に分周した信号となる。ちなみ
に、出力信号CT3はクロック信号φ1を1/16に分
周した信号となり、出力信号CT4はクロック信号φ1
を1/32に分周した信号となり、出力信号CT5はク
ロック信号φ1を1/64に分周した信号となる。The output signal CT1 is the clock signal φ1
Is divided into 1/4, and the output signal CT2 is a signal obtained by dividing the clock signal φ1 into 1/8. The output signal CT3 is a signal obtained by dividing the clock signal φ1 by 1/16, and the output signal CT4 is the clock signal φ1.
Is divided by 1/32, and the output signal CT5 is a signal obtained by dividing the clock signal φ1 by 1/64.
【0040】第1のカウンタ回路30の各出力信号CT
0〜CT5は立上り幅信号生成回路50に出力される。
図9はその立上り幅信号生成回路50の詳細を示す。立
上り幅信号生成回路50は第1のカウンタ回路30のカ
ウントアップ(出力信号CT0〜CT5が全てHレベ
ル)を検知するカウントアップ検出回路部50aと、4
種類の立上り幅検出信号Wa〜Wdを生成する立上り幅
検出信号生成回路部50bとから構成されている。Each output signal CT of the first counter circuit 30
0 to CT5 are output to the rising width signal generation circuit 50.
FIG. 9 shows details of the rising width signal generation circuit 50. The rising width signal generation circuit 50 includes a count-up detection circuit section 50a for detecting the count-up of the first counter circuit 30 (all the output signals CT0 to CT5 are at H level);
And a rising width detection signal generation circuit 50b that generates various types of rising width detection signals Wa to Wd.
【0041】カウントアップ検出回路部50aはナンド
回路51とノット回路52とから構成されている。ナン
ド回路51は出力信号CT0〜CT5を入力する。従っ
て、出力信号CT0〜CT5が全てHレベルになったと
き、Lレベルとなり、図10に示すように次段のノット
回路52からHレベルのカウントアップ信号CUを出力
する。The count-up detection circuit 50a includes a NAND circuit 51 and a knot circuit 52. The NAND circuit 51 receives output signals CT0 to CT5. Therefore, when all of the output signals CT0 to CT5 become H level, they become L level, and as shown in FIG. 10, the H-level count-up signal CU is output from the knot circuit 52 of the next stage.
【0042】立上り幅検出信号生成回路部50bは第1
〜第4のナンド回路53a〜53d、11個のノット回
路54a〜54k及び第1〜第4のノア回路55a〜5
5dから構成されている。第1のナンド回路53aは出
力信号CT0を除く出力信号CT1〜CT5を入力す
る。従って、5つの出力信号CT1〜CT5が全てHレ
ベルになった時、第1のナンド回路53aはLレベルと
なり、次段のノット回路54aからHレベルの第1の生
成信号W1を出力する。The rising width detection signal generation circuit 50b is provided with the first
To fourth NAND circuits 53a to 53d, eleven knot circuits 54a to 54k, and first to fourth NOR circuits 55a to 55k.
5d. The first NAND circuit 53a receives the output signals CT1 to CT5 except for the output signal CT0. Therefore, when all of the five output signals CT1 to CT5 are at the H level, the first NAND circuit 53a is at the L level, and the next knot circuit 54a outputs the first generation signal W1 at the H level.
【0043】第2のナンド回路53bは出力信号CT2
〜CT4とノット回路54kを介して出力信号CT5を
入力する。従って、出力信号CT2〜CT4が全てHレ
ベルで出力信号CT5がLレベルになった時、第2のナ
ンド回路53bはLレベルとなって、次段のノット回路
54dからはHレベルの第2の生成信号W2を出力す
る。The second NAND circuit 53b outputs the output signal CT2
To CT4 and the output signal CT5 via the knot circuit 54k. Therefore, when all of the output signals CT2 to CT4 are at the H level and the output signal CT5 is at the L level, the second NAND circuit 53b is at the L level, and the second knot circuit 54d of the next stage outputs the H level second signal. The generation signal W2 is output.
【0044】第3のナンド回路53cは出力信号CT5
を入力するとともに、ノット回路54jを介して出力信
号CT4を入力する。従って、出力信号CT4がLレベ
ルであって、出力信号CT5がHレベルの時、第3のナ
ンド回路53cはLレベルとなって、次段のノット回路
54cからはHレベルの第3の生成信号W3を出力す
る。The third NAND circuit 53c outputs the output signal CT5.
, And an output signal CT4 via the knot circuit 54j. Accordingly, when the output signal CT4 is at the L level and the output signal CT5 is at the H level, the third NAND circuit 53c is at the L level, and the third knot circuit 54c at the next stage outputs the third generation signal at the H level. W3 is output.
【0045】第4のナンド回路53dは出力信号CT
4,CT5を入力するとともに、ノット回路54iを介
して出力信号CT3を入力する。従って、出力信号CT
4,CT5がHレベルであって、出力信号CT3がLレ
ベルの時、第4のナンド回路53dはLレベルとなり、
次段のノット回路54dからHレベルの第4の生成信号
W4を出力する。The fourth NAND circuit 53d outputs the output signal CT.
4, CT5, and an output signal CT3 via a knot circuit 54i. Therefore, the output signal CT
4, when CT5 is at H level and the output signal CT3 is at L level, the fourth NAND circuit 53d is at L level,
The next-stage knot circuit 54d outputs an H-level fourth generation signal W4.
【0046】第1のノア回路55aは第1の生成信号W
1と第3の生成信号W3を入力する。そして、第1の生
成信号W1と第3の生成信号W3のいずれか一方がHレ
ベルのとき、第1のノア回路55aはLレベルとなり、
次段のノット回路54eからHレベルの第1の立上り幅
検出信号Waを出力する。The first NOR circuit 55a outputs the first generated signal W
1 and the third generation signal W3 are input. When one of the first generation signal W1 and the third generation signal W3 is at the H level, the first NOR circuit 55a is at the L level,
The next-stage knot circuit 54e outputs an H-level first rising width detection signal Wa.
【0047】第2のノア回路55bは第1の生成信号W
1、第3の生成信号W3及び第4の生成信号W4を入力
する。そして、第1の生成信号W1、第3の生成信号W
3及び第4の生成信号W4のいずれか一つがHレベルの
とき、第2のノア回路55bはLレベルとなり、次段の
ノット回路54fからHレベルの第2の立上り幅検出信
号Wbを出力する。The second NOR circuit 55b outputs the first generated signal W
1. The third generation signal W3 and the fourth generation signal W4 are input. Then, the first generated signal W1 and the third generated signal W
When one of the third and fourth generation signals W4 is at the H level, the second NOR circuit 55b is at the L level, and the next knot circuit 54f outputs the second rising width detection signal Wb at the H level. .
【0048】第3のノア回路55cは第2の生成信号W
2と第3の生成信号W3を入力する。そして、第2の生
成信号W2と第3の生成信号W3のいずれか一つがHレ
ベルのとき、第3のノア回路55cはLレベルとなり、
次段のノット回路54gからHレベルの第3の立上り幅
検出信号Wcを出力する。The third NOR circuit 55c outputs the second generated signal W
2 and the third generated signal W3 are input. When one of the second generation signal W2 and the third generation signal W3 is at the H level, the third NOR circuit 55c is at the L level,
The next-stage knot circuit 54g outputs an H-level third rising width detection signal Wc.
【0049】第4のノア回路55dは第2の生成信号W
2、第3の生成信号W3及び第4の生成信号W4を入力
する。そして、第2の生成信号W2、第3の生成信号W
3及び第4の生成信号W4のいずれか一つがHレベルの
とき、第4のノア回路55dはLレベルとなり、次段の
ノット回路54hからHレベルの第4の立上り幅検出信
号Wdを出力する。The fourth NOR circuit 55d outputs the second generated signal W
2. The third generated signal W3 and the fourth generated signal W4 are input. Then, the second generated signal W2 and the third generated signal W
When one of the third and fourth generation signals W4 is at H level, the fourth NOR circuit 55d is at L level, and the next knot circuit 54h outputs the fourth rising width detection signal Wd at H level. .
【0050】従って、立上り幅検出信号生成回路部50
は4種類の出力タイミング及びパルス幅の異なる第1〜
第4の立上り幅検出信号Wa〜Wdを生成し、第1のセ
レクタ回路59に出力される。Therefore, the rising width detection signal generation circuit 50
Are four different types of output timing and pulse width
The fourth rise width detection signals Wa to Wd are generated and output to the first selector circuit 59.
【0051】第1のセレクタ回路59は第1〜第4の立
上り幅幅検出信号Wa〜Wdを入力し、そのいずれか1
つを選択しその選択した信号を立上り幅検出信号Wとし
て出力する。第1のセレクタ回路59は外部入力装置に
よってレジスタ59aに設定された2ビットのコード信
号b0,b1に基づいて第1〜第4の立上り幅検出信号
Wa〜Wdのなかから所望の1つを選択するようになっ
ている。The first selector circuit 59 receives the first to fourth rising width detection signals Wa to Wd, and outputs one of them.
And outputs the selected signal as the rising width detection signal W. The first selector circuit 59 selects a desired one from the first to fourth rising width detection signals Wa to Wd based on the 2-bit code signals b0 and b1 set in the register 59a by an external input device. It is supposed to.
【0052】この立上り幅検出信号Wは、前記カウント
アップ信号CU、立下りエッジ信号SD及び立上りエッ
ジ信号SUとともに確定信号生成回路60に出力され
る。確定信号生成回路60は図11に示すようにリセッ
ト付ラッチ回路61にノット回路62及びノア回路63
を介して立下りエッジ信号SDが入力される。そして、
リセット付ラッチ回路61はノット回路64を介して入
力される初期リセット信号RESETに応答してリセッ
トされ、クロック信号φ2に同期してラッチ動作を行い
次段のクロック信号φ1に同期してラッチ動作を行うラ
ッチ回路65に出力される。The rising width detection signal W is output to the decision signal generating circuit 60 together with the count-up signal CU, falling edge signal SD and rising edge signal SU. As shown in FIG. 11, the determination signal generation circuit 60 includes a knot circuit 62 and a NOR circuit 63 in a latch circuit 61 with reset.
, The falling edge signal SD is input. And
The latch circuit with reset 61 is reset in response to the initial reset signal RESET input via the knot circuit 64, performs a latch operation in synchronization with the clock signal φ2, and performs a latch operation in synchronization with the clock signal φ1 of the next stage. To the latch circuit 65 which performs the operation.
【0053】そして、リセット付ラッチ回路61がリセ
ット状態(出力レベルがLレベル)のとき、Hレベルの
立上った立下りエッジ信号SDがノア回路63に出力さ
れると、リセット付ラッチ回路61はクロック信号φ2
に同期してHレベルの状態をラッチする。そして、リセ
ット付ラッチ回路61はこの立下りエッジ信号SDに基
づくHレベルの信号を次段のラッチ回路65に出力す
る。ラッチ回路65はクロック信号φ1に同期してこの
Hレベルをラッチし次段のナンド回路66に出力する。When the latch circuit 61 with reset is in a reset state (output level is L level) and a falling edge signal SD of H level is output to the NOR circuit 63, the latch circuit 61 with reset is output. Is the clock signal φ2
, The state of the H level is latched. Then, the latch circuit with reset 61 outputs an H-level signal based on the falling edge signal SD to the latch circuit 65 in the next stage. The latch circuit 65 latches this H level in synchronization with the clock signal φ1 and outputs it to the NAND circuit 66 of the next stage.
【0054】このナンド回路66は前記立上り幅検出信
号W及び立上りエッジ信号SUを入力する。従って、ラ
ッチ回路65からの出力信号、立上り幅検出信号W及び
立上りエッジ信号SUが共にHレベルのとき、ナンド回
路66はLレベルとなり、次段のノット回路67を介し
てHレベルのスタートビットであることを確定する確定
信号SXを出力する。The NAND circuit 66 receives the rising width detection signal W and the rising edge signal SU. Therefore, when the output signal from the latch circuit 65, the rising width detection signal W, and the rising edge signal SU are all at H level, the NAND circuit 66 is at L level, and the H level start bit is output via the knot circuit 67 at the next stage. A confirmation signal SX for confirming the existence is output.
【0055】前記ノア回路63の入力端子はアンド回路
68が接続されている。そのアンド回路68は前記ラッ
チ回路65からの出力信号とノット回路69を介してカ
ウントアップ信号CUを入力する。そして、アンド回路
68はラッチ回路65が立下りエッジ信号SDに基づい
てHレベルになった時からHレベルのカウントアップ信
号CUが出力されるまでHレベルの信号をノア回路63
に出力する。An input terminal of the NOR circuit 63 is connected to an AND circuit 68. The AND circuit 68 receives the output signal from the latch circuit 65 and the count-up signal CU via a knot circuit 69. The AND circuit 68 outputs the H level signal from the time when the latch circuit 65 becomes H level based on the falling edge signal SD until the H level count up signal CU is output.
Output to
【0056】すなわち、リセット付ラッチ回路65はH
レベルの立下りエッジ信号SDが所定時間で消失して
も、カウントアップ信号CU(即ち、受信データDIN
の1ビットデータ分)が出力されるまで、ナンド回路6
6にHレベルを出力信号を出力し続けることになる。That is, the latch circuit with reset 65 is set to H
Even if the falling edge signal SD of the level disappears in a predetermined time, the count-up signal CU (that is, the reception data DIN
Until one bit data is output).
6, the H level output signal is continuously output.
【0057】従って、確定信号生成回路60は立下りエ
ッジ信号SDが出力された状態であって、Hレベルの立
上り幅検出信号Wが出力されている間にナンド回路66
に立上りエッジ信号SDが出力されたとき、Hレベルの
確定信号SXを出力する。すなわち、確定信号生成回路
60は当該受信データDINの1ビット信号がスタート
ビット信号SBである旨の確定信号SXを出力すること
になる。Therefore, when the falling edge signal SD is output and the H level rising width detection signal W is being output, the decision signal generating circuit 60 outputs the NAND circuit 66.
When the rising edge signal SD is output to the CPU, an H level determination signal SX is output. That is, the determination signal generation circuit 60 outputs the determination signal SX indicating that the 1-bit signal of the received data DIN is the start bit signal SB.
【0058】この確定信号SXは図示しないデータ伝送
装置のメインコントローラとなる中央処理装置(CP
U)に出力される。そして、中央処理装置はこの確定信
号SXからスタートビット信号SBの後に続く各ビット
信号に基づいて1フレームのデータ解析を行う。This decision signal SX is sent to a central processing unit (CP) serving as a main controller of a data transmission device (not shown).
U). Then, the central processing unit performs data analysis of one frame based on each bit signal following the start bit signal SB from the final signal SX.
【0059】また、確定信号SXは図3に示すリセット
信号生成回路70に出力される。図12にリセット信号
生成回路70の詳細を示す。リセット信号生成回路70
は2個のノア回路からなるフリップフロップ回路71の
セット側及びリセット側入力端子にアンド回路72,7
3が接続されている。そのセット側のアンド回路72に
は前記確定信号SXとクロックφ2が入力される。一
方、リセット側のアンド回路73には前記カウントアッ
プ信号CUとクロックφ2が入力される。また、フリッ
プフロップ回路71のリセット側入力端子には初期リセ
ット信号RESETが入力される。Further, the decision signal SX is output to the reset signal generation circuit 70 shown in FIG. FIG. 12 shows details of the reset signal generation circuit 70. Reset signal generation circuit 70
Are AND circuits 72 and 7 connected to the set-side and reset-side input terminals of a flip-flop circuit 71 composed of two NOR circuits.
3 are connected. The decision signal SX and the clock φ2 are input to the AND circuit 72 on the set side. On the other hand, the count-up signal CU and the clock φ2 are input to the AND circuit 73 on the reset side. An initial reset signal RESET is input to a reset-side input terminal of the flip-flop circuit 71.
【0060】フリップフロップ回路71のリセット出力
端子にはラッチ回路74が接続される。ラッチ回路74
は前記クロック信号φ1の立ち上がりでフリップフロッ
プ回路71の状態をラッチし次段のアンド回路75に出
力される。アンド回路75はこのラッチした信号とカウ
ントアップ信号CUとに基づいてカウンタリセット信号
Rを生成する。The latch circuit 74 is connected to the reset output terminal of the flip-flop circuit 71. Latch circuit 74
Latches the state of the flip-flop circuit 71 at the rise of the clock signal φ1 and outputs it to the AND circuit 75 at the next stage. The AND circuit 75 generates a counter reset signal R based on the latched signal and the count-up signal CU.
【0061】そして、Lレベルの初期リセット信号RE
SETが出力された初期リセット状態において、フリッ
プフロップ回路71のリセット側出力端子はLレベルの
状態になる。この状態では、クロック信号φ2がそれぞ
れ出力されても、確定信号SXが出力されていないの
で、フリップフロップ回路71は反転動作しない。従っ
て、ラッチ回路74はクロック信号φ1に応答してLレ
ベルを保持したままとなり、アンド回路75の出力はL
レベルとなる。Then, the L-level initial reset signal RE
In the initial reset state where SET is output, the reset-side output terminal of the flip-flop circuit 71 is at the L level. In this state, the flip-flop circuit 71 does not perform the inverting operation because the decision signal SX is not output even if the clock signal φ2 is output. Therefore, the latch circuit 74 keeps holding the L level in response to the clock signal φ1, and the output of the AND circuit 75 becomes L level.
Level.
【0062】そして、確定信号生成回路60からHレベ
ルの確定信号SXがセット側のアンド回路72に出力さ
れる。この状態でセット側のアンド回路72はクロック
信号φ2に応答してHレベルの出力信号をフリップフロ
ップ回路71に出力する。フリップフロップ回路71は
反転動作し、リセット側出力端子はHレベルとなる。こ
のHレベルはクロック信号φ1に同期してラッチ回路7
4にて保持される。そして、ラッチ回路74はアンド回
路75にHレベルの信号を出力する。やがてアンド回路
75にHレベルのカウントアップ信号CUが入力される
と、同アンド回路75はHレベルのカウンタリセット信
号Rを出力する。Then, the decision signal SX at the H level is output from the decision signal generation circuit 60 to the AND circuit 72 on the set side. In this state, the set-side AND circuit 72 outputs an H-level output signal to the flip-flop circuit 71 in response to the clock signal φ2. The flip-flop circuit 71 performs an inversion operation, and the output terminal on the reset side goes to H level. This H level is latched by the latch circuit 7 in synchronization with the clock signal φ1.
4 is held. Then, the latch circuit 74 outputs an H-level signal to the AND circuit 75. When the H-level count-up signal CU is input to the AND circuit 75, the AND circuit 75 outputs an H-level counter reset signal R.
【0063】一方、Hレベルのカウントアップ信号CU
は、フリップフロップ回路71のリセット側アンド回路
73にも出力される。そして、この状態でリセット側の
アンド回路73にクロック信号φ2が出力されると、フ
リップフロップ回路71は反転動作し、リセット側出力
端子はLレベルとなる。このLレベルはクロック信号φ
1に同期してラッチ回路74にて保持される。そして、
ラッチ回路74はアンド回路75にLレベルの信号を出
力する。従って、Hレベルのカウンタリセット信号Rは
Lレベルに立ちさがり、次の確定信号SXが出力される
まで、Lレベルを保持する。On the other hand, H-level count-up signal CU
Is also output to the reset-side AND circuit 73 of the flip-flop circuit 71. Then, when the clock signal φ2 is output to the reset-side AND circuit 73 in this state, the flip-flop circuit 71 performs an inversion operation, and the reset-side output terminal goes to L level. This L level corresponds to the clock signal φ.
The data is held by the latch circuit 74 in synchronization with “1”. And
Latch circuit 74 outputs an L-level signal to AND circuit 75. Therefore, the counter reset signal R at the H level falls to the L level and holds the L level until the next decision signal SX is output.
【0064】すなわち、リセット信号生成回路70は確
定信号SXが出力されると、それを確認し第1のカウン
タ回路30がカウントアップしたときにHレベルのカウ
ンタリセット信号Rを出力する。That is, when the reset signal generation circuit 70 outputs the confirmation signal SX, it confirms it and outputs an H level counter reset signal R when the first counter circuit 30 counts up.
【0065】このカウンタリセット信号Rは第2のカウ
ンタ回路79に出力される。第2のカウンタ回路79は
図7で示した第1のカウンタ回路30と同じ回路構成で
あって、64進(6ビット)カウンタである。そして、
本実施例では第1のカウンタ回路30のリセット信号R
Sがリセット生成回路31にて立下りエッジ信号SDと
クロックφ2とで生成されたのに対して第2のカウンタ
回路79はそのリセット信号をリセット信号生成回路7
0からのカウンタリセット信号Rを使用している。従っ
て、第2のカウンタ回路79ははリセット信号の種類が
相違するだけで、第1のカウンタ回路30とクロックφ
1,φ2で同様に動作するので、その詳細は省略する。This counter reset signal R is output to the second counter circuit 79. The second counter circuit 79 has the same circuit configuration as the first counter circuit 30 shown in FIG. 7, and is a hexadecimal (6-bit) counter. And
In the present embodiment, the reset signal R of the first counter circuit 30
While S is generated by the reset generation circuit 31 using the falling edge signal SD and the clock φ2, the second counter circuit 79 outputs the reset signal to the reset signal generation circuit 7
The counter reset signal R from 0 is used. Therefore, the second counter circuit 79 differs from the first counter circuit 30 by the clock φ only in the type of the reset signal.
1 and φ2 operate in the same manner, and the details are omitted.
【0066】なお、第2のカウンタ回路79の各出力信
号は、第1のカウンタ回路30の各出力信号CT0〜C
T5と区別するために、説明の便宜上、「a」の符号を
付加して出力信号CT0a〜CT5aと表記する。The output signals of the second counter circuit 79 correspond to the output signals CT0 to CT of the first counter circuit 30, respectively.
In order to distinguish from T5, for convenience of description, the reference numeral “a” is added and the output signals are denoted as CT0a to CT5a.
【0067】この第2のカウンタ回路79の各出力信号
CT0a〜CT5aは立下り幅信号生成回路80に出力
される。立下り幅信号生成回路80は、図13に示すよ
うに第1〜第8の生成回路部81a〜81hから構成さ
れるている。各生成回路部81a〜81hは同一の回路
構成であって、第1及び第2のナンド回路82,83と
ノア回路84とから構成されいて、第1及び第2ナンド
回路82,83に入力される出力信号CT0a〜CT5
a及び出力信号CT0a〜CT5aを反転させた出力信
号バーCT0a〜バーCT5aが異なるだけである。The output signals CT0a to CT5a of the second counter circuit 79 are output to the falling width signal generation circuit 80. The falling width signal generation circuit 80 includes first to eighth generation circuit units 81a to 81h as shown in FIG. Each of the generation circuit units 81a to 81h has the same circuit configuration and includes first and second NAND circuits 82 and 83 and a NOR circuit 84, which are input to the first and second NAND circuits 82 and 83. Output signals CT0a to CT5
a and output signals CT0a to CT5a obtained by inverting the output signals CT0a to CT5a.
【0068】そして、第1の生成回路部81aは第1の
ナンド回路82に出力信号CT0a,バーCT1a,C
T2aが入力され、第2のナンド回路83に出力信号C
T3a,バーCT4a,バーCT5aが入力される。The first generation circuit 81a supplies the first NAND circuit 82 with the output signals CT0a, CT1a,
T2a is input, and the output signal C is output to the second NAND circuit 83.
T3a, bar CT4a, and bar CT5a are input.
【0069】第2の生成回路部81bはその第1のナン
ド回路82に出力信号CT0a,CT1a,CT2aが
入力され、第2のナンド回路83に出力信号CT3a,
バーCT4a,バーCT5aが入力される。The second generation circuit section 81b receives the output signals CT0a, CT1a, CT2a in its first NAND circuit 82 and outputs the output signals CT3a, CT3a, CT3a in its second NAND circuit 83.
Bar CT4a and bar CT5a are input.
【0070】第3の生成回路部81cはその第1のナン
ド回路82に出力信号CT0a,バーCT1a,バーC
T2aが入力され、第2のナンド回路83に出力信号バ
ーCT3a,CT4a,バーCT5aが入力される。The third generation circuit 81c supplies the first NAND circuit 82 with the output signals CT0a, CT1a, C
T2a is input, and the output signals CT3a, CT4a, CT5a are input to the second NAND circuit 83.
【0071】第4の生成回路部81dはその第1のナン
ド回路82に出力信号CT0a,CT1a,バーCT2
aが入力され、第2のナンド回路83に出力信号バーC
T3a,CT4a,バーCT5aが入力される。The fourth generation circuit 81d supplies the first NAND circuit 82 with output signals CT0a, CT1a and CT2.
a is input to the second NAND circuit 83 and the output signal C
T3a, CT4a, and bar CT5a are input.
【0072】第5の生成回路部81eはその第1のナン
ド回路82に出力信号CT0a,バーCT1a,CT2
aが入力され、第2のナンド回路83に出力信号CT3
a,CT4a,CT5aが入力される。The fifth generator 81e supplies the first NAND circuit 82 with the output signals CT0a, CT1a and CT2.
a is input and the output signal CT3 is supplied to the second NAND circuit 83.
a, CT4a, and CT5a are input.
【0073】第6の生成回路部81fはその第1のナン
ド回路82に出力信号CT0a,CT1a,バーCT2
aが入力され、第2のナンド回路82に出力信号CT3
a,CT4a,CT5aが入力される。The sixth generation circuit 81f supplies the first NAND circuit 82 with output signals CT0a, CT1a, CT2.
a is input to the second NAND circuit 82 and the output signal CT3
a, CT4a, and CT5a are input.
【0074】第7の生成回路部81gはその第1のナン
ド回路82に出力信号CT0a,バーCT1a,バーC
T2aが入力され、第2のナンド回路83に出力信号C
T3a,CT4a,CT5aが入力される。The seventh generator 81g supplies the first NAND circuit 82 with the output signals CT0a, CT1a, C1.
T2a is input, and the output signal C is output to the second NAND circuit 83.
T3a, CT4a, and CT5a are input.
【0075】第8の生成回路部81hはその第1のナン
ド回路82に出力信号CT0a,CT1a,CT2aが
入力され、第2のナンド回路83に出力信号バーCT3
a,CT4a,CT5aが入力される。The eighth generator 81h receives the output signals CT0a, CT1a, and CT2a in the first NAND circuit 82, and outputs the output signal CT3 to the second NAND circuit 83.
a, CT4a, and CT5a are input.
【0076】すなわち、第1の生成回路部81aは第2
のカウンタ回路79がリセットされて、15個目の出力
信号CT0aが出力されたとき、パルス幅が出力信号C
T0aと同じ1ショットのパルス信号PSaを出力す
る。That is, the first generation circuit section 81a
Is reset and the fifteenth output signal CT0a is output, the pulse width of the output signal C
The one-shot pulse signal PSa that is the same as T0a is output.
【0077】また、第2の生成回路部81bは第2のカ
ウンタ回路79がリセットされて、16個目の出力信号
CT0aが出力されたとき、パルス幅が出力信号CT0
aと同じ1ショットのパルス信号PSbを出力する。Further, when the second counter circuit 79 is reset and the 16th output signal CT0a is output, the second generation circuit 81b changes the pulse width to the output signal CT0.
It outputs the same one-shot pulse signal PSb as a.
【0078】同様に、第3の生成回路部81cは17個
目の出力信号CT0aが出力されたとき、パルス信号P
Scを、第4の生成回路部81dは18個目の出力信号
CT0aが出力されたとき、パルス信号PSdを出力す
る。Similarly, when the 17th output signal CT0a is output, the third generation circuit 81c outputs the pulse signal P
The fourth generation circuit 81d outputs a pulse signal PSd when the eighteenth output signal CT0a is output.
【0079】また、第5の生成回路部81eは63個目
の出力信号CT0aが出力されたとき、パルス信号PS
eを、第6の生成回路部81fは62個目の出力信号C
T0aが出力されたとき、パルス信号PSfを出力す
る。さらに、第7の生成回路部81gは61個目の出力
信号CT0aが出力されたとき、パルス信号PSgを、
第8の生成回路部81hは60個目の出力信号CT0a
が出力されたとき、パルス信号PShを出力する。When the 63rd output signal CT0a is output, the fifth generation circuit 81e outputs the pulse signal PS.
e, the sixth generation circuit unit 81f outputs the 62nd output signal C
When T0a is output, a pulse signal PSf is output. Further, when the 61st output signal CT0a is output, the seventh generation circuit 81g outputs the pulse signal PSg,
The eighth generation circuit 81h outputs the 60th output signal CT0a.
Is output, the pulse signal PSh is output.
【0080】そして、第1〜第4の生成回路部81a〜
81dの各パルス信号PSa〜PSdは第2のセレクタ
回路87に出力される。一方、第5〜第8の生成回路部
81e〜81hの各パルス信号PSe〜PShは第3の
セレクタ回路88に出力される。The first to fourth generator circuits 81a to 81a
The respective pulse signals PSa to PSd of 81 d are output to the second selector circuit 87. On the other hand, the pulse signals PSe to PSh of the fifth to eighth generation circuit units 81e to 81h are output to the third selector circuit 88.
【0081】第2のセレクタ回路87はパルス信号PS
a〜PSdを入力し、そのいずれか1つを選択しその選
択した信号を終了信号PEとして出力する。第3のセレ
クタ回路88はパルス信号PSe〜PShを入力し、そ
のいずれか1つを選択しその選択した信号を開始信号P
Sとして出力する。The second selector circuit 87 outputs the pulse signal PS
a to PSd are input, any one of them is selected, and the selected signal is output as the end signal PE. The third selector circuit 88 receives the pulse signals PSe-PSh, selects any one of them, and outputs the selected signal to the start signal P
Output as S.
【0082】第2及び第3のセレクタ回路87,88は
外部入力装置によってレジスタ59bに設定された2ビ
ットのコード信号b2,b3に基づいてそれぞれパルス
信号PSa〜PSd、PSe〜PShのなかから所望の
1つを選択させるようになっている。そして、本実施例
では、パルス信号PSaが選択される時には、パルス信
号PSeが選択され、パルス信号PSbが選択される時
には、パルス信号PSfが選択される。また、パルス信
号PScが選択される時には、パルス信号PSgが選択
され、パルス信号PSdが選択される時には、パルス信
号PShが選択されるようにしている。The second and third selector circuits 87 and 88 are respectively selected from the pulse signals PSa to PSd and PSe to PSh based on the 2-bit code signals b2 and b3 set in the register 59b by the external input device. Is selected. In this embodiment, when the pulse signal PSa is selected, the pulse signal PSe is selected, and when the pulse signal PSb is selected, the pulse signal PSf is selected. When the pulse signal PSc is selected, the pulse signal PSg is selected, and when the pulse signal PSd is selected, the pulse signal PSh is selected.
【0083】第2のセレクタ回路87の終了信号PEと
第3のセレクタ回路88の開始信号PSはそれぞれアン
ド回路89,90を介してフリップフロップ回路91に
出力される。フリップフロップ回路91は終了信号PE
をリセット側入力端子に入力し、セット側入力端子に開
始信号PSを入力する。The end signal PE of the second selector circuit 87 and the start signal PS of the third selector circuit 88 are output to the flip-flop circuit 91 via AND circuits 89 and 90, respectively. The flip-flop circuit 91 outputs the end signal PE
Is input to the reset-side input terminal, and the start signal PS is input to the set-side input terminal.
【0084】セット側及びリセット側のアンド回路8
9,90はビットカウンタ92に接続されている。ビッ
トカウンタ92はデータフレームの各ビットが読み出さ
れる毎にカウント動作を行う。例えば、スタートビット
SBのときは「0」、パリティビットPのときには
「9」、ストップビットSTのときには「10」といっ
たようにカウントする。そして、ビットカウンタ92は
カウント値が「0」のとき、スタートビットSBが読み
出されるとき、リセット側のアンド回路90にHレベル
の信号を出力する。また、ビットカウンタ92はカウン
ト値が「10」のとき、ストップビットSTが読み出さ
れるとき、セット側のアンド回路89にHレベルの信号
を出力する。AND circuit 8 on set side and reset side
9 and 90 are connected to a bit counter 92. The bit counter 92 performs a counting operation every time each bit of the data frame is read. For example, the count is "0" for the start bit SB, "9" for the parity bit P, "10" for the stop bit ST, and so on. When the count value is “0” and the start bit SB is read, the bit counter 92 outputs an H-level signal to the AND circuit 90 on the reset side. When the count value is “10” and the stop bit ST is read, the bit counter 92 outputs an H-level signal to the AND circuit 89 on the set side.
【0085】従って、ビットカウンタ92がストップビ
ットSTをカウントしているときに第3のセレクタ回路
88から開始信号PSが出力されると、フリップフロッ
プ回路91はセットされる。続いて、ビットカウンタ9
2がスタートビットSBをカウントしているときに第2
のセレクタ回路87から終了信号PEが出力されると、
フリップフロップ回路91はリセットされる。Therefore, when the start signal PS is output from the third selector circuit 88 while the bit counter 92 is counting the stop bit ST, the flip-flop circuit 91 is set. Subsequently, the bit counter 9
When the second is counting the start bit SB, the second
When the end signal PE is output from the selector circuit 87 of
The flip-flop circuit 91 is reset.
【0086】すなわち、図15に示すようにフリップフ
ロップ回路91はセット側入力端子に開始信号PSを入
力するとHレベルに立上り、リセット側入力端子に終了
信号PEを入力するとLレベルに立下る立下りエッジ許
可信号ADを出力する。That is, as shown in FIG. 15, the flip-flop circuit 91 rises to the H level when the start signal PS is input to the set-side input terminal, and falls to the L level when the end signal PE is input to the reset-side input terminal. An edge enable signal AD is output.
【0087】そして、パルス信号PSaが終了信号P
E、パルス信号PSeが開始信号PSの場合、63個目
の出力信号CT0aからカウントアップ後の新たな15
個目の出力信号CT0aが出力される間、Hレベルの立
下りエッジ許可信号ADが出力される。Then, the pulse signal PSa is changed to the end signal P
E, when the pulse signal PSe is the start signal PS, a new 15 pulse after counting up from the 63rd output signal CT0a.
While the output signal CT0a is output, the H-level falling edge permission signal AD is output.
【0088】また、パルス信号PSbが終了信号PE、
パルス信号PSfが開始信号PSの場合、62個目の出
力信号CT0aからカウントアップ後の新たな16個目
の出力信号CT0aが出力される間、Hレベルの立下り
エッジ許可信号ADが出力される。The pulse signal PSb is the end signal PE,
When the pulse signal PSf is the start signal PS, the H-level falling edge enable signal AD is output while the new 16th output signal CT0a after counting up is output from the 62nd output signal CT0a. .
【0089】さらに、パルス信号PScが終了信号P
E、パルス信号PSgが開始信号PSの場合、61個目
の出力信号CT0aからカウントアップ後の新たな17
個目の出力信号CT0aが出力される間、Hレベルの立
下りエッジ許可信号ADが出力される。Further, the pulse signal PSc is changed to the end signal P
E, when the pulse signal PSg is the start signal PS, a new 17 after counting up from the 61st output signal CT0a
While the output signal CT0a is output, the H-level falling edge permission signal AD is output.
【0090】さらにまた、パルス信号PSdが終了信号
PE、パルス信号PShが開始信号PSの場合、60個
目の出力信号CT0aからカウントアップ後の新たな1
8個目の出力信号CT0aが出力される間、Hレベルの
立下りエッジ許可信号ADが出力される。Further, when the pulse signal PSd is the end signal PE and the pulse signal PSh is the start signal PS, a new 1 after counting up from the 60th output signal CT0a.
While the eighth output signal CT0a is output, the H-level falling edge permission signal AD is output.
【0091】従って、第2、第3のセレクタ回路87,
88で選択された終了信号PEと開始信号PSによっ
て、4種類のタイミング及びパルスの幅が異なるHレベ
ルの立下りエッジ許可信号ADがフリップフロップ回路
91から出力される。Therefore, the second and third selector circuits 87,
In response to the end signal PE and the start signal PS selected at 88, the flip-flop circuit 91 outputs an H-level falling edge enable signal AD having four types of timings and different pulse widths.
【0092】そして、立下りエッジ許可信号ADは前記
エッジ検出回路20のエッジ検出回路部20aに設けた
アンド回路22に出力される。従って、エッジ検出回路
部20aはHレベルの立下りエッジ許可信号ADがアン
ド回路22に出力されている間だけ、受信データDIN
のスタートビット信号SBの立下りエッジを検出するこ
とになる。The falling edge permission signal AD is output to the AND circuit 22 provided in the edge detection circuit section 20a of the edge detection circuit 20. Therefore, the edge detection circuit unit 20a receives the reception data DIN only while the H level falling edge permission signal AD is being output to the AND circuit 22.
Of the start bit signal SB is detected.
【0093】次に上記のように構成したデータ伝送装置
におけるスタートビット検出装置の作用について説明す
る。いま、スタートビット検出装置は新たな受信データ
DINを受信すると、エッジ検出回路20にその新たな
データフレームの図16に示すスタートビット信号SB
が最初に入力される。またこのとき、フリップフロップ
回路91からHレベルの立下りエッジ許可信号ADが出
力されている。Next, the operation of the start bit detection device in the data transmission device configured as described above will be described. Now, when the start bit detecting device receives the new reception data DIN, the start bit signal SB of the new data frame shown in FIG.
Is entered first. At this time, the falling edge permission signal AD at the H level is output from the flip-flop circuit 91.
【0094】エッジ検出回路20の検出回路部20aは
スタートビット信号SBがLレベルへの立下りを、ナン
ド回路22で検知し、同ナンド回路22からHレベルの
立下りエッジ信号SDを出力する。The detection circuit section 20a of the edge detection circuit 20 detects the fall of the start bit signal SB to the L level by the NAND circuit 22, and outputs the H level falling edge signal SD from the NAND circuit 22.
【0095】このHレベルの立下りエッジ信号SDは第
1のカウンタ回路30に出力され、立下りエッジ信号S
Dとクロック信号φ2とで第1のカウンタ回路30をリ
セットさせる。リセットされた第1のカウンタ回路30
は再びクロックφ1に同期してカウント動作を続ける。The falling edge signal SD at the H level is output to the first counter circuit 30, and the falling edge signal S
The first counter circuit 30 is reset by D and the clock signal φ2. First counter circuit 30 reset
Resumes the count operation in synchronization with the clock φ1 again.
【0096】第1のカウンタ回路30はクロックφ1を
各分周比で分周した出力信号CT0〜CT5を立上り幅
信号生成回路50に出力する。出力信号CT0がリセッ
トされてから64個出力するまでの間に立上り幅信号生
成回路50は出力信号CT1〜CT5に基づいて出力タ
イミング及びパルス幅の異なる4種類、即ち図10に示
す第1〜第4の立上り幅検出信号Wa〜Wdを生成す
る。The first counter circuit 30 outputs to the rising width signal generation circuit 50 output signals CT0 to CT5 obtained by dividing the clock φ1 by the respective division ratios. During the period from when the output signal CT0 is reset to when 64 output signals are output, the rising width signal generation circuit 50 outputs four types of signals having different output timings and pulse widths based on the output signals CT1 to CT5, that is, the first to fourth signals shown in FIG. 4 rise width detection signals Wa to Wd.
【0097】第1〜第4の立上り幅検出信号Wa〜Wd
は第1のセレクタ回路59に出力される。第1のセレク
タ回路59は外部入力装置によってレジスタ59aに設
定された2ビットのコード信号b0,b1に基づいて第
1〜第4の立上り幅検出信号Wa〜Wdのなかから所望
の1つを選択する。例えば、第1の立上り幅検出信号W
aを選択したとき、セレクタ回路59は第1の立上り幅
検出信号Waを立上り幅検出信号Wとして確定信号生成
回路60に出力する。First to fourth rising width detection signals Wa to Wd
Is output to the first selector circuit 59. The first selector circuit 59 selects a desired one from the first to fourth rising width detection signals Wa to Wd based on the 2-bit code signals b0 and b1 set in the register 59a by an external input device. I do. For example, the first rising width detection signal W
When a is selected, the selector circuit 59 outputs the first rising width detection signal Wa as the rising width detection signal W to the confirmation signal generation circuit 60.
【0098】一方、立上り幅検出信号Wが生成されてい
る間、前記エッジ検出回路20の許可信号発生回路部2
0bには前記したHレベルの立下りエッジ信号SDが入
力される。許可信号発生回路部20bは立下りエッジ信
号SDに応答して、Lレベルの立上りエッジ許可信号A
Uを検出回路部20aのノア回路23に出力する。従っ
て、この状態で、検出回路部20aはスタービット信号
SBの立上りを検出することが可能な状態となる。On the other hand, while the rising width detection signal W is being generated, the enable signal generation circuit 2 of the edge detection circuit 20
The falling edge signal SD at the H level is input to 0b. In response to the falling edge signal SD, the permission signal generation circuit 20b responds to the L level rising edge permission signal A
U is output to the NOR circuit 23 of the detection circuit section 20a. Therefore, in this state, the detection circuit section 20a is in a state where it can detect the rising of the star bit signal SB.
【0099】やがて、スタービット信号SBがHレベル
に立上ると、検出回路部20aのノット回路21からL
レベルの反転信号バーDINが出力され、検出回路部2
0aのノア回路23からHレベルの立上りエッジ信号S
Uが出力される。Hレベルの立上りエッジ信号SUは先
に発生した立下りエッジ信号SDと同様に確定信号生成
回路60に出力される。Then, when the star bit signal SB rises to the H level, the knot circuit 21 of the detection circuit section 20a switches to the L level.
The inverted level signal DIN is output and the detection circuit 2
0a from the NOR circuit 23 at the H level rising edge signal S
U is output. The high-level rising edge signal SU is output to the decision signal generation circuit 60 in the same manner as the previously generated falling edge signal SD.
【0100】なお、Hレベルの立上りエッジ信号SUの
発生に基づいて許可信号発生回路部20bは立上りエッ
ジ信号SUをLレベルからHレベルに保持する。従っ
て、立上りエッジ信号SUがHレベルに保持されている
間は、受信データDINに含まれたノイズによってHレ
ベルに立上がる信号が出力されても、立上りエッジ信号
SUとしてHレベルの信号を出力することはない。The permission signal generation circuit section 20b holds the rising edge signal SU from L level to H level based on the generation of the H level rising edge signal SU. Therefore, while the rising edge signal SU is held at the H level, a signal of the H level is output as the rising edge signal SU even if a signal rising to the H level is output due to noise included in the received data DIN. Never.
【0101】確定信号生成回路60は先に発生した立下
りエッジ信号SDに基づいてナンド回路66にHレベル
の出力信号を出力している。ナンド回路66は立下りエ
ッジ信号SDの発生後、前記第1のセレクタ回路59で
選択したHレベルの立上り幅検出信号Wを入力し、前記
Hレベルの立上りエッジ信号SUの入力を待つ。The decision signal generation circuit 60 outputs an H-level output signal to the NAND circuit 66 based on the previously generated falling edge signal SD. After the generation of the falling edge signal SD, the NAND circuit 66 inputs the H level rising width detection signal W selected by the first selector circuit 59 and waits for the input of the H level rising edge signal SU.
【0102】そして、Hレベルの立上り幅検出信号Wを
入力している間にHレベルの立上りエッジ信号SUが入
力されると、ナンド回路66はLレベルとなり、次段の
ノット回路67を介してスタートビット信号SBである
ことを確定するHレベルの確定信号SXを出力する。When the H-level rising edge signal SU is input while the H-level rising width detection signal W is being input, the NAND circuit 66 goes to the L level, and via the knot circuit 67 of the next stage. An H level determination signal SX for determining the start bit signal SB is output.
【0103】すなわち、確定信号SXはHレベルの立上
り幅検出信号Wを入力している間にHレベルの立上りエ
ッジ信号SUが出力されたときのみに発生する。従っ
て、Hレベルの立上り幅検出信号Wを利用しないで、H
レベルの立上りエッジ信号SUのみで確定信号SXを生
成する場合と相違して、エッジ検出回路20からの出力
される信号に含まれたノイズによってHレベルに立上が
る信号が出力されても、これを立上りエッジ信号SUと
して判断する確率は非常に小さくすることができる。That is, the decision signal SX is generated only when the H level rising edge signal SU is output while the H level rising width detection signal W is being input. Therefore, H level rise width detection signal W is not used,
Unlike the case where the decision signal SX is generated only by the rising edge signal SU of the level, even if the signal rising to the H level is output due to the noise included in the signal output from the edge detection circuit 20, this is not changed. The probability of determining as the rising edge signal SU can be made very small.
【0104】しかも、外部入力装置によって2ビットの
コード信号b0,b1をレジスタ59aに適宜設定する
だけで、出力タイミング及びパルス幅の異なる4種類の
立上り幅検出信号Wを第1のセレクタ回路59から得る
ことができる。従って、立上りエッジ信号SU、即ちス
タートビット信号SBの立上り検出のノイズガード期間
を適宜変更することができる。その結果、当該データ伝
送装置のシステムに適したノイズガード期間が簡単に設
定することができる。Further, only by appropriately setting the 2-bit code signals b0 and b1 in the register 59a by the external input device, four types of rising edge detection signals W having different output timings and pulse widths can be output from the first selector circuit 59. Obtainable. Therefore, the noise guard period for detecting the rising edge signal SU, that is, the rising edge of the start bit signal SB can be changed as appropriate. As a result, a noise guard period suitable for the system of the data transmission device can be easily set.
【0105】そして、Hレベルの立上りエッジ信号SU
又は立上り幅検出信号Wが消失すると、Hレベルの確定
信号SXも消失する。また、確定信号生成回路60は立
上り幅信号生成回路50のカウントアップ検出回路部5
0aからのカウントアップ信号CUを入力し、次の確定
信号SXの生成動作を待つ。Then, the high-level rising edge signal SU
Alternatively, when the rising width detection signal W disappears, the H level determination signal SX also disappears. Further, the fixed signal generation circuit 60 is provided in the count-up detection circuit section 5 of the rising width signal generation circuit 50.
Input the count-up signal CU from 0a and wait for the next generation operation of the decision signal SX.
【0106】確定信号SXは図示しない中央処理装置
(CPU)に出力され、その中央処理装置はこの確定信
号SXからスタートビット信号SBの後に続く各ビット
信号に基づいて1フレームのデータ解析を行うために使
用さる。The determination signal SX is output to a central processing unit (CPU) (not shown). The central processing unit performs one frame of data analysis based on each bit signal following the start bit signal SB from the determination signal SX. Used for
【0107】また、確定信号SXはリセット信号生成回
路70に出力される。リセット信号生成回路70はHレ
ベルの確定信号SXを入力すると、図12に示すように
フリップフロップ回路71は反転動作し、リセット側出
力端子はHレベルとなる。このHレベルはクロック信号
φ1に同期してラッチ回路74にて保持される。そし
て、ラッチ回路74はアンド回路75にHレベルの信号
を出力する。やがてアンド回路75にHレベルのカウン
トアップ信号CUが入力されると、同アンド回路75は
Hレベルのカウンタリセット信号Rを出力する。Further, the decision signal SX is output to the reset signal generation circuit 70. When the reset signal generation circuit 70 receives the H-level decision signal SX, the flip-flop circuit 71 performs an inversion operation as shown in FIG. 12, and the reset-side output terminal goes high. This H level is held by the latch circuit 74 in synchronization with the clock signal φ1. Then, the latch circuit 74 outputs an H-level signal to the AND circuit 75. When the H-level count-up signal CU is input to the AND circuit 75, the AND circuit 75 outputs an H-level counter reset signal R.
【0108】やがて、カウントアップ検出回路部50a
からのカウントアップ信号CUが入力されると、Hレベ
ルのカウンタリセット信号Rは消失し次の新たな確定信
号SXを待つ。Eventually, the count-up detection circuit 50a
, The counter reset signal R at the H level disappears and waits for the next new decision signal SX.
【0109】Hレベルのカウンタリセット信号Rは第2
のカウンタ回路79に出力される。第2のカウンタ回路
79はこのカウンタリセット信号Rにてリセットされ
る。リセットされた第2のカウンタ回路79は再びクロ
ックφ1に同期してカウント動作を続ける。The H level counter reset signal R is
Is output to the counter circuit 79. The second counter circuit 79 is reset by the counter reset signal R. The reset second counter circuit 79 continues counting operation again in synchronization with the clock φ1.
【0110】第2のカウンタ回路79はクロックφ1を
各分周比で分周した出力信号CT0a〜CT5aを立下
り幅信号生成回路80に出力する。出力信号CT0aが
リセットされてから64個出力するまでの間に立下り幅
信号生成回路80は出力信号CT0a〜CT5a,バー
CT0a〜CT5aに基づいて出力タイミングの異なる
8種類、即ち図13に示すパルス信号PSa〜PShを
生成する。The second counter circuit 79 outputs, to the falling width signal generation circuit 80, output signals CT0a to CT5a obtained by dividing the clock φ1 by the respective division ratios. During the period from when the output signal CT0a is reset to when 64 output signals are output, the falling width signal generation circuit 80 outputs eight types having different output timings based on the output signals CT0a to CT5a and the bars CT0a to CT5a, that is, the pulses shown in FIG. The signals PSa to PSh are generated.
【0111】そして、パルス信号PSa〜PSdは第2
のセレクタ回路87に入力される。パルス信号PSe〜
PShは第3のセレクタ回路88に入力される。第2の
セレクタ回路87は外部入力装置によってレジスタ59
bに設定された2ビットのコード信号b2,b3に基づ
いてパルス信号PSa〜PSdのなかから所望の1つを
選択する。第3のセレクタ回路88は同じくレジスタ5
9bに設定されたコード信号b2,b3に基づいてパル
ス信号PSe〜PShのなかから所望の1つを選択す
る。The pulse signals PSa to PSd are the second
Is input to the selector circuit 87. Pulse signal PSe ~
PSh is input to the third selector circuit 88. The second selector circuit 87 is connected to a register 59 by an external input device.
A desired one is selected from the pulse signals PSa to PSd based on the 2-bit code signals b2 and b3 set to b. The third selector circuit 88 also has a register 5
A desired one is selected from the pulse signals PSe to PSh based on the code signals b2 and b3 set to 9b.
【0112】そして、パルス信号PSaとパルス信号P
Seが選択されると、パルス信号PSaを終了信号P
E、パルス信号PSeを開始信号PSとして各セレクタ
87,88はそれぞれのアンド回路89,90に出力す
る。最初にパルス信号PSeの開始信号PSがアンド回
路90に出力されたのち、パルス信号PSaを終了信号
PEがアンド回路89に出力される。Then, the pulse signal PSa and the pulse signal P
When Se is selected, the pulse signal PSa is changed to the end signal P
E, the selectors 87 and 88 output the pulse signal PSe to the respective AND circuits 89 and 90 as the start signal PS. After the start signal PS of the pulse signal PSe is output to the AND circuit 90, the end signal PE of the pulse signal PSa is output to the AND circuit 89.
【0113】この時、スタートビット信号SB、即ち立
下りエッジ信号SDにてリセットされた第1のカウンタ
回路30はカウントアップし、カウントアップ信号CU
が出力されてる。従って、ビットカウンタ92は少なく
ともこの時点ではカウント値は「1」となって、スター
トビットSBをカウントしていない。その結果、パルス
信号PSeの開始信号PS及びパルス信号PSaの終了
信号PEはフリップフロップ回路91に出力されない。
そして、この時点では立下りエッジ許可信号ADはLレ
ベルの状態となっている。At this time, the first counter circuit 30 reset by the start bit signal SB, that is, the falling edge signal SD, counts up and the count-up signal CU.
Is output. Accordingly, the count value of the bit counter 92 is "1" at least at this point, and the bit counter 92 does not count the start bit SB. As a result, the start signal PS of the pulse signal PSe and the end signal PE of the pulse signal PSa are not output to the flip-flop circuit 91.
At this time, the falling edge permission signal AD is at the L level.
【0114】従って、第2のカウンタ回路79が出力信
号CT0aを64個出力してカウントアップする毎に開
始信号PS及び終了信号PEが生成するがフリップフロ
ップ回路91に出力されない。やがて、当該データフレ
ームのストップビットSTが入力されると、ビットカウ
ンタ92のカウント値は「10」となり、アンド回路8
9にHレベルの信号を出力する。Therefore, every time the second counter circuit 79 outputs 64 output signals CT0a and counts up, the start signal PS and the end signal PE are generated, but are not output to the flip-flop circuit 91. Eventually, when the stop bit ST of the data frame is input, the count value of the bit counter 92 becomes “10”, and the AND circuit 8
9 to output an H-level signal.
【0115】そして、まず第3のセレクタ回路88から
パルス信号PSeの開始信号PSが出力されると、フリ
ップフロップ回路91はセットされHレベルの立下りエ
ッジ許可信号ADを出力することになる。この立下りエ
ッジ許可信号ADはエッジ検出回路20に設けた検出回
路部20aのアンド回路22に出力される。従って、検
出回路部20aのアンド回路22はこの時点から次の新
たなデータフレームのイタートビット信号SBの立下り
検出が可能な状態になる。When the start signal PS of the pulse signal PSe is output from the third selector circuit 88, the flip-flop circuit 91 is set and outputs the falling edge permission signal AD at H level. The falling edge permission signal AD is output to the AND circuit 22 of the detection circuit section 20a provided in the edge detection circuit 20. Accordingly, the AND circuit 22 of the detection circuit section 20a is in a state where the falling of the interrupt bit signal SB of the next new data frame can be detected from this point.
【0116】そして、データフレームがストップビット
STが入力された後、ビットカウンタ92のカウント値
は「0」となると、アンド回路90にHレベルの信号を
出力する。第2のセレクタ回路87からカウントアップ
後に生成されたパルス信号PSaの終了信号PEが出力
されると、フリップフロップ回路91はリセットされ、
立下りエッジ許可信号ADはLレベルとなる。When the stop value ST of the data frame is input and the count value of the bit counter 92 becomes "0", an H-level signal is output to the AND circuit 90. When the end signal PE of the pulse signal PSa generated after counting up is output from the second selector circuit 87, the flip-flop circuit 91 is reset,
The falling edge permission signal AD becomes L level.
【0117】すなわち、検出回路部20aのアンド回路
22は立下りエッジ許可信号ADがHレベルにある間の
み、即ちデータフレームのスタートビット信号SBを入
力するときのみに、立下り検出が可能になっている。That is, the AND circuit 22 of the detection circuit section 20a can detect the falling edge only while the falling edge permission signal AD is at the H level, that is, only when the start bit signal SB of the data frame is input. ing.
【0118】従って、立下りエッジ許可信号ADを利用
しないで、スタートビット信号SBの立下りを検出する
場合に比べて、エッジ検出回路20に入力される受信デ
ータ中に含まれるノイズによってLレベルに立下がる信
号が出力されても、これを立下りエッジ信号SDとして
判断する確率は非常に小さくすることができる。しか
も、データフレームのスタートビット信号SBを入力す
るときのみに、立下り検出が可能になので、さらに精度
の高い検出が可能となる。Therefore, as compared with the case where the falling edge of start bit signal SB is detected without using falling edge permission signal AD, noise included in the received data input to edge detection circuit 20 causes L level to fall. Even if a falling signal is output, the probability of determining this as a falling edge signal SD can be made very small. In addition, since falling detection is possible only when the start bit signal SB of the data frame is input, detection with higher accuracy is possible.
【0119】さらに、外部入力装置によって2ビットの
コード信号b2,b3をレジスタ59bに適宜設定する
だけで、出力タイミングの異なる8種類のパルス信号P
Sa〜PShを第2,第3のセレクタ回路87,88か
ら得ることができる。従って、4種類の出力タイミング
及びパルス幅の異なる立下りエッジ許可信号ADを選択
することができ、立下りエッジ信号SD、即ちスタート
ビット信号SBの立下り検出のノイズガード期間を適宜
変更することができる。その結果、当該データ伝送装置
のシステムに適したスタートビット信号SBの立下り検
出のノイズガード期間が簡単に設定することができる。Further, only by appropriately setting the 2-bit code signals b2 and b3 in the register 59b by an external input device, eight types of pulse signals P having different output timings can be obtained.
Sa to PSh can be obtained from the second and third selector circuits 87 and 88. Therefore, four types of output timings and falling edge enable signals AD having different pulse widths can be selected, and the falling edge signal SD, that is, the noise guard period for detecting the falling of the start bit signal SB can be appropriately changed. it can. As a result, it is possible to easily set the noise guard period for detecting the fall of the start bit signal SB suitable for the system of the data transmission device.
【0120】そして、以後同様な動作を繰り返しその時
々のデータフレームのスタートビット信号SBの立下り
及び立上りを検出して確定信号SXを出力する。以上詳
述したように、本実施例によればスタートビット信号S
Bの立下り検出の期間を決定する立下りエッジ許可信号
ADの出力タイミング及び出力期間を適宜変更すること
ができる。また、スタートビット信号SBの立上り検出
の期間を決定する立上り幅検出信号Wの出力タイミング
及び出力期間を適宜変更することができる。Thereafter, the same operation is repeated to detect the falling and rising of the start bit signal SB of the data frame at each time, and to output the decision signal SX. As described in detail above, according to the present embodiment, the start bit signal S
The output timing and output period of the falling edge permission signal AD that determines the period for detecting the falling edge of B can be changed as appropriate. Further, the output timing and the output period of the rising width detection signal W for determining the period of the rising detection of the start bit signal SB can be appropriately changed.
【0121】従って、当該データ伝送装置のシステムに
適したスタートビット信号SBの立下り及び立上り検出
のノイズガード期間が簡単に設定することができる。種
々異なるデータ伝送装置のシステムにも対応することが
できる。Therefore, it is possible to easily set the noise guard period for detecting the fall and rise of the start bit signal SB suitable for the system of the data transmission device. Various data transmission device systems can be supported.
【0122】また、本実施例では、立上り幅検出信号W
を生成する場合、第1のカウンタ回路30の各出力信号
CT0〜CT5を使用している。そして、このカウンタ
回路30を常にスタートビット信号SBの立下り(立下
りエッジ信号SD)に応答してリセットさせるようにし
た。従って、第1のカウンタ回路30は常にスタートビ
ット信号SBの立下りを基準としてカウント動作される
ことになる。その結果、スタートビット信号SB立下り
と常に同期のとれた各種の立上り幅検出信号Wを生成す
ることができ、精度の高いスタートビット信号SBの立
上り検出を行うことができる。In the present embodiment, the rising width detection signal W
Is generated, the output signals CT0 to CT5 of the first counter circuit 30 are used. Then, the counter circuit 30 is always reset in response to the fall of the start bit signal SB (falling edge signal SD). Therefore, the first counter circuit 30 always counts on the basis of the fall of the start bit signal SB. As a result, various rising width detection signals W that are always synchronized with the falling of the start bit signal SB can be generated, and the rising of the start bit signal SB can be detected with high accuracy.
【0123】さらに、立下りエッジ許可信号ADを生成
する場合、第2のカウンタ回路79の各出力信号CT0
a〜CT5aを使用している。そして、このカウンタ回
路79を常に確定信号SX(立上りエッジ信号SU)に
基づいて生成されたリセット信号生成回路70からのリ
セット信号Rに応答してリセットさせるようにした。従
って、第2のカウンタ回路79は常にリセット信号R
(確定信号SX)を基準としてカウント動作されること
になる。その結果、スタートビット信号SB立上りと常
に同期のとれた各種の立下りエッジ許可信号ADを生成
することができ、精度の高いスタートビット信号SBの
立下り検出を行うことができる。Further, when generating the falling edge permission signal AD, each output signal CT0 of the second counter circuit 79 is generated.
a to CT5a are used. Then, the counter circuit 79 is always reset in response to the reset signal R from the reset signal generation circuit 70 generated based on the determination signal SX (rising edge signal SU). Therefore, the second counter circuit 79 always outputs the reset signal R
The counting operation is performed based on the (determination signal SX). As a result, various falling edge permission signals AD always synchronized with the rising of the start bit signal SB can be generated, and the falling of the start bit signal SB can be detected with high accuracy.
【0124】なお、本発明は前記実施例に限定されるも
のではなく以下の態様で実施してもよい。 (1)前記実施例では立上り幅信号生成回路50におい
て4種類の立上り幅検出信号Wを生成するための第1〜
第4の立上り幅検出信号Wa〜Wdを生成したが、実施
例とは異なる出力タイミング及び出力期間の異なる第1
〜第4の立上り幅検出信号Wa〜Wdを生成するように
してもよい。勿論、4種類に限定されるものではなく、
適宜の数に変更して実施してもよい。The present invention is not limited to the above embodiment, but may be implemented in the following modes. (1) In the above-described embodiment, the first to fourth rising edge detection signals W are generated by the rising edge signal generation circuit 50.
Although the fourth rising width detection signals Wa to Wd have been generated, the first rising timing detection signals Wa to Wd have different output timings and output periods from the first embodiment.
To fourth rising width detection signals Wa to Wd may be generated. Of course, it is not limited to four types,
The number may be changed to an appropriate number.
【0125】また、立上り幅検出信号Wを生成するため
の回路は、出力タイミング及び出力期間の異なる信号が
生成されるものであればよく、例えば前記立下りエッジ
許可信号ADを生成する立下り幅信号生成回路80、第
2及び第3のセレクタ回路87,88及びフリップフロ
ップ回路91のような回路で構成してもよい。 (2)立下り幅信号生成回路80、第2及び第3のセレ
クタ回路87,88及びフリップフロップ回路91によ
って、4種類の立下りエッジ許可信号ADを生成した
が、実施例とは異なる出力タイミング及び出力期間の異
なる立下りエッジ許可信号ADを生成するようにしても
よい。勿論、4種類に限定されるものではなく、適宜の
数に変更して実施してもよい。The circuit for generating the rising width detection signal W may be any circuit that can generate signals having different output timings and output periods. For example, a falling width for generating the falling edge permission signal AD may be used. A circuit such as the signal generation circuit 80, the second and third selector circuits 87 and 88, and the flip-flop circuit 91 may be used. (2) Four types of falling edge permission signals AD are generated by the falling width signal generation circuit 80, the second and third selector circuits 87 and 88, and the flip-flop circuit 91, but the output timing is different from that of the embodiment. Alternatively, a falling edge permission signal AD having a different output period may be generated. Of course, the present invention is not limited to the four types, and may be changed to an appropriate number.
【0126】また、立下りエッジ許可信号ADの生成回
路は、出力タイミング及び出力期間の異なる信号が生成
されるものであればよく、例えば立上り幅生成信号生成
回路50のような回路で構成してもよい。 (3)立上り幅検出信号W及び立下りエッジ許可信号A
Dを選択するために、それぞれレジスタ59a,59b
を設けたが、これを1つのレジスタにして実施してもよ
い。Further, the circuit for generating the falling edge permission signal AD may be any circuit that can generate signals having different output timings and output periods. For example, the circuit may be configured as a rising width generation signal generation circuit 50. Is also good. (3) Rising width detection signal W and falling edge permission signal A
To select D, registers 59a, 59b
Is provided, but this may be implemented as one register.
【0127】[0127]
【発明の効果】以上詳述したように、本発明によれば、
スタートビット信号のノイズガード期間を適宜変更で
き、種々のデータ伝送システムに対応することができる
優れた効果がある。As described in detail above, according to the present invention,
There is an excellent effect that the noise guard period of the start bit signal can be changed as appropriate, and it is possible to cope with various data transmission systems.
【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明の一実施例を示すスタートビット検出回
路の一部ブロック図である。FIG. 2 is a partial block diagram of a start bit detection circuit showing one embodiment of the present invention.
【図3】スタートビット検出回路の一部ブロック回路図
である。FIG. 3 is a partial block circuit diagram of a start bit detection circuit.
【図4】エッジ検出回路における検出回路部のブロック
図である。FIG. 4 is a block diagram of a detection circuit unit in the edge detection circuit.
【図5】エッジ検出回路における許可信号発生回路部の
ブロック図である。FIG. 5 is a block diagram of a permission signal generation circuit section in the edge detection circuit.
【図6】エッジ検出回路のタイムチャート図である。FIG. 6 is a time chart of the edge detection circuit.
【図7】第1のカウンタ回路のブロック図である。FIG. 7 is a block diagram of a first counter circuit.
【図8】第1のカウンタ回路のタイミングチャート図で
ある。FIG. 8 is a timing chart of the first counter circuit.
【図9】立上り幅信号生成回路のブロック図である。FIG. 9 is a block diagram of a rising width signal generation circuit.
【図10】立上り幅信号生成回路のタイミングチャート
図である。FIG. 10 is a timing chart of a rising width signal generation circuit.
【図11】確定信号生成回路のブロック図である。FIG. 11 is a block diagram of a decision signal generation circuit.
【図12】リセット信号生成回路のブロック図である。FIG. 12 is a block diagram of a reset signal generation circuit.
【図13】立下り幅信号生成回路のブロック図である。FIG. 13 is a block diagram of a falling width signal generation circuit.
【図14】立下り幅信号生成回路のタイミングチャート
図である。FIG. 14 is a timing chart of the falling width signal generation circuit.
【図15】フリップフロップ回路のタイムチャート図で
ある。FIG. 15 is a time chart of the flip-flop circuit.
【図16】データフレームを示すデータフレーム構成図
である。FIG. 16 is a data frame configuration diagram showing a data frame.
【図17】スタートビット信号の波形図である。FIG. 17 is a waveform diagram of a start bit signal.
1 第1のエッジ検出回路 2 第2のエッジ検出回路 3 第1の検出期間設定回路 4 第2の検出期間設定回路 5 確定回路 DIN 受信データ SD,SU エッジ信号 SX 確定信号 DESCRIPTION OF SYMBOLS 1 1st edge detection circuit 2 2nd edge detection circuit 3 1st detection period setting circuit 4 2nd detection period setting circuit 5 determination circuit DIN reception data SD, SU edge signal SX determination signal
フロントページの続き (56)参考文献 特開 平1−122228(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 7/04 H04L 25/40 Continuation of front page (56) References JP-A-1-122228 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04L 7/04 H04L 25/40
Claims (2)
録したスタートビットを含む複数ビットから構成される
データフレームを入力し、そのスタートビットの先頭を
示すデータに基づいて発生する反転信号と、その反転
後、元の状態に復帰する反転復帰信号とを検出してデー
タフレーム中のスタートビットの入力を検出するデータ
伝送装置におけるスタートビット検出装置において、 反転信号を検出する第1のエッジ検出回路(1)と、 反転復帰信号を検出する第2のエッジ検出回路(2)
と、 反転信号が発生する前後の一定期間を複数種類用意し、
その複数種類の期間の中から1つの期間を選択し、その
選択した期間だけ第1のエッジ検出回路の(1)検出動
作を可能にする第1の検出期間設定回路(3)と、 反転復帰信号が発生する前後の一定期間を複数種類用意
し、その複数種類の期間の中から1つの期間を選択し、
その選択期間だけ第2のエッジ検出回路(2)の検出動
作を可能にする第2の検出期間設定回路(4)と、 第1のエッジ検出回路(1)からのエッジ信号(SD)
と第2のエッジ検出回路(2)からのエッジ信号(S
U)を入力したとき、当該データフレーム中のスタート
ビットの入力を確定する確定回路(5)とを設けたこと
を特徴とするデータ伝送装置におけるスタートビット検
出装置。1. A data frame comprising a plurality of bits including a start bit in which data indicating the start is recorded in a start bit, an inverted signal generated based on the data indicating the start of the start bit, and an inverted signal In a start bit detection device in a data transmission device for detecting an input of a start bit in a data frame by detecting an inverted return signal that returns to an original state after the inversion, a first edge detection circuit for detecting an inverted signal ( 1) and a second edge detection circuit (2) for detecting an inversion return signal
And several types of fixed periods before and after the inversion signal is generated,
A first detection period setting circuit (3) for selecting one period from the plurality of types of periods and enabling the (1) detection operation of the first edge detection circuit only during the selected period; A plurality of types of fixed periods before and after the signal is generated are prepared, and one period is selected from the plurality of types of periods,
A second detection period setting circuit (4) for enabling the detection operation of the second edge detection circuit (2) during the selection period; and an edge signal (SD) from the first edge detection circuit (1).
And the edge signal (S) from the second edge detection circuit (2).
A start bit detection device in a data transmission device, comprising: a determination circuit (5) for determining the input of a start bit in the data frame when U) is input.
回路(5)からの確定信号(SX)に基づいてリセット
されるビットカウンタ回路(79)と、ビットカウンタ
回路(79)の各ビットから出力される出力信号(CT
0a〜CT5a)に基づいて出力タイミング及びパルス
幅の異なる複数種類の反転検出信号(AD)を生成し、
その複数種類の反転復帰検出信号(Wa〜Wd)の中か
ら1つを選択する第1の信号生成回路(80,87,8
8,91)とからなり、 第2の検出期間設定回路(4)は、第1のエッジ検出回
路(1)からのエッジ検出信号(SD)に基づいてリセ
ットされるビットカウンタ回路(30)と、ビットカウ
ンタ回路(30)の各ビットから出力される出力信号
(CT0〜CT5)に基づいて出力タイミング及びパル
ス幅の異なる複数種類の反転復帰検出信号(Wa〜W
d)を生成し、その複数種類の反転復帰検出信号(Wa
〜Wd)の中から1つを選択する第2の信号生成回路
(50,59)とから構成したことを特徴とする請求項
1に記載のデータ伝送装置におけるスタートビット検出
装置。2. A first detection period setting circuit (3) comprising: a bit counter circuit (79) that is reset based on a determination signal (SX) from a determination circuit (5); An output signal (CT) output from each bit
0a to CT5a) to generate a plurality of types of inversion detection signals (AD) having different output timings and pulse widths,
A first signal generation circuit (80, 87, 8) for selecting one from the plurality of types of inversion return detection signals (Wa to Wd)
8, 91). The second detection period setting circuit (4) includes a bit counter circuit (30) reset based on an edge detection signal (SD) from the first edge detection circuit (1). , A plurality of types of inversion recovery detection signals (Wa to W) having different output timings and pulse widths based on output signals (CT0 to CT5) output from each bit of the bit counter circuit (30).
d), and generates a plurality of types of inverted return detection signals (Wa).
2. The start bit detecting device in the data transmission device according to claim 1, further comprising a second signal generation circuit that selects one of the start signal and the second signal generation circuit. 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4246928A JP3014868B2 (en) | 1992-09-16 | 1992-09-16 | Start bit detection device in data transmission device |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH06104888A JPH06104888A (en) | 1994-04-15 |
JP3014868B2 true JP3014868B2 (en) | 2000-02-28 |
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ID=17155845
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
JP (1) | JP3014868B2 (en) |
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Publication number | Publication date |
---|---|
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Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |