JP3009239B2 - 半導体センサ - Google Patents
半導体センサInfo
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N39/00—Integrated devices, or assemblies of multiple devices, comprising at least one piezoelectric, electrostrictive or magnetostrictive element covered by groups H10N30/00 – H10N35/00
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/12—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by alteration of electrical resistance
- G01P15/124—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by alteration of electrical resistance by semiconductor devices comprising at least one PN junction, e.g. transistors
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、半導体センサ、特
に、圧力や加速度等の外力を検出する半導体センサに関
する。
に、圧力や加速度等の外力を検出する半導体センサに関
する。
【０００２】
【従来の技術】ＧａＡｓ等の圧電性半導体を用いて形成
した電界効果トランジスタに応力を加えるとドレイン電
流が変化することは、特開昭５３−１５３５３７号公報
等で知られている。本出願人は、この性質を利用したカ
ンチレバータイプの半導体センサを特開平２−１９４３
４３号公報で提案している。
した電界効果トランジスタに応力を加えるとドレイン電
流が変化することは、特開昭５３−１５３５３７号公報
等で知られている。本出願人は、この性質を利用したカ
ンチレバータイプの半導体センサを特開平２−１９４３
４３号公報で提案している。
【０００３】図７は本出願人が提案した半導体センサの
模式構造図、図８は同半導体センサの回路構成図であ
る。カンチレバー型の従来の半導体センサ１０１は、半
導体基板１０２上に結晶成長層１０３をエピタキシャル
成長させ、この結晶成長層１０３にＦＥＴ１０４を形成
するとともに、半導体基板１０２の裏面に薄肉部からな
るたわみ部１０５を形成している。１０６は固定部、１
０７のたわみ部の固定部側端部、１０８は重り部であ
る。
模式構造図、図８は同半導体センサの回路構成図であ
る。カンチレバー型の従来の半導体センサ１０１は、半
導体基板１０２上に結晶成長層１０３をエピタキシャル
成長させ、この結晶成長層１０３にＦＥＴ１０４を形成
するとともに、半導体基板１０２の裏面に薄肉部からな
るたわみ部１０５を形成している。１０６は固定部、１
０７のたわみ部の固定部側端部、１０８は重り部であ
る。
【０００４】この半導体センサ１０１は、例えば重り部
１０８の重心位置１０９に印加された外力等によって生
ずる応力を検出するＦＥＴ１０４と、図８に示すよう
に、このＦＥＴ１０４のドレイン電流ＩＤを入力として
対応する電圧出力を発生する電流−電圧変換回路３と、
ＦＥＴ１０４のゲートＧへゲートバイアス電圧ＶＧを印
加するための抵抗Ｒ１，Ｒ２および電源ＶＤＤから構成
している。
１０８の重心位置１０９に印加された外力等によって生
ずる応力を検出するＦＥＴ１０４と、図８に示すよう
に、このＦＥＴ１０４のドレイン電流ＩＤを入力として
対応する電圧出力を発生する電流−電圧変換回路３と、
ＦＥＴ１０４のゲートＧへゲートバイアス電圧ＶＧを印
加するための抵抗Ｒ１，Ｒ２および電源ＶＤＤから構成
している。
【０００５】ＦＥＴ１０４のドレインＤは電源ＶＤＤに
接続され、そのゲートには抵抗Ｒ１およびＲ２で分圧さ
れたゲートバイアス電圧ＶＧが印加される。電流−電圧
（Ｉ−Ｖ）変換回路３は、演算増幅器３ａと帰還抵抗３
ｂとで構成している。ＦＥＴ１０４のソースＳは、演算
増幅器３ａの反転入力端子３ｃへ接続している。演算増
幅器３ａの非反転入力端子３ｄを接地し、各入力端子３
ｃ、３ｄ間の電位差がほぼ零であることを利用して、Ｆ
ＥＴ１０４を定電圧駆動する構成としている。この半導
体センサ１０１では、ＦＥＴ１０４に応力が加わると、
このＦＥＴ１０４のドレイン電流ＩＤが変化し、その変
化は電流−電圧（Ｉ−Ｖ）変換回路３を介して電圧出力
３ｅとして取り出される。
接続され、そのゲートには抵抗Ｒ１およびＲ２で分圧さ
れたゲートバイアス電圧ＶＧが印加される。電流−電圧
（Ｉ−Ｖ）変換回路３は、演算増幅器３ａと帰還抵抗３
ｂとで構成している。ＦＥＴ１０４のソースＳは、演算
増幅器３ａの反転入力端子３ｃへ接続している。演算増
幅器３ａの非反転入力端子３ｄを接地し、各入力端子３
ｃ、３ｄ間の電位差がほぼ零であることを利用して、Ｆ
ＥＴ１０４を定電圧駆動する構成としている。この半導
体センサ１０１では、ＦＥＴ１０４に応力が加わると、
このＦＥＴ１０４のドレイン電流ＩＤが変化し、その変
化は電流−電圧（Ｉ−Ｖ）変換回路３を介して電圧出力
３ｅとして取り出される。
【０００６】
【発明が解決しようとする課題】ところで、このような
カンチレバー型の半導体センサ１０１において、重り部
１０８に垂直の方向に外力が加わった時の結晶成長層１
０３の歪量は、たわみ部１０５の固定部側の端部１０７
で最大となり、たわみ部１０５の重り部側端部１１０で
ほぼ０になることがシュミレーションによって得られて
いる。
カンチレバー型の半導体センサ１０１において、重り部
１０８に垂直の方向に外力が加わった時の結晶成長層１
０３の歪量は、たわみ部１０５の固定部側の端部１０７
で最大となり、たわみ部１０５の重り部側端部１１０で
ほぼ０になることがシュミレーションによって得られて
いる。
【０００７】すなわち、この半導体センサ１０１に印加
された外力に対するドレイン電流ＩＤの変化量つまりセ
ンサ感度は、図７に示すように固定部側端部１０７上に
ＦＥＴを配置した時が最大となるため、単一の小なる面
積を有するＦＥＴ１０４をたわみ部１０５の固定部側端
部１０７上に形成していた。
された外力に対するドレイン電流ＩＤの変化量つまりセ
ンサ感度は、図７に示すように固定部側端部１０７上に
ＦＥＴを配置した時が最大となるため、単一の小なる面
積を有するＦＥＴ１０４をたわみ部１０５の固定部側端
部１０７上に形成していた。
【０００８】しかしながら、この種のＦＥＴはストレス
が印加されていない状態でもドレイン電流に不規則な変
動（ノイズ）があり、印加されるストレスが小さい領域
ではＳ／Ｎ比が十分とれないという問題がある。この発
明のこのような課題を解決するためなされたもので、感
度が高く、且つＳ／Ｎ比も高い半導体センサを提供する
ことを目的とする。
が印加されていない状態でもドレイン電流に不規則な変
動（ノイズ）があり、印加されるストレスが小さい領域
ではＳ／Ｎ比が十分とれないという問題がある。この発
明のこのような課題を解決するためなされたもので、感
度が高く、且つＳ／Ｎ比も高い半導体センサを提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】前記課題を解決するため
請求項１に係る半導体センサは、電界効果トランジスタ
を半導体基板の応力方向へ複数個配置し、これらの電界
効果トランジスタのドレイン、ソース、およびゲートを
電気的に並列接続したことを特徴とする。
請求項１に係る半導体センサは、電界効果トランジスタ
を半導体基板の応力方向へ複数個配置し、これらの電界
効果トランジスタのドレイン、ソース、およびゲートを
電気的に並列接続したことを特徴とする。
【００１０】なお、半導体基板の裏面にたわみ方向の長
さＬの薄肉のたわみ部を形成したもにあっては、、たわ
み部の端部からたわみ部の長さＬの略２／３の範囲に亘
って電界効果トランジスタを配設するのが望ましい。
さＬの薄肉のたわみ部を形成したもにあっては、、たわ
み部の端部からたわみ部の長さＬの略２／３の範囲に亘
って電界効果トランジスタを配設するのが望ましい。
【００１１】請求項３に係る半導体センサは、半導体基
板上に形成された電界効果トランジスタに所定のゲート
バイアス電圧を印加し、この電界効果トランジスタの出
力の変化を検出することで応力を検出する半導体センサ
において、前記電界効果トランジスタのドレイン領域と
ソース領域をくし形に形成するとともに、前記半導体基
板の応力方向へドレイン領域とソース領域を交互に配置
してあり、半導体基板の裏面に、たわみ方向の長さＬの
薄肉のたわみ部を形成し、このたわみ部の端部からたわ
み部の長さＬの略２／３の範囲に亘って電界効果トラン
ジスタを配設したことを特徴とする。
板上に形成された電界効果トランジスタに所定のゲート
バイアス電圧を印加し、この電界効果トランジスタの出
力の変化を検出することで応力を検出する半導体センサ
において、前記電界効果トランジスタのドレイン領域と
ソース領域をくし形に形成するとともに、前記半導体基
板の応力方向へドレイン領域とソース領域を交互に配置
してあり、半導体基板の裏面に、たわみ方向の長さＬの
薄肉のたわみ部を形成し、このたわみ部の端部からたわ
み部の長さＬの略２／３の範囲に亘って電界効果トラン
ジスタを配設したことを特徴とする。
【００１２】
【作用】請求項１に係る半導体センサは、複数のＦＥＴ
を並列に接続したので、応力に応じた出力が加算されて
大きな検出出力を得ることができるとともに、各ＦＥＴ
が発生するノイズはその不規則性から単純加算より小さ
くなる。
を並列に接続したので、応力に応じた出力が加算されて
大きな検出出力を得ることができるとともに、各ＦＥＴ
が発生するノイズはその不規則性から単純加算より小さ
くなる。
【００１３】なお、たわみ部の長さＬに対してその２／
３の範囲に亘って電界効果トランジスタを配設すること
により、Ｓ／Ｎ比を最大にすることができる。
３の範囲に亘って電界効果トランジスタを配設すること
により、Ｓ／Ｎ比を最大にすることができる。
【００１４】請求項３に係る半導体センサは、くし形構
造の単一のＦＥＴとし個々の電極取出しを不要にし、か
つ、たわみ部の長さＬに対してその２／３の範囲に亘っ
て電界効果トランジスタを配設したので、単位長当りよ
り多くのＦＥＴセルが配置される。
造の単一のＦＥＴとし個々の電極取出しを不要にし、か
つ、たわみ部の長さＬに対してその２／３の範囲に亘っ
て電界効果トランジスタを配設したので、単位長当りよ
り多くのＦＥＴセルが配置される。
【００１５】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１は請求項１に係る半導体センサの回路
構成図、図２は同半導体センサの模式構造図である。半
導体センサ１は、ドレイン、ソースおよびゲートの各端
子を並列に接続した複数のＦＥＴ２ａ〜２ｎと、これら
のＦＥＴ２ａ〜２ｎの各ドレイン電流ＩＤを入力として
対応する電圧出力を発生する電流−電圧（Ｉ−Ｖ）変換
回路３と、ＦＥＴ２ａ〜２ｎの各ゲートＧａ〜Ｇｎへゲ
ートバイアス電圧ＶＧを印加するための抵抗Ｒ１、Ｒ
２、および、２種類の電源ＶＤＤ１，ＶＤＤ２から構成
している。
て説明する。図１は請求項１に係る半導体センサの回路
構成図、図２は同半導体センサの模式構造図である。半
導体センサ１は、ドレイン、ソースおよびゲートの各端
子を並列に接続した複数のＦＥＴ２ａ〜２ｎと、これら
のＦＥＴ２ａ〜２ｎの各ドレイン電流ＩＤを入力として
対応する電圧出力を発生する電流−電圧（Ｉ−Ｖ）変換
回路３と、ＦＥＴ２ａ〜２ｎの各ゲートＧａ〜Ｇｎへゲ
ートバイアス電圧ＶＧを印加するための抵抗Ｒ１、Ｒ
２、および、２種類の電源ＶＤＤ１，ＶＤＤ２から構成
している。
【００１６】ＦＥＴ２ａ〜２ｎの各ドレインＤａ〜Ｄｎ
は、電源ＶＤＤ１へ接続し、各ソースＳａ〜ＳｎはＩ−
Ｖ変換回路３へ接続して、各ＦＥＴのドレイン−ソース
間を定電圧に保つことで、半導体センサ１の周囲の温度
が変化してもセンサの出力に影響が出にくい構成として
いる。電源ＶＤＤ２と抵抗Ｒ１、Ｒ２を調節することに
よって、各ＦＥＴのゲート−ソース間の電位を制御し、
ゲートバイアス電位ＶＧをＦＥＴ２ａ〜２ｎのしきい値
電圧近傍に設定することで、半導体センサ１の感度をよ
り高める構成としている。
は、電源ＶＤＤ１へ接続し、各ソースＳａ〜ＳｎはＩ−
Ｖ変換回路３へ接続して、各ＦＥＴのドレイン−ソース
間を定電圧に保つことで、半導体センサ１の周囲の温度
が変化してもセンサの出力に影響が出にくい構成として
いる。電源ＶＤＤ２と抵抗Ｒ１、Ｒ２を調節することに
よって、各ＦＥＴのゲート−ソース間の電位を制御し、
ゲートバイアス電位ＶＧをＦＥＴ２ａ〜２ｎのしきい値
電圧近傍に設定することで、半導体センサ１の感度をよ
り高める構成としている。
【００１７】以上述べた回路構成により、半導体センサ
１は、各ＦＥＴ２ａ〜２ｎに応力（ストレス）が加わる
とその応力（ストレス）量に対応して各ドレイン電流Ｉ
Ｄａ〜ＩＤｎが変化し、その応力（ストレス）に対応し
たドレイン電流が電流−電圧変換回路３によって電圧値
に変換されて出力３ｅとして取り出すことが可能とな
る。
１は、各ＦＥＴ２ａ〜２ｎに応力（ストレス）が加わる
とその応力（ストレス）量に対応して各ドレイン電流Ｉ
Ｄａ〜ＩＤｎが変化し、その応力（ストレス）に対応し
たドレイン電流が電流−電圧変換回路３によって電圧値
に変換されて出力３ｅとして取り出すことが可能とな
る。
【００１８】次に、図２を用いて第１の実施例に係る半
導体センサのデバイス構造について説明する。図２
（ａ）は半導体センサの平面図、（ｂ）は側断面図であ
る。この半導体センサ１はカンチレバータイプであり、
半絶縁性ＧａＡｓ基板４を最終工程で裏面からエッチン
グして薄肉のたわみ部５と、固定部６および重り部７を
形成している。
導体センサのデバイス構造について説明する。図２
（ａ）は半導体センサの平面図、（ｂ）は側断面図であ
る。この半導体センサ１はカンチレバータイプであり、
半絶縁性ＧａＡｓ基板４を最終工程で裏面からエッチン
グして薄肉のたわみ部５と、固定部６および重り部７を
形成している。
【００１９】半絶縁性ＧａＡｓ基板４の上にＭＢＥ法を
用いてＡｌＧａＡｓ成長層８を形成する。このＡｌＧａ
Ａｓ層８は、ジェット−ポリシング（Ｊｅｔ−Ｐｏｌｉ
ｓｈｉｎｇ）によるウエットエッチング法を用いて半絶
縁性ＧａＡｓ基板４を裏面からエッチングしてたわみ部
５を形成する際に、選択エッチング用のストッパ層の役
割を果す程度の厚みをもたせている。なお、たわみ部５
を形成するときのエッチング液は、ＮＨ4ＯＨとＨ2Ｏを
混合したものを用いるのが好ましい。
用いてＡｌＧａＡｓ成長層８を形成する。このＡｌＧａ
Ａｓ層８は、ジェット−ポリシング（Ｊｅｔ−Ｐｏｌｉ
ｓｈｉｎｇ）によるウエットエッチング法を用いて半絶
縁性ＧａＡｓ基板４を裏面からエッチングしてたわみ部
５を形成する際に、選択エッチング用のストッパ層の役
割を果す程度の厚みをもたせている。なお、たわみ部５
を形成するときのエッチング液は、ＮＨ4ＯＨとＨ2Ｏを
混合したものを用いるのが好ましい。
【００２０】次にＡｌＧａＡｓ成長層８の上にＶＰＥ法
を用いて半絶縁性またはＰ型のＧａＡｓバッファ層９を
結晶成長させ、このＧａＡｓバッファ層９の上にＶＰＥ
法を用いてＮ型のＧａＡｓ層をＦＥＴの活性層１０とし
て結晶成長させる。この成長層１０を、ウエットエッチ
ング法を用いてエッチングして、図２（ｂ）に示すよう
に、メサ型のＦＥＴの活性層１０を、たわみ部５の全長
Ｌに対してその約２／３の範囲に亘って、複数個を平行
に形成する。
を用いて半絶縁性またはＰ型のＧａＡｓバッファ層９を
結晶成長させ、このＧａＡｓバッファ層９の上にＶＰＥ
法を用いてＮ型のＧａＡｓ層をＦＥＴの活性層１０とし
て結晶成長させる。この成長層１０を、ウエットエッチ
ング法を用いてエッチングして、図２（ｂ）に示すよう
に、メサ型のＦＥＴの活性層１０を、たわみ部５の全長
Ｌに対してその約２／３の範囲に亘って、複数個を平行
に形成する。
【００２１】そして、各活性層１０にソース、ドレイ
ン、ゲートの各電極をリフトオフ法を用いて形成する。
なお、ゲート電極は、電極の下部をチタン（Ｔｉ）で形
成し、その上部はタングステン（Ｗ）用いた構造とする
のが望ましい。この構造のゲート電極は、チタンと活性
層１０の密着性がよく、また、タングステンのヤング率
が大きいので、ストレスによる感度の高いＦＥＴを得る
ことができる。実際には各ＦＥＴを並列接続するための
上層配線層や絶縁膜が設けられているが、その図示を省
略している。
ン、ゲートの各電極をリフトオフ法を用いて形成する。
なお、ゲート電極は、電極の下部をチタン（Ｔｉ）で形
成し、その上部はタングステン（Ｗ）用いた構造とする
のが望ましい。この構造のゲート電極は、チタンと活性
層１０の密着性がよく、また、タングステンのヤング率
が大きいので、ストレスによる感度の高いＦＥＴを得る
ことができる。実際には各ＦＥＴを並列接続するための
上層配線層や絶縁膜が設けられているが、その図示を省
略している。
【００２２】次に、ＦＥＴを配置する範囲について、図
３を参照に説明する。図３はＦＥＴの配設位置と歪量お
よび感度の関係を示した説明図である。重り部７に外力
が印加された場合、基板４の歪量はたわみ部５の固定部
側の端部５ａが最も大きく、たわみ部の重り側の端部５
ｂでほぼ０になる。なお、７Ｇは重り部７の重心であ
る。
３を参照に説明する。図３はＦＥＴの配設位置と歪量お
よび感度の関係を示した説明図である。重り部７に外力
が印加された場合、基板４の歪量はたわみ部５の固定部
側の端部５ａが最も大きく、たわみ部の重り側の端部５
ｂでほぼ０になる。なお、７Ｇは重り部７の重心であ
る。
【００２３】たわみ部５に配設されたＦＥＴは、基板４
の歪の大きさに応じてドレイン電流が変化するから、重
り部７の重心位置に対して図示の太矢印方向から規定の
加重を印加した時のドレイン電流の変化量（以下感度と
記す）は、ＦＥＴの配置位置を重り部７側へずらすにつ
れて低下する。
の歪の大きさに応じてドレイン電流が変化するから、重
り部７の重心位置に対して図示の太矢印方向から規定の
加重を印加した時のドレイン電流の変化量（以下感度と
記す）は、ＦＥＴの配置位置を重り部７側へずらすにつ
れて低下する。
【００２４】たわみ部５の固定部側の端部５ａ上に配置
されたＦＥＴの感度をＡとし、端部５ａから距離ＬＦの
範囲に略同一形状・同一特性のＦＥＴを略一定間隔でｎ
個配置し各ＦＥＴを並列接続した場合の総合感度Ｓは、
図３（ｂ）の斜線で示す面積に対応する。そして、この
斜線で示した台形の面積は数１で求められる。
されたＦＥＴの感度をＡとし、端部５ａから距離ＬＦの
範囲に略同一形状・同一特性のＦＥＴを略一定間隔でｎ
個配置し各ＦＥＴを並列接続した場合の総合感度Ｓは、
図３（ｂ）の斜線で示す面積に対応する。そして、この
斜線で示した台形の面積は数１で求められる。
【００２５】
【数１】
【００２６】なお、ここではたわみ部５の重り部側の端
部５ｂで感度が０になる実線Ｋ１を用いて斜線の面積を
求めたが、同図の点線Ｋ２で示す感度特性を適用する方
が正確である。
部５ｂで感度が０になる実線Ｋ１を用いて斜線の面積を
求めたが、同図の点線Ｋ２で示す感度特性を適用する方
が正確である。
【００２７】ストレス無印加状態でも各ＦＥＴのドレイ
ン電流は不規則に変化しており、この変化量（交流成
分）を各ＦＥＴのノイズ出力とする。並列接続するＦＥ
Ｔの個数を増やすことにより総合ノイズ出力は増加する
が、各ＦＥＴのノイズはランダムに発生しているため、
総合ノイズ出力は単純に並列個数であるｎ倍にはなら
ず、ｎの平方根倍となる。
ン電流は不規則に変化しており、この変化量（交流成
分）を各ＦＥＴのノイズ出力とする。並列接続するＦＥ
Ｔの個数を増やすことにより総合ノイズ出力は増加する
が、各ＦＥＴのノイズはランダムに発生しているため、
総合ノイズ出力は単純に並列個数であるｎ倍にはなら
ず、ｎの平方根倍となる。
【００２８】したがって、図３（ａ）に示すように、端
部５ａからの距離ＬＦの範囲にｎ個のＦＥＴを配設した
場合、総合的なＳ／Ｎ比は数２で示される。
部５ａからの距離ＬＦの範囲にｎ個のＦＥＴを配設した
場合、総合的なＳ／Ｎ比は数２で示される。
【００２９】
【数２】
【００３０】ＦＥＴの配設個数ｎをその配設長ＬＦに比
例させる条件においては、個数ｎをＬＦで置き換えるこ
とができる。そこで、数２を数３に示すように変形し、
数４に示すように微分する。
例させる条件においては、個数ｎをＬＦで置き換えるこ
とができる。そこで、数２を数３に示すように変形し、
数４に示すように微分する。
【００３１】
【数３】
【００３２】
【数４】
【００３３】次にＳ／Ｎが最大になるＦＥＴの配設範囲
を数４が０となる条件から求める。数５に示すように、
数４の右辺を０とおき、両辺にＬＦの１／２乗を乗じて
数６とし、これを変形して数７を得る。
を数４が０となる条件から求める。数５に示すように、
数４の右辺を０とおき、両辺にＬＦの１／２乗を乗じて
数６とし、これを変形して数７を得る。
【００３４】
【数５】
【００３５】
【数６】
【００３６】
【数７】
【００３７】したがって、たわみ部５の全長Ｌに対して
略２／３の範囲に亘ってＦＥＴを配設すると、Ｓ／Ｎが
最大となる。
略２／３の範囲に亘ってＦＥＴを配設すると、Ｓ／Ｎが
最大となる。
【００３８】次に、この関係の具体例を図３，図４およ
び表１を参照に説明する。
び表１を参照に説明する。
【００３９】
【表１】
【００４０】図３（ａ）に示すように、単体の配設幅が
略Ｌ／６のＦＥＴを仮想線で示したものを含めて６個形
成する。各ＦＥＴ（Ｑ１〜Ｑ６）単体でのノイズ出力電
圧（電流−電圧変換後の値）、規定のストレスを印加し
た時の出力電圧（電流−電圧変換後の値）、ならびに感
度の測定結果が表１に示す値の場合、ＦＥＴＱ１単体で
のＳ／Ｎ比は３であるが、ＦＥＴＱ１とＦＥＴＱ２を並
列接続した時の総合的なＳ／Ｎ比は数８に示すように
３．８９となる。
略Ｌ／６のＦＥＴを仮想線で示したものを含めて６個形
成する。各ＦＥＴ（Ｑ１〜Ｑ６）単体でのノイズ出力電
圧（電流−電圧変換後の値）、規定のストレスを印加し
た時の出力電圧（電流−電圧変換後の値）、ならびに感
度の測定結果が表１に示す値の場合、ＦＥＴＱ１単体で
のＳ／Ｎ比は３であるが、ＦＥＴＱ１とＦＥＴＱ２を並
列接続した時の総合的なＳ／Ｎ比は数８に示すように
３．８９となる。
【００４１】
【数８】
【００４２】このようにして、並列接続個数３〜６のそ
れぞれについて総合的なＳ／Ｎを算出した結果を図４に
示す。ＦＥＴの個数を増加させても総合的な感度の増加
量は徐々に小さくなり、総合的なノイズ量は個数の１／
２乗で減少するので、たわみ部５の全長に対して略２／
３の範囲に亘ってＦＥＴを配設するとＳ／Ｎが大きくと
れる。
れぞれについて総合的なＳ／Ｎを算出した結果を図４に
示す。ＦＥＴの個数を増加させても総合的な感度の増加
量は徐々に小さくなり、総合的なノイズ量は個数の１／
２乗で減少するので、たわみ部５の全長に対して略２／
３の範囲に亘ってＦＥＴを配設するとＳ／Ｎが大きくと
れる。
【００４３】図５は請求項３に係る半導体センサの模式
構造図である。この半導体センサ２０は、ソースＳ、ド
レインＤ、ゲートＧをくし形に形成し、たわみ部５の全
長に対して略２／３の範囲に亘ってＦＥＴを配設したＦ
ＥＴ２１を用いて、応力の検出を行うものである。図２
に示した単体のＦＥＴを複数個配設する場合と比較し
て、各領域間の接続が不要になるとともに、接続のため
の電極取り出しならびに配線が不要にになるので、所定
の配線長内に多数のＦＥＴセルを形成することができ
る。単一のＦＥＴでありながらストレスに対してはみか
け上小さなＦＥＴをアレイ状に配置したのと同様の効果
を有し、前述の原理でＳ／Ｎ比の向上が図れる。
構造図である。この半導体センサ２０は、ソースＳ、ド
レインＤ、ゲートＧをくし形に形成し、たわみ部５の全
長に対して略２／３の範囲に亘ってＦＥＴを配設したＦ
ＥＴ２１を用いて、応力の検出を行うものである。図２
に示した単体のＦＥＴを複数個配設する場合と比較し
て、各領域間の接続が不要になるとともに、接続のため
の電極取り出しならびに配線が不要にになるので、所定
の配線長内に多数のＦＥＴセルを形成することができ
る。単一のＦＥＴでありながらストレスに対してはみか
け上小さなＦＥＴをアレイ状に配置したのと同様の効果
を有し、前述の原理でＳ／Ｎ比の向上が図れる。
【００４４】図６はこの発明の他の実施例に係るダイヤ
フラム形の半導体センサの模式構造図である。この半導
体センサは３０は、圧力検出用のもので、ダイヤフラム
状に形成したたわみ部３１の端部３１ａからたわみ部の
重心（中心）ＧＤまでの長さＬに対して、その２／３の
範囲に亘ってくし形のＦＥＴを放射状に複数個設け、各
ＦＥＴの各電極をそれぞれ並列に接続して圧力等の検出
を行うようにしたものである。
フラム形の半導体センサの模式構造図である。この半導
体センサは３０は、圧力検出用のもので、ダイヤフラム
状に形成したたわみ部３１の端部３１ａからたわみ部の
重心（中心）ＧＤまでの長さＬに対して、その２／３の
範囲に亘ってくし形のＦＥＴを放射状に複数個設け、各
ＦＥＴの各電極をそれぞれ並列に接続して圧力等の検出
を行うようにしたものである。
【００４５】なお、各ＦＥＴはたわみ部３１の外周側で
はゲート長を長くし、たわみ部３１の中心方向へいくに
したがってゲート長を短くするとともに、ドレイン、ソ
ース、ゲートの各領域を円弧状とし、くし形ＦＥＴの全
体形状を扇形に形成して、たわみ部３１の全範囲に亘っ
てＦＥＴを配設するようにしてもよい。また、ドレイ
ン、ソース、ゲートの各領域を同心円状に複数段形成す
る構造としてもよい。
はゲート長を長くし、たわみ部３１の中心方向へいくに
したがってゲート長を短くするとともに、ドレイン、ソ
ース、ゲートの各領域を円弧状とし、くし形ＦＥＴの全
体形状を扇形に形成して、たわみ部３１の全範囲に亘っ
てＦＥＴを配設するようにしてもよい。また、ドレイ
ン、ソース、ゲートの各領域を同心円状に複数段形成す
る構造としてもよい。
【００４６】各実施例は、ＧａＡｓ基板４上に電界効果
トランジスタを形成するものについて示したが、シリコ
ンの基板を用いてもよい。また、活性層１０もＧａＡｓ
に限定されず圧電性半導体であるＩｎＰ等の結晶を用い
てもよい。さらに、電界効果トランジスタのデバイス形
状もメサ形ＭＥＳＦＥＴに限定されず、プレーナ形の耐
熱ゲートＭＥＳＦＥＴやＨＥＭＴを用いても全く同様な
効果を有する。また、結晶成長法は、ＭＢＥ、ＶＰＥ法
に限定されず、ＭＯ−ＶＰＥ法を用いてもよい。
トランジスタを形成するものについて示したが、シリコ
ンの基板を用いてもよい。また、活性層１０もＧａＡｓ
に限定されず圧電性半導体であるＩｎＰ等の結晶を用い
てもよい。さらに、電界効果トランジスタのデバイス形
状もメサ形ＭＥＳＦＥＴに限定されず、プレーナ形の耐
熱ゲートＭＥＳＦＥＴやＨＥＭＴを用いても全く同様な
効果を有する。また、結晶成長法は、ＭＢＥ、ＶＰＥ法
に限定されず、ＭＯ−ＶＰＥ法を用いてもよい。
【００４７】
【発明の効果】請求項１に係る半導体センサは、応力に
応じた出力が加算されて大きな検出出力を得ることがで
きるとともに、各ＦＥＴが発生するノイズはその不規則
性から単純加算より小さくなるので、Ｓ／Ｎ比が向上す
る。
応じた出力が加算されて大きな検出出力を得ることがで
きるとともに、各ＦＥＴが発生するノイズはその不規則
性から単純加算より小さくなるので、Ｓ／Ｎ比が向上す
る。
【００４８】なお、たわみ部の長さＬに対してその２／
３の範囲に亘って電界効果トランジスタを配設すること
により、Ｓ／Ｎ比を最大にすることができる。
３の範囲に亘って電界効果トランジスタを配設すること
により、Ｓ／Ｎ比を最大にすることができる。
【００４９】請求項３に係る半導体センサは、単位長当
りより多くのＦＥＴセルを、たわみ部の長さＬに対して
その２／３の範囲に亘って配置することができるので、
Ｓ／Ｎ比を最大にすることができる。
りより多くのＦＥＴセルを、たわみ部の長さＬに対して
その２／３の範囲に亘って配置することができるので、
Ｓ／Ｎ比を最大にすることができる。
【図１】請求項１に係る半導体センサの回路構成図
【図２】請求項１に係る半導体センサの模式構造図
【図３】ＦＥＴの配設位置と歪量および感度の関係を示
した説明図
した説明図
【図４】ＦＥＴの並列接続数と感度およびＳ／Ｎ比の関
係を示すグラフ
係を示すグラフ
【図５】請求項３に係る半導体センサの模式構造図
【図６】他の実施例に係るダイヤフラム形の半導体セン
サの模式構造図
サの模式構造図
【図７】従来の半導体センサの模式構造図
【図８】従来の半導体センサの回路構成図
１，２０，３０…半導体センサ、２ａ〜２ｎ，Ｑ１〜Ｑ
６，２１，ＦＥＴ…電界効果トランジスタ、３…電流−
電圧（Ｉ−Ｖ）変換回路、４…ＧａＡｓ基板、５，３１
…たわみ部、５ａ，３１ａ…たわみ部の固定部側の端
部、６…固定部、７…重り部、Ｌ…たわみ部の長さ。
６，２１，ＦＥＴ…電界効果トランジスタ、３…電流−
電圧（Ｉ−Ｖ）変換回路、４…ＧａＡｓ基板、５，３１
…たわみ部、５ａ，３１ａ…たわみ部の固定部側の端
部、６…固定部、７…重り部、Ｌ…たわみ部の長さ。
フロントページの続き (56)参考文献 特開 平３−61861（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01L 1/18 G01L 9/04 G01P 15/08 - 15/12
Claims (3)
- 【請求項１】 半導体基板上に形成された電界効果トラ
ンジスタに所定のゲートバイアス電圧を印加し、この電
界効果トランジスタの出力の変化を検出することで応力
を検出する半導体センサにおいて、前記電界効果トラン
ジスタを前記半導体基板の応力方向へ複数個配置し、こ
れらの電界効果トランジスタのドレイン、ソース、およ
びゲートを電気的に並列接続したことを特徴とする半導
体センサ。 - 【請求項２】 請求項１記載の半導体センサにおいて、
半導体基板の裏面にたわみ方向の長さＬの薄肉のたわみ
部を形成し、このたわみ部の端部からたわみ部の長さＬ
の略２／３の範囲に亘って電界効果トランジスタを配設
したことを特徴とする半導体センサ。 - 【請求項３】 半導体基板上に形成された電界効果トラ
ンジスタに所定のゲートバイアス電圧を印加し、この電
界効果トランジスタの出力の変化を検出することで応力
を検出する半導体センサにおいて、 前記電界効果トランジスタのドレイン領域とソース領域
をくし形に形成するとともに、前記半導体基板の応力方
向へドレイン領域とソース領域を交互に配置してあり、 半導体基板の裏面に、たわみ方向の長さＬの薄肉のたわ
み部を形成し、このたわみ部の端部からたわみ部の長さ
Ｌの略２／３の範囲に亘って電界効果トランジスタを配
設したことを特徴とする半導体センサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096358A JP3009239B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体センサ |
| DE69231906T DE69231906T2 (de) | 1991-04-02 | 1992-04-02 | Halbleitersensor |
| EP92302903A EP0507582B1 (en) | 1991-04-02 | 1992-04-02 | Semiconductor sensor |
| US07/862,306 US5225705A (en) | 1991-04-02 | 1992-04-02 | Semiconductor stress sensor mesfet or mesfet array |
| US08/086,540 US5397911A (en) | 1991-04-02 | 1993-07-01 | Semiconductor sensor with plural gate electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096358A JP3009239B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体センサ |
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| Publication Number | Publication Date |
|---|---|
| JPH04305131A JPH04305131A (ja) | 1992-10-28 |
| JP3009239B2 true JP3009239B2 (ja) | 2000-02-14 |
Family
ID=14162774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096358A Expired - Fee Related JP3009239B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体センサ |
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|---|---|
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| EP (1) | EP0507582B1 (ja) |
| JP (1) | JP3009239B2 (ja) |
| DE (1) | DE69231906T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE4314888C1 (de) * | 1993-05-05 | 1994-08-18 | Ignaz Eisele | Verfahren zum Abscheiden einer ganzflächigen Schicht durch eine Maske und optionalem Verschließen dieser Maske |
| JP2852886B2 (ja) * | 1995-09-04 | 1999-02-03 | 本田技研工業株式会社 | 半導体応力センサ |
| JPH10163311A (ja) * | 1996-11-27 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6232139B1 (en) * | 1999-01-29 | 2001-05-15 | Sandia Corporation | Method of making suspended thin-film semiconductor piezoelectric devices |
| CA2404137C (en) * | 2000-03-20 | 2006-07-11 | The Charles Stark Draper Laboratory, Inc. | Flexural plate wave sensor and array |
| WO2005054777A1 (en) * | 2003-12-05 | 2005-06-16 | The Commonwealth Of Australia | Strain gauge |
| DE102004016155B3 (de) * | 2004-04-01 | 2006-05-24 | Infineon Technologies Ag | Kraftsensor mit organischen Feldeffekttransistoren, darauf beruhender Drucksensor, Positionssensor und Fingerabdrucksensor |
| JP4898124B2 (ja) * | 2005-02-07 | 2012-03-14 | 株式会社ユネクス | アレイ型接触圧センサ |
| US7380454B2 (en) * | 2005-12-20 | 2008-06-03 | Honeywell International Inc. | Load beam for surface acoustic wave accelerometer |
| KR20090068202A (ko) * | 2006-10-02 | 2009-06-25 | 싸이버옵틱스 쎄미콘덕터 인코퍼레이티드 | 중복 가속도계를 갖는 가속 센서 |
| US7778793B2 (en) | 2007-03-12 | 2010-08-17 | Cyberoptics Semiconductor, Inc. | Wireless sensor for semiconductor processing systems |
| JP4946763B2 (ja) * | 2007-10-01 | 2012-06-06 | ブラザー工業株式会社 | 屈曲検出装置 |
| EP2485028B1 (de) * | 2011-02-07 | 2015-04-01 | ELMOS Semiconductor AG | Druckempfindliche Verstärkerstufe |
| JP6375648B2 (ja) | 2014-03-13 | 2018-08-22 | コニカミノルタ株式会社 | 音響センサー、及び、超音波探触子 |
| DE102014204664A1 (de) * | 2014-03-13 | 2015-09-17 | Robert Bosch Gmbh | Drucksensor und Verfahren zum Herstellen des Drucksensors |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE40795C (ja) * | ||||
| DE177802C (ja) * | ||||
| FR2074759A6 (ja) * | 1967-03-15 | 1971-10-08 | Thomson Csf | |
| GB1323339A (en) * | 1969-09-11 | 1973-07-11 | Texas Instruments Inc | Elastic wave detector |
| US3641812A (en) * | 1970-05-20 | 1972-02-15 | Conrac Corp | Silicon diaphragm with integral bridge transducer |
| FR2143553B1 (ja) * | 1971-06-29 | 1974-05-31 | Sescosem | |
| DD133714A1 (de) * | 1977-12-29 | 1979-01-17 | Frank Loeffler | Silizium-biegeplatte mit integrierten piezoresistiven halbleiter-dehnmesselementen |
| US4191057A (en) * | 1978-06-28 | 1980-03-04 | Gould Inc. | Inversion layer sprain gauge |
| DE3019674A1 (de) * | 1980-05-22 | 1981-11-26 | SIEMENS AG AAAAA, 1000 Berlin und 8000 München | Halbleiter-sensor |
| JPS5995420A (ja) * | 1982-11-24 | 1984-06-01 | Hitachi Ltd | Ｍｏｓ型センサ |
| EP0177802A3 (de) * | 1984-09-27 | 1988-12-21 | Siemens Aktiengesellschaft | Ladungssensoranordnung |
| US4885621A (en) * | 1988-05-02 | 1989-12-05 | Delco Electronics Corporation | Monolithic pressure sensitive integrated circuit |
| JPH02194343A (ja) * | 1989-01-24 | 1990-07-31 | Honda Motor Co Ltd | 半導体応力センサ |
-
1991
- 1991-04-02 JP JP3096358A patent/JP3009239B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-02 US US07/862,306 patent/US5225705A/en not_active Expired - Fee Related
- 1992-04-02 EP EP92302903A patent/EP0507582B1/en not_active Expired - Lifetime
- 1992-04-02 DE DE69231906T patent/DE69231906T2/de not_active Expired - Fee Related
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| DE69231906D1 (de) | 2001-08-09 |
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