JP3008646B2 - Failure information processing method - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はプロセッサシステムにお
ける障害情報処理方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fault information processing system in a processor system.
【０００２】[0002]
【従来の技術】プロセッサシステムにおいて障害は避け
ることができず、そのため、障害が生じた場合には適切
な処理を行い、システムへの影響を最小限に留めるよう
にしている。また、障害時の動作を事前にテストするた
めに、擬似障害を発生する機能を付加することもある。2. Description of the Related Art A failure cannot be avoided in a processor system. Therefore, when a failure occurs, appropriate processing is performed to minimize the influence on the system. In order to test the operation at the time of failure in advance, a function of generating a pseudo failure may be added.
【０００３】図４は従来のプロセッサシステムの構成例
を示したものであり、プロセッサ３，メインメモリ４，
入出力制御装置５，交差制御回路６がプロセッサバス１
を介して互いに接続され、プロセッサバス１にはその競
合整理を行うためのバス競合整理回路２が接続されてい
る。なお、プロセッサバス１にはアドレスバス，データ
バス，制御線，エラー報告線が収容されており、各装置
が必要に応じてドライブするようになっている。FIG. 4 shows an example of the configuration of a conventional processor system.
The input / output control device 5 and the intersection control circuit 6 are connected to the processor bus 1
, And a bus contention arrangement circuit 2 for organizing the contention is connected to the processor bus 1. The processor bus 1 accommodates an address bus, a data bus, a control line, and an error reporting line, and each device drives as needed.
【０００４】また、交差制御回路６は他系の交差制御回
路を介して他系のプロセッサバスと接続されている。他
系の構成は省略してあるが、ほぼ同様な構成となってお
り、障害時のための副系として動作するようになってい
る。The cross control circuit 6 is connected to a processor bus of another system via a cross control circuit of another system. Although the configuration of the other system is omitted, it has almost the same configuration, and operates as a sub system in case of a failure.
【０００５】プロセッサバス１に接続された装置がプロ
セッサバス１を使用する場合、プロセッサバス１に付属
する要求線（図示せず）からバス競合整理回路２にバス
使用権を要求し、許可された後にアクセスを開始する。When a device connected to the processor bus 1 uses the processor bus 1, a bus use right is requested to the bus contention arrangement circuit 2 from a request line (not shown) attached to the processor bus 1, and the device is authorized. Start access later.
【０００６】この際に、その装置、例えば入出力制御装
置５が障害の発生を検出すると、バスアクセスに同期し
たエラーであれば、プロセッサバス１上のバスアクセス
エラー信号としてプロセッサ３にその旨を報告する。At this time, when the device, for example, the input / output control device 5 detects the occurrence of a failure, if the error is synchronized with the bus access, the error is notified to the processor 3 as a bus access error signal on the processor bus 1. Report.
【０００７】また、バスアクセスに同期しないエラーの
場合は、プロセッサバス１により障害の発生を即座に通
知することはできないため、障害通知個別線７によりプ
ロセッサ３にその旨を報告する。In the case of an error that is not synchronized with the bus access, the occurrence of a fault cannot be immediately notified by the processor bus 1, and the fact is reported to the processor 3 by the fault notification individual line 7.
【０００８】障害の報告を受けたプロセッサ３は、所定
の障害処理ルーチンに制御を移し、所定の処理を実行す
る。[0008] The processor 3 that has received the fault report transfers control to a predetermined fault processing routine and executes a predetermined process.
【０００９】一方、図示してはいないが、擬似障害を発
生させるためには、プロセッサ３と他の装置との間に個
別線を設け、プロセッサ３からの指示により擬似障害を
発生させていた。On the other hand, although not shown, in order to generate a pseudo fault, an individual line is provided between the processor 3 and another device, and the pseudo fault is generated by an instruction from the processor 3.
【００１０】[0010]
【発明が解決しようとする課題】上述したように、従来
のプロセッサシステムでは、プロセッサバスもしくは障
害通知個別線により障害の報告を行い、また、個別線に
より擬似障害の発生を行わせていたため、次のような欠
点が指摘されていた。As described above, in a conventional processor system, a fault is reported by a processor bus or a fault notification individual line, and a pseudo fault is generated by an individual line. Such disadvantages were pointed out.
【００１１】バスアクセスに同期した障害を報告する
プロセッサバスのバスアクセスエラー信号は、信号線の
数が少なくて情報量が充分でなく、どこでバスアクセス
エラーが発生したかという情報まで報告することができ
ず、きめの細かい障害処理を行うことができない。A bus access error signal of a processor bus for reporting a failure synchronized with a bus access has a small number of signal lines and an insufficient amount of information, and can report information as to where a bus access error has occurred. It is not possible to perform fine-grained failure processing.
【００１２】バスアクセスに同期しない障害を報告す
る障害通知個別線は、障害の箇所や種類毎に設けなけれ
ばならないため、実装上の問題がある。[0012] Since a fault notification individual line for reporting a fault that is not synchronized with the bus access must be provided for each fault location and type, there is a mounting problem.
【００１３】擬似障害を設定させるための個別線につ
いても、擬似障害の種類毎に設けなければならないた
め、実装上の問題がある。[0013] Also, individual lines for setting a pseudo-failure must be provided for each type of pseudo-failure, so there is a problem in mounting.
【００１４】本発明は上記の点に鑑み提案されたもので
あり、その目的とするところは、詳細な障害情報を伝達
することができると共に、多様な擬似障害の設定も行う
ことのできる障害情報処理方式を提供することにある。The present invention has been proposed in view of the above points, and has as its object to provide fault information capable of transmitting detailed fault information and setting various simulated faults. It is to provide a processing method.
【００１５】[0015]
【課題を解決するための手段】本発明は上記の目的を達
成するため、プロセッサバスを介してプロセッサ，メイ
ンメモリ，入出力制御装置等が接続されたプロセッサシ
ステムにおいて、プロセッサバスとは別個に設けられる
障害情報バスと、該障害情報バスに接続される各装置に
設けられる、前記障害情報バスに対するインタフェース
回路であって、障害を検出する障害検出回路と、該障害
検出回路が検出した障害の種別および検出箇所を示す障
害コードを発生する障害コードエンコード回路と、該障
害コードエンコード回路の発生した障害コードを前記障
害情報バスに送出する障害コード送出回路と、前記障害
情報バスから擬似障害コードを受信する擬似障害コード
受信回路と、該擬似障害コード受信回路の受信した擬似
障害コードをデコードする擬似障害コードデコード回路
と、該擬似障害コードデコード回路のデコードした内容
に基づいて擬似障害を発生させる擬似障害設定回路とを
含むインタフェース回路と、 前記障害情報バスのバス使
用権が要求された場合、競合整理を行い、前記障害情報
バスに障害コードが現れた場合、前記プロセッサに対し
て割り込みを発生し、疑似障害を発生させる場合、発生
させる疑似障害に対応する疑似障害コードを前記障害情
報バスに送出する障害管理回路とを備え、 前記プロセッ
サは、割り込みが発生した場合、前記障害情報バスから
障害コードを取り込み、該障害コードに応じた所定の処
理を行う構成を有する。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a processor system in which a processor, a main memory, an input / output control device and the like are connected via a processor bus, provided separately from the processor bus. Fault information bus and each device connected to the fault information bus.
An interface for the fault information bus provided
A fault detection circuit for detecting a fault;
A fault that indicates the type and location of the fault detected by the detection circuit
A fault code encoding circuit for generating a fault code;
The fault code generated by the fault code encoding circuit is
A fault code sending circuit for sending to the harm information bus;
Pseudo fault code that receives a pseudo fault code from the information bus
A receiving circuit, and a pseudo-code received by the pseudo fault code receiving circuit.
Pseudo fault code decoding circuit for decoding fault codes
And the contents decoded by the pseudo failure code decoding circuit.
A pseudo fault setting circuit that generates a pseudo fault based on
And an interface circuit including the fault information bus.
When a license is requested, the competitor is sorted and the fault information is
If a fault code appears on the bus,
To generate an interrupt and generate a pseudo-failure,
The pseudo fault code corresponding to the pseudo fault to be
And a fault management circuit for sending a multi-address bus, said processor
When an interrupt occurs, the
The failure code is fetched and a predetermined process corresponding to the failure code is performed.
Have a configuration that performs processing .
【００１６】[0016]
【作用】本発明の障害情報処理方式にあっては、プロセ
ッサ，メインメモリ，入出力制御装置等が接続されるプ
ロセッサバスとは別個に設けられる障害情報バスを用い
て障害コードおよび擬似障害コードの伝送が行われる。
障害管理回路は、障害情報バスに障害コードが現れる
と、プロセッサに割り込みをかけ、プロセッサは、障害
情報バス上の障害コードを取り込み、障害コードに応じ
た所定の処理を行う。疑似障害を発生させる場合、障害
管理回路は、発生させる疑似障害に対応する疑似障害コ
ードを障害情報バスに送出し、インタフェース回路は、
疑似障害コードに対応した疑似障害を発生させる。 According to the fault information processing system of the present invention, a fault code and a pseudo fault code are generated by using a fault information bus provided separately from a processor bus to which a processor, a main memory, an input / output control device and the like are connected. Transmission takes place.
The fault management circuit displays a fault code on the fault information bus
Interrupts the processor and the processor
Captures the fault code on the information bus and responds to the fault code
Predetermined processing is performed. If a false failure occurs, the failure
The management circuit generates a pseudo fault code corresponding to the pseudo fault to be generated.
The interface circuit to the fault information bus.
Generate a pseudo fault corresponding to the pseudo fault code.
【００１７】[0017]
【実施例】以下、本発明の実施例につき、図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１８】図１は本発明の障害情報処理方式を適用し
たプロセッサシステムの一実施例を示す構成図である。FIG. 1 is a block diagram showing one embodiment of a processor system to which the fault information processing system of the present invention is applied.
【００１９】図１において、本実施例は、プロセッサバ
ス１と、このプロセッサバス１の競合整理を行うバス競
合整理回路２と、プロセッサバス１に接続され命令実行
等の主たる処理を行うプロセッサ３と、命令コードおよ
びデータの格納されるメインメモリ４と、外部の入出力
装置を制御する入出力制御装置５と、他系との接続を行
う交差制御回路６と、本発明における特徴である、障害
情報バス８およびその競合整理等を行う障害管理回路９
とを備えている。なお、交差制御回路６を介して接続さ
れる他系もほぼ同様な構成となっており、また、両系の
障害管理回路９は互いに接続されている。In FIG. 1, the present embodiment includes a processor bus 1, a bus contention arrangement circuit 2 for organizing the contention of the processor bus 1, and a processor 3 connected to the processor bus 1 and performing main processing such as instruction execution. , An instruction code and data are stored, an input / output control device 5 for controlling an external input / output device, a cross control circuit 6 for connection to another system, and a fault characteristic of the present invention. Information bus 8 and fault management circuit 9 for arranging conflicts
And The other systems connected via the cross control circuit 6 have substantially the same configuration, and the fault management circuits 9 of both systems are connected to each other.
【００２０】図２は入出力制御装置５等における障害情
報バス８に対するインタフェース回路の構成例を示した
ものであり、障害を検出する障害検出回路１２と、障害
検出回路１２の検出した障害に応じた障害コードを発生
する障害コードエンコード回路１３と、障害コードエン
コード回路１３の発生した障害コードを障害情報バス８
に送出する障害コード送出回路１４と、障害情報バス８
から擬似障害コードを受信する擬似障害コード受信回路
１５と、擬似障害コード受信回路１５の受信した擬似障
害コードをデコードする擬似障害コードデコード回路１
６と、擬似障害コードデコード回路１６のデコードした
内容に基づいて擬似障害を発生させる擬似障害設定回路
１７とから構成されている。FIG. 2 shows an example of the configuration of an interface circuit for the fault information bus 8 in the input / output control device 5 or the like. The fault detecting circuit 12 detects a fault and responds to the fault detected by the fault detecting circuit 12. A fault code encoding circuit 13 for generating a fault code, and a fault information bus 8 for transmitting a fault code generated by the fault code encoding circuit 13.
Code sending circuit 14 for sending to the fault information bus 8
Pseudo-failure-code receiving circuit 15 for receiving a pseudo-failure-code from the network, and a pseudo-failure-code decoding circuit 1 for decoding the pseudo-failure-code received by the pseudo-failure-code receiving circuit 15
6 and a simulated fault setting circuit 17 for generating a simulated fault based on the contents decoded by the simulated fault code decoding circuit 16.
【００２１】以下、図１および図２を参照して、実施例
の動作を説明する。The operation of the embodiment will be described below with reference to FIGS.
【００２２】プロセッサバス１に接続された装置がプロ
セッサバス１を使用する場合、プロセッサバス１に付属
する要求線（図示せず）からバス競合整理回路２にバス
使用権を要求し、許可された後にアクセスを開始する。
この点は従来と変わるところはない。When a device connected to the processor bus 1 uses the processor bus 1, a request for a bus use is requested from the bus contention arrangement circuit 2 from a request line (not shown) attached to the processor bus 1, and the device is authorized. Start access later.
This point is the same as before.
【００２３】また、ある装置、例えば入出力制御装置５
において障害が発生すると、障害情報バス８に付属する
要求線（図示せず）から障害管理回路９にバス使用権を
要求し、許可された後に障害情報バス８に障害コードを
送出する。A certain device, for example, an input / output control device 5
When a failure occurs, a request is made to a failure management circuit 9 for a bus use right from a request line (not shown) attached to the failure information bus 8, and a failure code is sent to the failure information bus 8 after the permission is granted.
【００２４】ここで、障害コードの送出は次のように行
われる。すなわち、図２において、障害検出回路１２が
障害の発生を検出すると、障害コードエンコード回路１
３は所定の障害コードを生成し、障害コード送出回路１
４は障害情報バス８に障害コードを送出する。The transmission of the fault code is performed as follows. That is, in FIG. 2, when the failure detection circuit 12 detects the occurrence of a failure, the failure code encoding circuit 1
3 generates a predetermined fault code and outputs a fault code sending circuit 1
4 sends a fault code to the fault information bus 8.
【００２５】図３は障害コード１８の形式例を示したも
のであり、障害発生箇所を示す障害部位特定コードと、
検出箇所を示す検出装置コードと、障害の種類を示す障
害種別コードとを含んでいる。なお、障害部位特定コー
ドは主としてハードウェアによる系構成変更処理に用い
られ、検出装置コードと障害種別コードは主としてソフ
トウェアによる障害処理に用いられる。FIG. 3 shows an example of the format of the fault code 18.
It includes a detection device code indicating a detection location and a fault type code indicating a type of fault. Note that the failure site identification code is mainly used for hardware-based system configuration change processing, and the detection device code and the failure type code are mainly used for software-based failure processing.
【００２６】障害管理回路９は障害情報バス８に障害コ
ードが現れた場合、割り込み通知線１０によってプロセ
ッサ３に割り込みを行う。When a fault code appears on the fault information bus 8, the fault management circuit 9 interrupts the processor 3 through the interrupt notification line 10.
【００２７】割り込みを受けたプロセッサ３は、障害情
報バス８から障害コードを取り込み、所定の障害処理ル
ーチンに制御を移して所定の処理を実行する。The processor 3 having received the interrupt fetches a fault code from the fault information bus 8, transfers control to a predetermined fault processing routine, and executes a predetermined process.
【００２８】また、障害管理回路９は障害コードをデコ
ードして障害発生箇所を特定し、他系に障害があると判
断した場合には、プロセッサ３とは独立にハードウェア
による自立的な動作により、他系切り離し指示線１１に
より交差制御回路６に切り離しを指示する。これによ
り、交差制御回路６は他系からのアクセスを一切受け付
けなくなり、障害系の擾乱を防止することができる。The fault management circuit 9 decodes the fault code to identify the fault location, and if it determines that another system has a fault, the fault management circuit 9 operates independently of the processor 3 by an independent operation by hardware. The disconnection instruction line 11 instructs the intersection control circuit 6 to disconnect. As a result, the cross control circuit 6 does not accept any access from another system, and it is possible to prevent disturbance in the fault system.
【００２９】一方、擬似障害を発生させる場合、プロセ
ッサ３は予めプロセッサバス１等により擬似障害モード
に入ることを各装置に伝える。これにより、図２に示し
た各装置の障害情報バス８のインタフェース回路の擬似
障害コード受信回路１５は動作可能な状態となる。On the other hand, when a pseudo fault occurs, the processor 3 informs each device in advance that a pseudo fault mode is to be entered via the processor bus 1 or the like. Thereby, the pseudo fault code receiving circuit 15 of the interface circuit of the fault information bus 8 of each device shown in FIG. 2 is in an operable state.
【００３０】その後、プロセッサ３が障害管理回路９内
のレジスタ（図示せず）に発生させたい擬似障害に対応
する擬似障害コードを書き込むと、障害管理回路９は、
レジスタに設定された擬似障害コードに従い、擬似障害
コードを障害情報バス８に送出する。なお、擬似障害コ
ードは図３に示した障害コード１８と同じ形式を用いる
ことができる。また、擬似障害コードの送出に際して、
本物の障害が発生し、障害情報バス８の使用権が要求さ
れた場合、障害管理回路９は競合整理としてそれを優先
する。Thereafter, when the processor 3 writes a pseudo fault code corresponding to the pseudo fault to be generated in a register (not shown) in the fault management circuit 9, the fault management circuit 9
The pseudo fault code is sent to the fault information bus 8 according to the pseudo fault code set in the register. Note that the pseudo fault code can use the same format as the fault code 18 shown in FIG. Also, when sending the pseudo failure code,
When a genuine fault occurs and the right to use the fault information bus 8 is requested, the fault management circuit 9 gives priority to this as a conflict arrangement.
【００３１】障害情報バス８に接続された各装置では、
図２において、擬似障害コード受信回路１５が障害情報
バス８から擬似障害コードを受信し、擬似障害コードデ
コード回路１６がデコードを行い、その結果に基づい
て、擬似障害設定回路１７は擬似障害を発生させる。な
お、障害コード送出回路１４から擬似障害コード受信回
路１５に対して受信禁止の信号が与えられるようになっ
ており、報告すべき障害が発生している際には擬似障害
コードに応じないように優先性を持たせてある。In each device connected to the fault information bus 8,
In FIG. 2, a pseudo fault code receiving circuit 15 receives a pseudo fault code from the fault information bus 8, a pseudo fault code decoding circuit 16 decodes the pseudo fault code, and based on the result, a pseudo fault setting circuit 17 generates a pseudo fault. Let it. Note that a reception prohibition signal is provided from the fault code sending circuit 14 to the pseudo fault code receiving circuit 15 so that the fault code sending circuit 14 does not respond to the pseudo fault code when a fault to be reported has occurred. Priority is given.
【００３２】[0032]
【発明の効果】以上説明したように、本発明の障害情報
処理方式にあっては、次のような効果がある。As described above, the fault information processing system of the present invention has the following effects.
【００３３】専用の障害情報バスにより障害の発生を
報告するため、障害の発生箇所や種類を示す充分な情報
をのせることができ、きめの細かい障害処理を行うこと
ができる。Since the occurrence of a fault is reported through a dedicated fault information bus, sufficient information indicating the location and type of the fault can be provided, and a fine-grained fault process can be performed.
【００３４】バスアクセスとの同期の有無にかかわら
ず障害情報バスを使用して、障害の箇所や種類を明示し
た障害の報告が行えるため、１組の障害情報バスを設け
るだけでよく、実装上、問題とならない。The fault information bus can be used to report a fault with the location and type of the fault irrespective of whether or not synchronization with the bus access is performed. Therefore, only one set of fault information bus is required. No problem.
【００３５】障害情報バスを用いて多様な擬似障害の
設定を行うことができるため、実装上の問題が解決さ
れ、また、多様な擬似障害の設定を利用することで信頼
性の高いシステムを構築することが可能となる。Since various types of pseudo faults can be set using the fault information bus, problems in mounting can be solved, and a highly reliable system can be constructed by using various types of pseudo faults. It is possible to do.
【図１】本発明の障害情報処理方式を適用したプロセッ
サシステムの一実施例を示す構成図である。FIG. 1 is a configuration diagram illustrating an embodiment of a processor system to which a failure information processing method according to the present invention is applied.
【図２】メインメモリや入出力制御装置等の各部に設け
られた障害情報バスとのインタフェース回路の例を示す
構成図である。FIG. 2 is a configuration diagram illustrating an example of an interface circuit with a failure information bus provided in each unit such as a main memory and an input / output control device.
【図３】障害情報の形式の例を示す図である。FIG. 3 is a diagram showing an example of a format of fault information.
【図４】従来のプロセッサシステムの構成図である。FIG. 4 is a configuration diagram of a conventional processor system.
１……プロセッサバス ２……バス競合整理回路（ＢＡ） ３……プロセッサ（ＣＰＵ） ４……メインメモリ（ＭＭ） ５……入出力制御装置（ＩＯＣ） ６……交差制御回路（ＸＣ） ７……障害通知個別線 ８……障害情報バス ９……障害管理回路（ＦＤＰ） １０…割り込み通知線 １１…他系切り離し指示線 １２…障害検出回路 １３…障害コードエンコード回路 １４…障害コード送出回路 １５…擬似障害コード受信回路 １６…擬似障害コードデコード回路 １７…擬似障害設定回路 １８…障害コード 1 Processor Bus 2 Bus Contention Arrangement Circuit (BA) 3 Processor (CPU) 4 Main Memory (MM) 5 Input / Output Controller (IOC) 6 Cross Control Circuit (XC) 7 ... individual fault notification line 8 ... fault information bus 9 ... fault management circuit (FDP) 10 ... interrupt notification line 11 ... other system disconnection instruction line 12 ... fault detection circuit 13 ... fault code encoding circuit 14 ... fault code sending circuit 15: pseudo fault code receiving circuit 16: pseudo fault code decoding circuit 17: pseudo fault setting circuit 18: fault code
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/16 G06F 11/00 G06F 11/22 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) G06F 11/16 G06F 11/00 G06F 11/22
Claims (2)
インメモリ，入出力制御装置等が接続されたプロセッサ
システムにおいて、 プロセッサバスとは別個に設けられる障害情報バスと、該障害情報バスに接続される各装置に設けられる、前記
障害情報バスに対するインタフェース回路であって、障
害を検出する障害検出回路と、該障害検出回路が検出し
た障害の種別および検出箇所を示す障害コードを発生す
る障害コードエンコード回路と、該障害コードエンコー
ド回路の発生した障害コードを前記障害情報バスに送出
する障害コード送出回路と、前記障害情報バスから擬似
障害コードを受信する擬似障害コード受信回路と、該擬
似障害コード受信回路の受信した擬似障害コードをデコ
ードする擬似障害コードデコード回路と、該擬似障害コ
ードデコード回路のデコードした内容に基づいて擬似障
害を発生させる擬似障害設定回路とを含むインタフェー
ス回路と、 前記障害情報バスのバス使用権が要求された場合、競合
整理を行い、前記障害情報バスに障害コードが現れた場
合、前記プロセッサに対して割り込みを発生し、疑似障
害を発生させる場合、発生させる疑似障害に対応する疑
似障害コードを前記障害情報バスに送出する障害管理回
路とを備え、 前記プロセッサは、割り込みが発生した場合、前記障害
情報バスから障害コードを取り込み、該障害コードに応
じた所定の処理を行う構成を有する ことを特徴とする障
害情報処理方式。1. A processor and a memory via a processor bus.
Processor to which in-memory, input / output control devices, etc. are connected
A fault information bus provided separately from the processor bus in the system;Provided in each device connected to the fault information bus,
An interface circuit for the fault information bus.
A failure detection circuit for detecting harm and the failure detection circuit
Error code indicating the type of error and the location of the error
Fault code encoding circuit and fault code encoding circuit
Sends the fault code generated by the load circuit to the fault information bus
A fault code transmitting circuit, and a pseudo code from the fault information bus.
A pseudo fault code receiving circuit for receiving a fault code;
Decoupling the pseudo failure code received by the similar failure code receiving circuit
A pseudo fault code decoding circuit for loading the pseudo fault code;
Pseudo-failure based on the decoded content of the
Interface including simulated fault setting circuit causing harm
Circuit and If the bus right to use the fault information bus is requested,
If a fault code appears on the fault information bus
Interrupts the processor,
If harm occurs, the suspicion
A fault management circuit for sending a similar fault code to the fault information bus.
With the road, If the processor generates an interrupt, the
Retrieve the fault code from the information bus and respond to the fault code.
Has a configuration to perform the same predetermined processing Disability characterized by that
Harm information processing method.
インメモリ，入出力制御装置等が接続された第１，第２
のプロセッサシステムを交差制御回路を介して接続する
ことにより二重化したシステムにおいて、 前記第１，第２のプロセッサシステムがそれぞれ、 自プロセッサシステムのプロセッサバスとは別個に設け
られる障害情報バスと、 自プロセッサシステムの障害情報バスに接続される各装
置に設けられる、自プロセッサシステムの障害情報バス
に対するインタフェース回路であって、障害を検出する
障害検出回路と、該障害検出回路が検出した障害の種
別，検出箇所及び 障害発生箇所を示す障害コードを発生
する障害コードエンコード回路と、該障害コードエンコ
ード回路の発生した障害コードを自プロセッサシステム
の障害情報バスに送出する障害コード送出回路と、自プ
ロセッサシステムの障害情報バスから擬似障害コードを
受信する擬似障害コード受信回路と、該擬似障害コード
受信回路の受信した擬似障害コードをデコードする擬似
障害コードデコード回路と、該擬似障害コードデコード
回路のデコードした内容に基づいて擬似障害を発生させ
る擬似障害設定回路とを含むインタフェース回路と、 自プロセッサシステムの障害情報バスのバス使用権が要
求された場合、競合整理を行い、自プロセッサシステム
の障害情報バスに障害コードが現れた場合、自プロセッ
サシステムのプロセッサに対して割り込みを発生し、自
プロセッサシステムの障害情報バスに現れた障害コード
が他プロセッサシステムの障害を示している場合、前記
交差制御回路に対して他プロセッサシステムの切り離し
を指示し、疑似障害を発生させる場合、発生させる疑似
障害に対応する疑似障害コードを自プロセッサシステム
の障害情報バスに送出する障害管理回路とを備え、 前記第１，第２のプロセッサシステムのプロセッサは、
それぞれ自プロセッサシステムの障害管理回路から割り
込みがかけられたとき、自プロセッサシステムの障害情
報バスから障害コードを取り込み、該障害コードに応じ
た所定の処理を行う構成を有することを特徴とする 障害
情報処理方式。(2)Processor and memory via the processor bus
First and second in-memory, input / output control devices, etc. connected
Processor systems connected via a cross control circuit
In a redundant system, The first and second processor systems are respectively Provided separately from the processor bus of the own processor system
Fault information bus Each device connected to the fault information bus of its own processor system
Information bus of the own processor system
Interface circuit for detecting faults
A fault detection circuit and a type of the fault detected by the fault detection circuit;
Separately, detection location and Generates a fault code indicating the fault location
Fault code encoding circuit and fault code encoder
Error code generated by the load circuit
A fault code sending circuit for sending to the fault information bus of
Pseudo fault code from the fault information bus of the processor system
Pseudo fault code receiving circuit for receiving the pseudo fault code
A pseudo code for decoding the pseudo failure code received by the receiving circuit
Fault code decoding circuit and pseudo fault code decoding
Generate a pseudo failure based on the decoded contents of the circuit
An interface circuit including a simulated fault setting circuit; The right to use the fault information bus of the own processor system is required.
If requested, sort out the conflicts and use your own processor system.
If a fault code appears on the fault information bus of the
Interrupts the processor of the
Fault code that appears on the fault information bus of the processor system
Indicates that the other processor system has failed,
Isolation of other processor system from cross control circuit
To generate a pseudo-failure,
Pseudo failure code corresponding to the failure
And a fault management circuit for sending the fault information to the fault information bus. The processor of the first and second processor systems includes:
Each is assigned from the fault management circuit of its own processor system.
Is interrupted, the fault information of the
Fetches a fault code from the information bus and responds to the fault code
Characterized by having a configuration for performing predetermined processing Obstacle
Information processing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057490A JP3008646B2 (en) | 1992-02-10 | 1992-02-10 | Failure information processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057490A JP3008646B2 (en) | 1992-02-10 | 1992-02-10 | Failure information processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05224969A JPH05224969A (en) | 1993-09-03 |
| JP3008646B2 true JP3008646B2 (en) | 2000-02-14 |
Family
ID=13057166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4057490A Expired - Lifetime JP3008646B2 (en) | 1992-02-10 | 1992-02-10 | Failure information processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008646B2 (en) |
-
1992
- 1992-02-10 JP JP4057490A patent/JP3008646B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05224969A (en) | 1993-09-03 |
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