JP3006274B2 - ＧａＡｓホール素子及びその製造方法 - Google Patents
ＧａＡｓホール素子及びその製造方法Info
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- JP3006274B2 JP3006274B2 JP4095072A JP9507292A JP3006274B2 JP 3006274 B2 JP3006274 B2 JP 3006274B2 JP 4095072 A JP4095072 A JP 4095072A JP 9507292 A JP9507292 A JP 9507292A JP 3006274 B2 JP3006274 B2 JP 3006274B2
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【０００１】
【産業上の利用分野】本発明は、ガリウム砒素（以下、
GaAsと記す）ホール素子及びその製造方法に関する。
GaAsと記す）ホール素子及びその製造方法に関する。
【０００２】
【従来の技術】従来、この種のGaAsホール素子の製造方
法は、例えば図４に示すように、半絶縁性GaAs基板１上
に分子線エピタキシ法（以下、MBE法と記す） により６
００℃程度の成長温度にてアンドープGaAsバッファ層２
を形成するか、または６００℃程度の成長温度にてベリ
リウム（以下、Beと記す）をドープしたP型GaAsバッフ
ァ層２ を形成し、これら高抵抗のGaAsバッファ層２上
に活性領域を構成するN型GaAs層３ 及びオーミック接続
領域を構成するN+型GaAs層４ を順次形成し、N+型GaAs
層４からオーミック電極５を取り出すことによりホール
素子を形成していた。
法は、例えば図４に示すように、半絶縁性GaAs基板１上
に分子線エピタキシ法（以下、MBE法と記す） により６
００℃程度の成長温度にてアンドープGaAsバッファ層２
を形成するか、または６００℃程度の成長温度にてベリ
リウム（以下、Beと記す）をドープしたP型GaAsバッフ
ァ層２ を形成し、これら高抵抗のGaAsバッファ層２上
に活性領域を構成するN型GaAs層３ 及びオーミック接続
領域を構成するN+型GaAs層４ を順次形成し、N+型GaAs
層４からオーミック電極５を取り出すことによりホール
素子を形成していた。
【０００３】
【発明が解決しようとする課題】しかし、上記６００℃
程度にて成長させたアンドープGaAsバッファ層を用いた
場合、MBE装置（分子線エピタキシ装置）における原材
料の純度や、MBE装置のの使用状況によりバッファ層の
電気的特性、特に抵抗率のバラツキを生じる。そして、
その結果、図５に示すように、活性領域である N型GaAs
層３からバッファ層２へのリーク電流の影響による不平
衡電圧ＶOFFSETのドリフトが大きくなり線形性，対称性
も悪くなると共に、磁場印加時の出力電圧ＶOUT 特性も
同様に非線形になりかつ大きなドリフトを生じている。
このため、ホール素子の製造歩留りが低下すると共に、
システム運用時の設計マージンが小さくなり、ホール素
子特性のバラツキを調整するための調整機構が必要にな
る。
程度にて成長させたアンドープGaAsバッファ層を用いた
場合、MBE装置（分子線エピタキシ装置）における原材
料の純度や、MBE装置のの使用状況によりバッファ層の
電気的特性、特に抵抗率のバラツキを生じる。そして、
その結果、図５に示すように、活性領域である N型GaAs
層３からバッファ層２へのリーク電流の影響による不平
衡電圧ＶOFFSETのドリフトが大きくなり線形性，対称性
も悪くなると共に、磁場印加時の出力電圧ＶOUT 特性も
同様に非線形になりかつ大きなドリフトを生じている。
このため、ホール素子の製造歩留りが低下すると共に、
システム運用時の設計マージンが小さくなり、ホール素
子特性のバラツキを調整するための調整機構が必要にな
る。
【０００４】また、６００℃程度の成長温度にてBeをド
ープした P型GaAsバッファ層を用いた場合、活性領域で
あるN型GaAs層にバッファ層あるいはMBE装置からBeが混
入することにより補償効果が生じてキャリア移動度の低
下をもたらしたり感度特性の劣化が生じたりしている。
ープした P型GaAsバッファ層を用いた場合、活性領域で
あるN型GaAs層にバッファ層あるいはMBE装置からBeが混
入することにより補償効果が生じてキャリア移動度の低
下をもたらしたり感度特性の劣化が生じたりしている。
【０００５】本発明は、上記した問題点を解決しようと
するもので、半絶縁性GaAs基板上に高抵抗のGaAsバッフ
ァ層を形成することにより不平衡電圧ＶOFFSET及び磁場
印加時の出力電圧ＶOUT特性 の線形性及び対称性が良好
でドリフトの小さなGaAsホール素子を提供することを目
的とする。
するもので、半絶縁性GaAs基板上に高抵抗のGaAsバッフ
ァ層を形成することにより不平衡電圧ＶOFFSET及び磁場
印加時の出力電圧ＶOUT特性 の線形性及び対称性が良好
でドリフトの小さなGaAsホール素子を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に上記請求項１に係る発明の構成上の特徴は、半絶縁性
GaAs基板上に形成されたアンドープGaAsバッファ層と、
同アンドープGaAsバッファ層上に形成された活性領域を
構成するN型GaAs層と、同N型GaAs層上の所定位置に形成
されたオーミック接続領域を構成するN+型GaAs層と、前
記N+型GaAs層に接続された電極膜とを備えたGaAsホール
素子において、前記アンドープGaAsバッファ層における
Gaに対するAsの含有率を１より大きくしたことある。
に上記請求項１に係る発明の構成上の特徴は、半絶縁性
GaAs基板上に形成されたアンドープGaAsバッファ層と、
同アンドープGaAsバッファ層上に形成された活性領域を
構成するN型GaAs層と、同N型GaAs層上の所定位置に形成
されたオーミック接続領域を構成するN+型GaAs層と、前
記N+型GaAs層に接続された電極膜とを備えたGaAsホール
素子において、前記アンドープGaAsバッファ層における
Gaに対するAsの含有率を１より大きくしたことある。
【０００７】また、上記請求項２に係る発明の構成上の
特徴は、半絶縁性GaAs基板上に分子線エピタキシ法によ
り４００℃以下の成長温度にてアンドープGaAsバッファ
層を形成するアンドープGaAsバッファ層形成工程と、前
記形成されたアンドープGaAsバッファ層上に分子線エピ
タキシ法により活性領域を構成するN型GaAs層 を形成す
るN型GaAs層形成工程と、前記N型GaAs層上に分子線エピ
タキシ法によりオーミック接続領域を構成するN+型GaAs
層を選択的に形成するN+型GaAs層形成工程とを設けたこ
とにある。
特徴は、半絶縁性GaAs基板上に分子線エピタキシ法によ
り４００℃以下の成長温度にてアンドープGaAsバッファ
層を形成するアンドープGaAsバッファ層形成工程と、前
記形成されたアンドープGaAsバッファ層上に分子線エピ
タキシ法により活性領域を構成するN型GaAs層 を形成す
るN型GaAs層形成工程と、前記N型GaAs層上に分子線エピ
タキシ法によりオーミック接続領域を構成するN+型GaAs
層を選択的に形成するN+型GaAs層形成工程とを設けたこ
とにある。
【０００８】
【発明の作用・効果】上記のように構成した請求項１に
係る発明においては、半絶縁性GaAs基板上に形成された
アンドープGaAsバッファ層におけるガリウム（以下、Ga
と記す）に対する砒素（以下、Asと記す）の含有率を１
より大きくしている。そして、このアンドープGaAsバッ
ファ層における過剰のAsの存在に伴ってバッファ層内に
形成される深い不純物準位により、バッファ層は非常な
高抵抗特性を示す。以下に、この理由を説明する。
係る発明においては、半絶縁性GaAs基板上に形成された
アンドープGaAsバッファ層におけるガリウム（以下、Ga
と記す）に対する砒素（以下、Asと記す）の含有率を１
より大きくしている。そして、このアンドープGaAsバッ
ファ層における過剰のAsの存在に伴ってバッファ層内に
形成される深い不純物準位により、バッファ層は非常な
高抵抗特性を示す。以下に、この理由を説明する。
【０００９】低温成長のGaAs基板においては、ドナーは
Ga位置上のAs及び原子間位置のAsであり、この過剰Asは
深い不純物準位を構成する。このような深い準位のドナ
ーは、室温付近において活性化しなくなりキャリアを発
生しないので、ドナー濃度ＮD がアクセプタ濃度ＮA よ
り大であれば、アクセプタからのキャリアが全てドナー
によって補償され、電気伝導を生じさせるキャリアが無
くなり、GaAs基板は高抵抗になる。アンドープのGaAs中
の残留アクセプタ濃度ＮA は通常１０15cm-3以下である
ので、従ってドナー濃度ＮDが１０15cm-3 以上であれば
上記の条件が満たされる。GaAs中の原子密度は４．４２
×１０22原子cm-3であるから、ドナー濃度ＮD が約２×
１０-6％以上すなわち０．０２ppm以上 であれば、アク
セプタからのキャリアが全てドナーによって補償され、
GaAs基板は高抵抗になる。
Ga位置上のAs及び原子間位置のAsであり、この過剰Asは
深い不純物準位を構成する。このような深い準位のドナ
ーは、室温付近において活性化しなくなりキャリアを発
生しないので、ドナー濃度ＮD がアクセプタ濃度ＮA よ
り大であれば、アクセプタからのキャリアが全てドナー
によって補償され、電気伝導を生じさせるキャリアが無
くなり、GaAs基板は高抵抗になる。アンドープのGaAs中
の残留アクセプタ濃度ＮA は通常１０15cm-3以下である
ので、従ってドナー濃度ＮDが１０15cm-3 以上であれば
上記の条件が満たされる。GaAs中の原子密度は４．４２
×１０22原子cm-3であるから、ドナー濃度ＮD が約２×
１０-6％以上すなわち０．０２ppm以上 であれば、アク
セプタからのキャリアが全てドナーによって補償され、
GaAs基板は高抵抗になる。
【００１０】そして、このバッファ層の高抵抗特性のた
めに、バッファ層上に形成される活性領域をなすN型GaA
s層 からバッファ層へのリーク電流が低減されまたリー
ク電流の不均一性が抑制される。さらに、高抵抗のバッ
ファ層を設けたことにより、半絶縁性GaAs基板の基板電
位の不均一によるN型GaAs層 への影響も抑制される。そ
の結果、上記GaAsホール素子は、図３に示すように、制
御用印加電圧ＶD に対する不平衡電圧ＶOFFSET及び磁場
印加時の出力ＶOUT特性 の線形性及び対称性が良好でか
つドリフトの非常に小さい優れたホール素子特性を具備
する。
めに、バッファ層上に形成される活性領域をなすN型GaA
s層 からバッファ層へのリーク電流が低減されまたリー
ク電流の不均一性が抑制される。さらに、高抵抗のバッ
ファ層を設けたことにより、半絶縁性GaAs基板の基板電
位の不均一によるN型GaAs層 への影響も抑制される。そ
の結果、上記GaAsホール素子は、図３に示すように、制
御用印加電圧ＶD に対する不平衡電圧ＶOFFSET及び磁場
印加時の出力ＶOUT特性 の線形性及び対称性が良好でか
つドリフトの非常に小さい優れたホール素子特性を具備
する。
【００１１】また、上記のように構成した請求項２に係
る発明においては、アンドープGaAsバッファ層形成工程
において半絶縁性GaAs基板上に分子線エピタキシ法によ
り４００℃以下の成長温度にてアンドープGaAsバッファ
層が形成される。このような低温条件にてアンドープGa
Asバッファ層を形成することにより、アンドープGaAsバ
ッファ層におけるGaアクセプタに対する過剰Asドナーの
含有率を１より大きくすることができる。そして、アン
ドープGaAsバッファ層上にさらにN型GaAs層 及びN+型Ga
As層を順次形成することにより得られたGaAsホール素子
は、上記したように過剰のAsの存在による高抵抗のバッ
ファ層を備えている。その結果、上記製造方法によれ
ば、上記したと同様の理由により、不平衡電圧ＶOFFSET
及び磁場印加時の出力電圧ＶOUT特性 の線形性及び対称
性が良好でかつドリフトの非常に小さい優れた特性を備
えたGaAsホール素子が得られる。
る発明においては、アンドープGaAsバッファ層形成工程
において半絶縁性GaAs基板上に分子線エピタキシ法によ
り４００℃以下の成長温度にてアンドープGaAsバッファ
層が形成される。このような低温条件にてアンドープGa
Asバッファ層を形成することにより、アンドープGaAsバ
ッファ層におけるGaアクセプタに対する過剰Asドナーの
含有率を１より大きくすることができる。そして、アン
ドープGaAsバッファ層上にさらにN型GaAs層 及びN+型Ga
As層を順次形成することにより得られたGaAsホール素子
は、上記したように過剰のAsの存在による高抵抗のバッ
ファ層を備えている。その結果、上記製造方法によれ
ば、上記したと同様の理由により、不平衡電圧ＶOFFSET
及び磁場印加時の出力電圧ＶOUT特性 の線形性及び対称
性が良好でかつドリフトの非常に小さい優れた特性を備
えたGaAsホール素子が得られる。
【００１２】
【実施例】本発明の一実施例を図面により説明すると、
図１及び図２は同実施例に係るGaAsホール素子の概略の
製造工程を示す模式図である。
図１及び図２は同実施例に係るGaAsホール素子の概略の
製造工程を示す模式図である。
【００１３】まず、４００℃以下の例えば３００℃の基
板温度に保持された半絶縁性のGaAs基板１０上にMBE法
によりアンドープのGaAs層１１を形成する。さらに、Ga
As基板１０をMBE装置 にセットしたままの状態で、基板
温度を６００℃程度まで上昇させ、アンドープGaAs層１
１上に感磁特性を示す活性領域を設けるためMBE法 によ
りN型GaAs層１２を形成し、続いてオーミック接続領域
を設けるためのN+型GaAs層１３をMBE法 により形成する
（図１（ａ）参照）。
板温度に保持された半絶縁性のGaAs基板１０上にMBE法
によりアンドープのGaAs層１１を形成する。さらに、Ga
As基板１０をMBE装置 にセットしたままの状態で、基板
温度を６００℃程度まで上昇させ、アンドープGaAs層１
１上に感磁特性を示す活性領域を設けるためMBE法 によ
りN型GaAs層１２を形成し、続いてオーミック接続領域
を設けるためのN+型GaAs層１３をMBE法 により形成する
（図１（ａ）参照）。
【００１４】つぎに、上記アンドープのGaAs層１１，N
型GaAs層１２及びN+型GaAs層１３ の形成されたGaAs基
板１０のホール素子形成部分にホトリソグラフィ技術に
より選択的にホトレジスト膜１４を形成する（図１
（ａ）参照）。このホトレジスト膜１４をマスクとし
て、ドライあるいはウエットエッチング法によりN+型Ga
As１３，N型GaAs層１２ およびアンドープGaAs１１の一
部をエッチング除去し、残りのレジスト膜１４を剥離す
ることによりホール素子形成用の凸部Ｈを形成する（図
１（ｂ）参照）。
型GaAs層１２及びN+型GaAs層１３ の形成されたGaAs基
板１０のホール素子形成部分にホトリソグラフィ技術に
より選択的にホトレジスト膜１４を形成する（図１
（ａ）参照）。このホトレジスト膜１４をマスクとし
て、ドライあるいはウエットエッチング法によりN+型Ga
As１３，N型GaAs層１２ およびアンドープGaAs１１の一
部をエッチング除去し、残りのレジスト膜１４を剥離す
ることによりホール素子形成用の凸部Ｈを形成する（図
１（ｂ）参照）。
【００１５】つぎに、凸部Ｈにホール素子を形成するた
めのホトレジスト膜１５をホトリソグラフィ技術により
基板１０上に選択的に形成する（図１（ｃ）参照）。こ
のホトレジスト膜１５をマスクとして、ドライあるいは
ウエットエッチング法によりN+型GaAs層１３，N型GaAs
層１２ の一部をエッチング除去し、残りのレジスト膜
１４を剥離することにより十字形のホール素子の感磁部
Ｊを形成する（図１（ｄ）参照）。
めのホトレジスト膜１５をホトリソグラフィ技術により
基板１０上に選択的に形成する（図１（ｃ）参照）。こ
のホトレジスト膜１５をマスクとして、ドライあるいは
ウエットエッチング法によりN+型GaAs層１３，N型GaAs
層１２ の一部をエッチング除去し、残りのレジスト膜
１４を剥離することにより十字形のホール素子の感磁部
Ｊを形成する（図１（ｄ）参照）。
【００１６】つづいて、感磁部Ｊの形成されたGaAs基板
１０の表面にオーミック電極として金ゲルマニウム／ニ
ッケル／金（AuGe／Ni／Au）を所望のパターン形状で形
成するために、通常よく用いられているリフトオフ行程
により、ホトレジスト膜１７を塗布し（図２（ｅ）参
照）、ホトリソグラフィ技術により１７ａのようにホト
レジスト膜をパターニングし、ひきつづいて、AuGe／Ni
／Au多層導体膜１６を真空蒸着により形成する（図２
（ｆ）参照）。このような基盤からレジスト膜１７ａを
剥離することにより、レジスト膜１７ａ上に積層したAu
Ge／Ni／Au多層導体膜が同時に除去されることにより、
オーミック電極１６ａを形成する（図２（ｇ）参照）。
１０の表面にオーミック電極として金ゲルマニウム／ニ
ッケル／金（AuGe／Ni／Au）を所望のパターン形状で形
成するために、通常よく用いられているリフトオフ行程
により、ホトレジスト膜１７を塗布し（図２（ｅ）参
照）、ホトリソグラフィ技術により１７ａのようにホト
レジスト膜をパターニングし、ひきつづいて、AuGe／Ni
／Au多層導体膜１６を真空蒸着により形成する（図２
（ｆ）参照）。このような基盤からレジスト膜１７ａを
剥離することにより、レジスト膜１７ａ上に積層したAu
Ge／Ni／Au多層導体膜が同時に除去されることにより、
オーミック電極１６ａを形成する（図２（ｇ）参照）。
【００１７】さらに、オーミック電極１６ａの形成され
たGaAs基板１０上に、詳細な説明は省略するが、酸化シ
リコン等の保護膜１８及びアルミニウム等の外部接続用
電極１９を選択的に形成し、このGaAs基板１０を個々の
ホール素子に分割することによりホール素子チップが形
成される（図２（ｈ）参照）。
たGaAs基板１０上に、詳細な説明は省略するが、酸化シ
リコン等の保護膜１８及びアルミニウム等の外部接続用
電極１９を選択的に形成し、このGaAs基板１０を個々の
ホール素子に分割することによりホール素子チップが形
成される（図２（ｈ）参照）。
【００１８】このホール素子は、半絶縁性GaAs基板１０
上のアンドープGaAsバッファ層１１がMBE法 により少な
くとも４００℃以下の低温度にて形成されているため、
バッファ層１１におけるGaに対するAsの含有率が１より
大きくされている。このため、このアンドープGaAsバッ
ファ層１１における過剰のAsの存在に伴ってバッファ層
１１内に形成される深い不純物準位により、バッファ層
１１は非常な高抵抗特性を示す。このバッファ層１１の
高抵抗特性のために、バッファ層１１上に形成される活
性領域をなすN型GaAs層１２ からバッファ層１１へのリ
ーク電流が低減されまたリーク電流の不均一性が抑制さ
れる。さらに、高抵抗のバッファ層１１により、半絶縁
性GaAs基板１０の基板電位の不均一によるN型GaAs層１
２ への影響も抑制される。
上のアンドープGaAsバッファ層１１がMBE法 により少な
くとも４００℃以下の低温度にて形成されているため、
バッファ層１１におけるGaに対するAsの含有率が１より
大きくされている。このため、このアンドープGaAsバッ
ファ層１１における過剰のAsの存在に伴ってバッファ層
１１内に形成される深い不純物準位により、バッファ層
１１は非常な高抵抗特性を示す。このバッファ層１１の
高抵抗特性のために、バッファ層１１上に形成される活
性領域をなすN型GaAs層１２ からバッファ層１１へのリ
ーク電流が低減されまたリーク電流の不均一性が抑制さ
れる。さらに、高抵抗のバッファ層１１により、半絶縁
性GaAs基板１０の基板電位の不均一によるN型GaAs層１
２ への影響も抑制される。
【００１９】その結果、上記GaAsホール素子は、図３に
示すように、従来例（図５参照）に比べて制御用印加電
圧ＶD に対する不平衡電圧ＶOFFSET特性及び磁場印加時
の出力電圧ＶOUT特性 の線形性及び対称性が良好でかつ
ドリフトの非常に小さい優れたホール素子特性を具備す
る。また、上記したアンドープGaAsバッファ層１１が、
過剰のAsの存在により非常な高抵抗特性を備え、リーク
電流の低減が実現されたことにより、GaAsホール素子の
高温動作時（例えば２００℃）におけるリーク電流が抑
制され温度特性が改善される。
示すように、従来例（図５参照）に比べて制御用印加電
圧ＶD に対する不平衡電圧ＶOFFSET特性及び磁場印加時
の出力電圧ＶOUT特性 の線形性及び対称性が良好でかつ
ドリフトの非常に小さい優れたホール素子特性を具備す
る。また、上記したアンドープGaAsバッファ層１１が、
過剰のAsの存在により非常な高抵抗特性を備え、リーク
電流の低減が実現されたことにより、GaAsホール素子の
高温動作時（例えば２００℃）におけるリーク電流が抑
制され温度特性が改善される。
【００２０】なお、上記実施例においては、半絶縁性Ga
As基板上に形成するバッファ層として４００℃以下の低
温条件でMBE法 により形成されたアンドープGaAs層を用
いているが、その代わりに４００℃以下の低温条件でMB
E法 により形成されたアンドープAlxGa1-xAs層（ｘ=0〜
1） を用いても上記したと同様の効果が得られる。すな
わち、半絶縁性GaAs基板上に４００℃以下の低温条件で
MBE法 によりアンドープAlxGa1-xAs層を設けることによ
り、Al及びGaに対するAsの含有率が１より大きくされ、
この結果アンドープAlxGa1-xAsバッファ層における過剰
のAsの存在に伴ってバッファ層内に形成される深い不純
物準位により、バッファ層は非常な高抵抗特性を示す。
このバッファ層の高抵抗特性のために、バッファ層上に
形成される活性領域をなすN型GaAs層 からバッファ層へ
のリーク電流が低減されまたリーク電流の不均一性が抑
制される。さらに、高抵抗のバッファ層により、半絶縁
性GaAs基板の基板電位の不均一によるN型GaAs層への影
響も抑制される。
As基板上に形成するバッファ層として４００℃以下の低
温条件でMBE法 により形成されたアンドープGaAs層を用
いているが、その代わりに４００℃以下の低温条件でMB
E法 により形成されたアンドープAlxGa1-xAs層（ｘ=0〜
1） を用いても上記したと同様の効果が得られる。すな
わち、半絶縁性GaAs基板上に４００℃以下の低温条件で
MBE法 によりアンドープAlxGa1-xAs層を設けることによ
り、Al及びGaに対するAsの含有率が１より大きくされ、
この結果アンドープAlxGa1-xAsバッファ層における過剰
のAsの存在に伴ってバッファ層内に形成される深い不純
物準位により、バッファ層は非常な高抵抗特性を示す。
このバッファ層の高抵抗特性のために、バッファ層上に
形成される活性領域をなすN型GaAs層 からバッファ層へ
のリーク電流が低減されまたリーク電流の不均一性が抑
制される。さらに、高抵抗のバッファ層により、半絶縁
性GaAs基板の基板電位の不均一によるN型GaAs層への影
響も抑制される。
【００２１】また、上記実施例において、４００℃以下
でMBE法 により形成されたアンドープのGaAsバッファ層
またはアンドープAlxGa1-xAsバッファ層を用いている
が、このバッファ層形成時に例えばシリコン、ベリリウ
ム等の不純物を１０19cm-3程度まで導入してもこれらの
不純物はバッファ層内の過剰のAsなどによる深い不純物
準位により補償されるので、アンドープの場合と同様に
非常に高い抵抗のバッファ層が得られる。従って、この
ようなドープされたGaAsバッファ層またはAlxGa1-xAsバ
ッファ層を用いていても、不平衡電圧ＶOFFSET特性及び
磁場印加時の出力電圧ＶOUT特性 の線形性及び対称性が
良好でかつドリフトの非常に小さい優れた特性を備えた
ホール素子を得ることができる。
でMBE法 により形成されたアンドープのGaAsバッファ層
またはアンドープAlxGa1-xAsバッファ層を用いている
が、このバッファ層形成時に例えばシリコン、ベリリウ
ム等の不純物を１０19cm-3程度まで導入してもこれらの
不純物はバッファ層内の過剰のAsなどによる深い不純物
準位により補償されるので、アンドープの場合と同様に
非常に高い抵抗のバッファ層が得られる。従って、この
ようなドープされたGaAsバッファ層またはAlxGa1-xAsバ
ッファ層を用いていても、不平衡電圧ＶOFFSET特性及び
磁場印加時の出力電圧ＶOUT特性 の線形性及び対称性が
良好でかつドリフトの非常に小さい優れた特性を備えた
ホール素子を得ることができる。
【００２２】さらに、上記実施例においては、半絶縁性
GaAs基板上にMBE法 により少なくとも４００℃以下の低
温度にて形成されたGaAsバッファ層またはAlxGa1-xAsバ
ッファ層上に、N型GaAs層及びN+型GaAs層 を設けること
によりホール素子を形成しているが、このGaAsバッファ
層またはAlxGa1-xAsバッファ層上に種々の構成の活性領
域を形成する例えばGaAs集積回路あるいはGaAs高電子移
動度トランジスタ（GaAs HEMT） のような半導体装置の
GaAsバッファ層の形成に本発明を適用してもよい。
GaAs基板上にMBE法 により少なくとも４００℃以下の低
温度にて形成されたGaAsバッファ層またはAlxGa1-xAsバ
ッファ層上に、N型GaAs層及びN+型GaAs層 を設けること
によりホール素子を形成しているが、このGaAsバッファ
層またはAlxGa1-xAsバッファ層上に種々の構成の活性領
域を形成する例えばGaAs集積回路あるいはGaAs高電子移
動度トランジスタ（GaAs HEMT） のような半導体装置の
GaAsバッファ層の形成に本発明を適用してもよい。
【図１】 本発明の一実施例に係るGaAsホール素子の概
略の製造工程の前半部分を示す模式図である。
略の製造工程の前半部分を示す模式図である。
【図２】 同GaAsホール素子の概略の製造工程の後半部
分を示す模式図である。
分を示す模式図である。
【図３】 同GaAsホール素子の不平衡電圧ＶOFFSET特性
及び磁場印加時の出力電圧ＶOUT特性を示すグラフであ
る。
及び磁場印加時の出力電圧ＶOUT特性を示すグラフであ
る。
【図４】 従来例に係るGaAsホール素子の概略断面を示
す模式図である。
す模式図である。
【図５】 従来例に係るGaAsホール素子の不平衡電圧Ｖ
OFFSET特性及び磁場印加時の出力電圧ＶOUT特性を示す
グラフである。
OFFSET特性及び磁場印加時の出力電圧ＶOUT特性を示す
グラフである。
１０…半絶縁性GaAs基板、１１…アンドープGaAsバッフ
ァ層、１２…N型GaAs層、１３…N+型GaAs層、１４，１
５，１７…ホトレジスト膜、１６ａ…オーミック電極。
ァ層、１２…N型GaAs層、１３…N+型GaAs層、１４，１
５，１７…ホトレジスト膜、１６ａ…オーミック電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 43/00 - 43/14 H01L 21/203 G01R 33/09 G11B 5/37
Claims (2)
- 【請求項１】半絶縁性GaAs基板上に形成されたアンドー
プGaAsバッファ層と、同アンドープGaAsバッファ層上に
形成された活性領域を構成するN型GaAs層 と、同N型GaA
s層上の所定位置に形成されたオーミック接続領域を構
成する N+型GaAs層と、前記N+型GaAs層に接続された電
極膜とを備えたGaAsホール素子において、 前記アンドープGaAsバッファ層におけるGaに対するAsの
含有率を１より大きくしたことを特徴とするGaAsホール
素子。 - 【請求項２】半絶縁性GaAs基板上に分子線エピタキシ法
により４００℃以下の成長温度にてアンドープGaAsバッ
ファ層を形成するアンドープGaAsバッファ層形成工程
と、 前記形成されたアンドープGaAsバッファ層上に分子線エ
ピタキシ法により活性領域を構成するN型GaAs層を形成
するN型GaAs層形成工程と、 前記N型GaAs層上に分子線エピタキシ法によりオーミッ
ク接続領域を構成するN+型GaAs層を選択的に形成するN+
型GaAs層形成工程とを設けたことを特徴とするGaAsホー
ル素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095072A JP3006274B2 (ja) | 1992-04-15 | 1992-04-15 | ＧａＡｓホール素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095072A JP3006274B2 (ja) | 1992-04-15 | 1992-04-15 | ＧａＡｓホール素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291644A JPH05291644A (ja) | 1993-11-05 |
| JP3006274B2 true JP3006274B2 (ja) | 2000-02-07 |
Family
ID=14127789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095072A Expired - Fee Related JP3006274B2 (ja) | 1992-04-15 | 1992-04-15 | ＧａＡｓホール素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006274B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100383993C (zh) * | 2002-04-05 | 2008-04-23 | 北京华源科半光电子科技有限责任公司 | 高线性度砷化镓霍尔器件的制备工艺 |
| JP6301608B2 (ja) * | 2013-08-08 | 2018-03-28 | 旭化成エレクトロニクス株式会社 | 磁気センサ及び磁気センサの製造方法 |
| JP6893104B2 (ja) * | 2017-03-23 | 2021-06-23 | 旭化成エレクトロニクス株式会社 | ホール素子 |
| CN109244234B (zh) * | 2018-08-29 | 2020-01-21 | 电子科技大学 | 基于平面工艺的GaAs基三维霍尔传感器及其生产工艺 |
-
1992
- 1992-04-15 JP JP4095072A patent/JP3006274B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291644A (ja) | 1993-11-05 |
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Legal Events
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