JP3005495B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP3005495B2 JP3005495B2 JP9121812A JP12181297A JP3005495B2 JP 3005495 B2 JP3005495 B2 JP 3005495B2 JP 9121812 A JP9121812 A JP 9121812A JP 12181297 A JP12181297 A JP 12181297A JP 3005495 B2 JP3005495 B2 JP 3005495B2
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- Japan
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- data
- clock
- frame synchronization
- signal
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特にＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋｂ
ｉｔ／ｓ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆ
ａｃｅ信号が入力されるクロックの６４ｋ ＰＬＬ回路
に関する。
し、特にＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋｂ
ｉｔ／ｓ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆ
ａｃｅ信号が入力されるクロックの６４ｋ ＰＬＬ回路
に関する。
【０００２】
【従来の技術】図３は、従来の６４ｋ ＰＬＬ回路の構
成を示すブロック図である。このＰＬＬ回路の構成をそ
の動作と共に説明する。図４は、動作の説明のためのタ
イムチャートである。
成を示すブロック図である。このＰＬＬ回路の構成をそ
の動作と共に説明する。図４は、動作の説明のためのタ
イムチャートである。
【０００３】６４ｋｂｐｓ ＤＡＴＡでは、“０”は、
１２８ｋＨｚの信号で表され、“１”は、６４ｋＨｚの
信号で表される。Ｂ／Ｕ変換器１０１は、１列のバイポ
ーラ信号からバイポーラのプラス側とマイナス側の２列
のユニポーラ信号に変換する。この２列のユニポーラ信
号は、オーバーサンプリング回路１０２により、６４ｋ
×Ｓ ＶＣＯ（電圧制御発振器）１０６から出力される
６４ｋＨｚのＳ倍のクロックを用いてオーバーサンプリ
ングされ、符号化処理回路１０３にオーバーサンプリン
グ後の２列のユニポーラ信号を送出するとともに、６４
ｋ ＣＬＫ（クロック）生成回路１０４に２列のユニポ
ーラ信号を合成した１列のユニポーラ信号を送出する。
６４ｋ ＣＬＫ生成回路１０４は、入力された１列のユ
ニポーラ信号より、６４ｋＨｚのＳ倍のクロックにて、
６４ｋＨｚのＤＡＴＡの立ち上がり部と立ち下がり部、
１２８ｋＨｚのＤＡＴＡの立ち上がり部を検出し、１２
８ｋＨｚ周期のクロックを生成する。さらにそれを２分
周することで、６４ｋＨｚのクロックを生成する。位相
比較回路１０５は、６４ｋ ＣＬＫ生成回路１０４から
の６４ｋＨｚクロックと６４ｋ×Ｓ ＶＣＯ１０６から
出力される６４ｋ×ＳＨｚのクロックを１／Ｓ分周器１
０６にて分周した６４ｋＨｚクロックとを比較し、その
比較結果が６４ｋ×Ｓ ＶＣＯ１０６の制御部に入力さ
れ、入力信号に同期した６４ｋＨｚのクロックを得てい
た。
１２８ｋＨｚの信号で表され、“１”は、６４ｋＨｚの
信号で表される。Ｂ／Ｕ変換器１０１は、１列のバイポ
ーラ信号からバイポーラのプラス側とマイナス側の２列
のユニポーラ信号に変換する。この２列のユニポーラ信
号は、オーバーサンプリング回路１０２により、６４ｋ
×Ｓ ＶＣＯ（電圧制御発振器）１０６から出力される
６４ｋＨｚのＳ倍のクロックを用いてオーバーサンプリ
ングされ、符号化処理回路１０３にオーバーサンプリン
グ後の２列のユニポーラ信号を送出するとともに、６４
ｋ ＣＬＫ（クロック）生成回路１０４に２列のユニポ
ーラ信号を合成した１列のユニポーラ信号を送出する。
６４ｋ ＣＬＫ生成回路１０４は、入力された１列のユ
ニポーラ信号より、６４ｋＨｚのＳ倍のクロックにて、
６４ｋＨｚのＤＡＴＡの立ち上がり部と立ち下がり部、
１２８ｋＨｚのＤＡＴＡの立ち上がり部を検出し、１２
８ｋＨｚ周期のクロックを生成する。さらにそれを２分
周することで、６４ｋＨｚのクロックを生成する。位相
比較回路１０５は、６４ｋ ＣＬＫ生成回路１０４から
の６４ｋＨｚクロックと６４ｋ×Ｓ ＶＣＯ１０６から
出力される６４ｋ×ＳＨｚのクロックを１／Ｓ分周器１
０６にて分周した６４ｋＨｚクロックとを比較し、その
比較結果が６４ｋ×Ｓ ＶＣＯ１０６の制御部に入力さ
れ、入力信号に同期した６４ｋＨｚのクロックを得てい
た。
【０００４】
【発明が解決しようとする課題】この従来の６４ｋ Ｐ
ＬＬ回路は入力信号が非同期でかつ２倍のクロック成分
を持つため、高速クロックを使用したオーバーサンプリ
ング等の技術を用いている。そのためオーバーサンプリ
ング回路および分周器等が必要となり、回路が複雑化か
つ大規模化するという不具合がある。
ＬＬ回路は入力信号が非同期でかつ２倍のクロック成分
を持つため、高速クロックを使用したオーバーサンプリ
ング等の技術を用いている。そのためオーバーサンプリ
ング回路および分周器等が必要となり、回路が複雑化か
つ大規模化するという不具合がある。
【０００５】本発明の目的は、６４ｋＨｚ ＰＬＬ回路
において、オーバーサンプリング等の技術を用いずに簡
略化した回路を提供することにある。
において、オーバーサンプリング等の技術を用いずに簡
略化した回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の６４ｋ ＰＬＬ
回路では、ＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋ
Ｈｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃ
ｅの規則性に着目し、オーバーサンプリング等の技術を
用いずに、クロックが正常に同期し、フレームが同期す
るまで位相比較器をリセットする回路を設けた。
回路では、ＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋ
Ｈｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃ
ｅの規則性に着目し、オーバーサンプリング等の技術を
用いずに、クロックが正常に同期し、フレームが同期す
るまで位相比較器をリセットする回路を設けた。
【０００７】本発明のＰＬＬ回路は、入力されたデータ
をバイポーラ信号から２列のユニポーラ信号へ変換する
Ｂ／Ｕ変換手段と、前記２列のユニポーラ信号を排他的
論理和により合成する手段と、所定の周波数のクロック
を出力する電圧制御発振手段と、前記合成した信号と前
記電圧制御発振手段の出力クロックとの位相比較を行
い、その出力を前記電圧制御発振手段に供給する位相比
較手段と、前記２列のユニポーラ信号と前記所定の周波
数のクロックの出力信号とによりデータを再生しデータ
を符号化およびタイミングパルスを出力する符号化処理
手段と、前記符号化されたデータおよびタイミングパル
スにより規定されたフレームによりフレーム同期が確立
しているかを検出するフレーム同期手段と、フレーム同
期が確立していない場合、リセットパルスを発生させる
リセットパルス発生手段とを有し、前記フレーム同期回
路が非同期状態から同期状態になるまで前記位相比較手
段をリセットし、フレーム同期を確立させることを特徴
とする。
をバイポーラ信号から２列のユニポーラ信号へ変換する
Ｂ／Ｕ変換手段と、前記２列のユニポーラ信号を排他的
論理和により合成する手段と、所定の周波数のクロック
を出力する電圧制御発振手段と、前記合成した信号と前
記電圧制御発振手段の出力クロックとの位相比較を行
い、その出力を前記電圧制御発振手段に供給する位相比
較手段と、前記２列のユニポーラ信号と前記所定の周波
数のクロックの出力信号とによりデータを再生しデータ
を符号化およびタイミングパルスを出力する符号化処理
手段と、前記符号化されたデータおよびタイミングパル
スにより規定されたフレームによりフレーム同期が確立
しているかを検出するフレーム同期手段と、フレーム同
期が確立していない場合、リセットパルスを発生させる
リセットパルス発生手段とを有し、前記フレーム同期回
路が非同期状態から同期状態になるまで前記位相比較手
段をリセットし、フレーム同期を確立させることを特徴
とする。
【０００８】
【発明の実施の形態】本発明の実施の形態について図１
を参照して説明する。
を参照して説明する。
【０００９】６４ｋｂｐｓ ＤＡＴＡの符号化およびク
ロック同期を行う６４ｋ ＰＬＬ回路は、６４ｋｂｐｓ
ＤＡＴＡをＢ／Ｕ変換するＢ／Ｕ変換器１と、Ｂ／Ｕ
変換出力の２列のユニポーラ信号を排他的論理和により
合成する排他的論理和回路４と、その合成した信号と６
４ｋ ＶＣＯ（電圧制御発振器）６の出力とを位相比較
し、同期したクロックを再生させる位相比較器５と、同
期した６４ｋＨｚのクロック信号により再生されたＤＡ
ＴＡを基にＢ／Ｕ変換されたデータを符号化およびタイ
ミングパルスを出力する符号化処理回路２と、符号化さ
れたＤＡＴＡおよびタイミングパルスによりある定めら
れたフレームに情報をのせ、かつフレームが同期してい
るか否かを検出するフレーム同期回路３と、そのフレー
ムの同期，非同期情報からリセットパルスを発生し、位
相比較器に供給するリセットパルス発生回路７とで構成
される。
ロック同期を行う６４ｋ ＰＬＬ回路は、６４ｋｂｐｓ
ＤＡＴＡをＢ／Ｕ変換するＢ／Ｕ変換器１と、Ｂ／Ｕ
変換出力の２列のユニポーラ信号を排他的論理和により
合成する排他的論理和回路４と、その合成した信号と６
４ｋ ＶＣＯ（電圧制御発振器）６の出力とを位相比較
し、同期したクロックを再生させる位相比較器５と、同
期した６４ｋＨｚのクロック信号により再生されたＤＡ
ＴＡを基にＢ／Ｕ変換されたデータを符号化およびタイ
ミングパルスを出力する符号化処理回路２と、符号化さ
れたＤＡＴＡおよびタイミングパルスによりある定めら
れたフレームに情報をのせ、かつフレームが同期してい
るか否かを検出するフレーム同期回路３と、そのフレー
ムの同期，非同期情報からリセットパルスを発生し、位
相比較器に供給するリセットパルス発生回路７とで構成
される。
【００１０】本発明の実施の形態の動作について、図１
および図２を参照して説明する。図２は、動作を示すタ
イムチャートである。
および図２を参照して説明する。図２は、動作を示すタ
イムチャートである。
【００１１】６４ｋｂｐｓ ＤＡＴＡでは、“０”は１
２８ｋＨｚの信号で表され、“１”は６４ｋＨｚの信号
で表される。この６４ｋｂｐｓ ＤＡＴＡはＢ／Ｕ変換
器１でバイポーラ信号のプラス側とマイナス側を２列の
ユニポーラ信号に変換される。これらの信号を排他的論
理和回路４に入力し、その出力と６４ｋ ＶＣＯ（電圧
制御発振器）６の出力を位相比較器５で位相比較する。
それにより正常に同期した６４ｋＨｚのクロック、また
は１８０度ずれた位置で同期した６４ｋＨｚのクロック
のいずれかが再生される。後者の場合、図２に示すよう
に、データから抽出したクロックに１２８ｋＨｚの成分
が含まれているため、１８０度ずれた位置で同期してし
まう。このとき、フレーム同期回路３はフレーム非同期
情報を出力し、リセットパルス発生回路７によって位相
比較器５にリセットをかける。再び同期引き込みを始
め、前記いずれかの６４ｋＨｚのクロックが再生され
る。これを繰り返すことにより正常に同期したクロック
を得ることができる。
２８ｋＨｚの信号で表され、“１”は６４ｋＨｚの信号
で表される。この６４ｋｂｐｓ ＤＡＴＡはＢ／Ｕ変換
器１でバイポーラ信号のプラス側とマイナス側を２列の
ユニポーラ信号に変換される。これらの信号を排他的論
理和回路４に入力し、その出力と６４ｋ ＶＣＯ（電圧
制御発振器）６の出力を位相比較器５で位相比較する。
それにより正常に同期した６４ｋＨｚのクロック、また
は１８０度ずれた位置で同期した６４ｋＨｚのクロック
のいずれかが再生される。後者の場合、図２に示すよう
に、データから抽出したクロックに１２８ｋＨｚの成分
が含まれているため、１８０度ずれた位置で同期してし
まう。このとき、フレーム同期回路３はフレーム非同期
情報を出力し、リセットパルス発生回路７によって位相
比較器５にリセットをかける。再び同期引き込みを始
め、前記いずれかの６４ｋＨｚのクロックが再生され
る。これを繰り返すことにより正常に同期したクロック
を得ることができる。
【００１２】
【発明の効果】以上説明したように、本発明による６４
ｋ ＰＬＬ回路は、ＩＴＵ−Ｔ Ｇ．７０３で規定され
る６４ｋＨｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅ
ｒｆａｃｅの規則性に着目し、オーバーサンプリング等
の技術を用いず、クロックが正常に同期し、フレームが
同期するまで位相比較器をリセットする回路構成にした
ため、簡略化かつ小型化した回路を提供できるという効
果がある。
ｋ ＰＬＬ回路は、ＩＴＵ−Ｔ Ｇ．７０３で規定され
る６４ｋＨｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅ
ｒｆａｃｅの規則性に着目し、オーバーサンプリング等
の技術を用いず、クロックが正常に同期し、フレームが
同期するまで位相比較器をリセットする回路構成にした
ため、簡略化かつ小型化した回路を提供できるという効
果がある。
【図１】本発明の６４ｋ ＰＬＬ回路の実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の６４ｋ ＰＬＬ回路の実施例の動作を
示すタイムチャートである。
示すタイムチャートである。
【図３】従来の６４ｋ ＰＬＬ回路の構成を示すブロッ
ク図である。
ク図である。
【図４】従来の６４ｋ ＰＬＬ回路の動作を示すタイム
チャートである。
チャートである。
１ Ｂ／Ｕ変換器 ２ 符号化処理回路 ３ フレーム同期回路 ４ 排他的論理和回路 ５ 位相比較器 ６ ６４ｋ ＶＣＯ ７ リセットパルス発生回路 １０１ Ｂ／Ｕ変換器 １０２ オーバーサンプリング回路 １０３ 符号化処理回路 １０４ ６４ｋ ＣＬＫ生成回路 １０５ 位相比較器 １０６ ６４ｋ×Ｓ ＶＣＯ １０７ １／Ｓ分周器
Claims (3)
- 【請求項１】入力されたデータをバイポーラ信号から２
列のユニポーラ信号へ変換するＢ／Ｕ変換手段と、 前記２列のユニポーラ信号を排他的論理和により合成す
る手段と、所定の周波数のクロックを出力する電圧制御発振手段
と、 前記合成した信号と前記電圧制御発振手段の出力クロッ
クとの位相比較を行い、その出力を前記電圧制御発振手
段に供給する位相比較手段と、 前記２列のユニポーラ信号と前記所定の周波数のクロッ
クの出力信号とによりデータを再生しデータを符号化お
よびタイミングパルスを出力する符号化処理手段と、 前記符号化されたデータおよびタイミングパルスにより
規定されたフレームによりフレーム同期が確立している
かを検出するフレーム同期手段と、 フレーム同期が確立していない場合、リセットパルスを
発生させるリセットパルス発生手段とを有し、 前記フレーム同期回路が非同期状態から同期状態になる
まで前記位相比較手段をリセットし、フレーム同期を確
立させることを特徴とするＰＬＬ回路。 - 【請求項２】６４ｋｂｐｓ ＤＡＴＡの符号化およびク
ロック同期を行う６４ｋ ＰＬＬ回路において、 入力された前記６４ｋｂｐｓ ＤＡＴＡをバイポーラ信
号から２列のユニポーラ信号へ変換するＢ／Ｕ変換手段
と、 前記２列のユニポーラ信号を排他的論理和により合成す
る手段と、 ６４ｋＨｚのクロックを出力する電圧制御発振手段と、 前記合成した信号と前記電圧制御発振手段の出力クロッ
クとの位相比較を行い、その出力を前記電圧制御発振手
段に供給する位相比較手段と、 前記６４ｋＨｚのクロック信号によりＤＡＴＡを再生し
ＤＡＴＡを符号化およびタイミングパルスを出力する符
号化処理手段と、 前記符号化されたＤＡＴＡおよびタイミングパルスによ
り規定されたフレームによりフレーム同期が確立してい
るかを検出するフレーム同期手段と、 フレーム同期が確立していない場合リセットパルスを発
生させるリセットパルス発生手段とを有し、 前記フレーム同期回路が非同期状態から同期状態になる
まで前記位相比較手段をリセットし、フレーム同期を確
立させることを特徴とする６４ｋ ＰＬＬ回路。 - 【請求項３】前記６４ｋｂｐｓ ＤＡＴＡは、ＩＴＵ−
Ｔ Ｇ．７０３で規定される６４ｋｂｉｔ／ｓ Ｃｏｄ
ｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅ信号である
ことを特徴とする請求項２記載の６４ｋ ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121812A JP3005495B2 (ja) | 1997-05-13 | 1997-05-13 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121812A JP3005495B2 (ja) | 1997-05-13 | 1997-05-13 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313302A JPH10313302A (ja) | 1998-11-24 |
| JP3005495B2 true JP3005495B2 (ja) | 2000-01-31 |
Family
ID=14820548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121812A Expired - Fee Related JP3005495B2 (ja) | 1997-05-13 | 1997-05-13 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005495B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4668750B2 (ja) | 2005-09-16 | 2011-04-13 | 富士通株式会社 | データ再生回路 |
-
1997
- 1997-05-13 JP JP9121812A patent/JP3005495B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10313302A (ja) | 1998-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |