JP3001916B2 - アナログ信号波形発生装置 - Google Patents

アナログ信号波形発生装置

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JP3001916B2
JP3001916B2 JP1329823A JP32982389A JP3001916B2 JP 3001916 B2 JP3001916 B2 JP 3001916B2 JP 1329823 A JP1329823 A JP 1329823A JP 32982389 A JP32982389 A JP 32982389A JP 3001916 B2 JP3001916 B2 JP 3001916B2
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フェンシュ チアリ
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エスジーエス トムソン ミクロエレクトロニクス ソシエテ アノニム
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    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
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  • Manipulation Of Pulses (AREA)
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアナログ電気信号波形の発生装置に関わり、
とくに入力デジタル情報をアナログ信号のインクリメン
ト成分に対応させてアナログ出力信号を生成する方式の
デジタル・アナログ変換器に係る。
［従来技術］ 上記デジタル・アナログ変換方式を採用したアナログ
信号波形発生装置の入力デジタル情報は、例えば３ビッ
トで構成され、５つのアナログ信号のインクレメント量
を表現するようになっていた。
上記波形発生装置は周期的に上記３ビット語を受取
り、その語の数値に対応してアナログ出力信号を増減さ
せていた。
上記従来例として、電話線に所定の周波数の正弦波を
送信する機能を含む遠距離通信回路につき説明する。
上記正弦波はデジタル語列により規定され、各語は正
弦波形の正または負のインクリメントを表し、これらの
インクリメントを順次加算することにより上記正弦が生
成される。
上記デジタル語が１ビットの場合は、上記インクレメ
ントは単に＋Ｖまたは−Ｖとなる。しかしこの場合、１
サンプル期間内で可能なアナログ信号の増加量は上記１
インクレメントであるから、アナログ出力信号の最大勾
配がこれにより制限されることになる。上記インクレメ
ントの値はアナログ信号の最大振幅に比べて十分小さい
ことが望ましい。さもないと、出力波形の勾配が低い部
分でインクリメントゼロが続くことになる。この状態は
伝送上の理由から望ましいしいことではない。
したがって、アナログ信号には大きさの異なる数種類
のインクレメントが規定されていた。例えば３ビットの
場合には、１つの零中心値、２つの正の値、２つの負の
値、すなわち５種類のインクレメント値が許容される。
対をなす正と負のインクリメントの絶対値は等しくなっ
ている。
上記数値例において、上記絶対値の比を３、アナログ
信号の要素値をＶとすると、取りうる５種類のインクレ
メント値は −3V,−V,0、V,3V となる。
上記３という比の値の重要性については後に説明する
が、この値が例えば４とか５のような値をとることもあ
りうる。
上記デジタル語は早い生起周波数で入力される。その
標本化周波数はアナログ信号スペクトラムの最大周波数
の２倍以上に設定される。アナログ出力信号は階段状波
形を呈するが、波形発生装置の出力に置かれた非標本化
低域通過ろ波器により問題なく平滑化されていた。
数値例としては、スペクトラムが80kHz以内のアナロ
グ信号に対し、15MHzのサンプリング周波数が用いられ
る。
［発明が解決しようとする課題］ 12ビットの処理よりも３ビットの処理の方が簡単であ
ることからわかるように、少ないインクリメント数によ
りアナログ信号を生成すると、アナログ／デジタル変換
回路を原理的に簡単化することができ、また、上記平滑
用ろ波器も簡単化することができる。サンプリング周波
数がアナログ信号の上限周波数の２倍に近い場合、上記
平滑用ろ波器の実現は困難である。
しかしながら、上記波形発生器の性能を満足するには
上記インクレメントの値を正確に設定する必要がある。
これが不正確な場合には予想外の出力波形が発生され
る。このことは、上記各インクレメントが継続して積算
される過程の中で、微小な誤差を有するインクリメント
が繰返し出現すると、その誤差が積算されて次第に大き
くなることより容易に理解することができる。
本発明の目的の一つは、上記インクレメント値の誤差
を低減し、さらに、入力デジタル語に関係して複数のイ
ンクレメント値が用いられる場合に、各インクレメント
間の比例係数の誤差を低減してアナログ信号波発生装置
を高精度化することにある。
本発明の他の目的は、上記デジタル・アナログ変換用
増幅器のオフセット電圧による上記インクリメント値の
汚染を補償してアナログ信号波発生装置をさらに高精度
化することにある。
［課題を解決するための手段］ 本発明では、上記の課題を解決するため、生成すべき
アナログ信号のインクレメントをそれぞれの語が表して
いるデジタル制御語列から、アナログ信号を供給するよ
うに設計されたアナログ信号波形発生装置であって： 少なくとも１つの入力（E,E′）と１つの出力（S,
S′）とを備えた差動増幅器と； 前記出力と入力との間に設けられた積分キャパシタ
（C,C′）と； 前記出力と入力との間に設けられた帰還用スイッチド
キャパシタ（Cb,Cb′）と； 同一の容量値を有し、かつ、基準電圧（DACREF）と増
幅器入力との間で、印加される前記デジタル制御語の機
能として、個別又は並列に、選択的に切り換えられる複
数の入力キャパシタ（C1,C2,C3）とを備えたスイッチド
キャパシタ回路（SCF）とを備えており； 前記アナログ信号波形発生装置は：さらに、 前記入力用キャパシタの内の何れの入力キャパシタ
が、前記入力キャパシタの平均容量値に最も近接した実
際の容量を有しているかを決定する手段（BCCSEQ）と；
そして、 印加された前記デジタル制御語が単一の入力キャパシ
タを前記基準電圧と増幅器入力との間に切り換えること
を指示する時には、それに続くアナログ信号の生成過程
の期間中で使用する一の入力キャパシタを選択する手段
（REG,DEC）とを備えているアナログ信号波形発生装置
が提供される。
また、本発明のよれば、上記のアナログ信号波形発生
装置において、前記決定する手段は： 共通の基準電圧（BCCREF1−BCCREF2）を２つの入力キ
ャパシタにチャージする手段と； 前記チャージした入力キャパシタを、前記増幅器入力
に並列に、選択的に接続し、もって、それらのチャージ
を平衡させ、前記増幅器をオープンループにして前記増
幅器の出力状態が前記２つの入力キャパシタのチャージ
間の差の符号に応じるようにする手段と； 前記増幅器の出力状態に対応した指示を保持する手段
と；そして、 前記決定手段を制御して、対を形成しうる前記入力キ
ャパシタのそれぞれに順次チャージを行い、そして、チ
ャージされた前記入力キャパシタの対をそれぞれ前記増
幅器に接続する手段とを備えている。
さらに、本発明によれば、前記のアナログ信号波形発
生装置は、前記増幅器の出力状態に関するデータを保持
するレジスタ（REG）と、前記レジスタの出力に設けら
れたデコーダとを備え、前記デコーダは、前記入力キャ
パシタをその値の順に分類し、かつ、何れのキャパシタ
がその順序の中央値に対応することを決定する。
さらに、本発明によれば、前記に記載したアナログ信
号波形発生装置は、前記入力キャパシタは、それらの連
結部に対し、前記増幅器入力で交差し、他のキャパシタ
を介して選択的に接続され、そして、前記差動増幅器の
オフセット電圧は予めチャージされている。
加えて、本発明によれば、前記に記載したアナログ信
号波形発生装置において、前記増幅器は、２つの作動出
力を備えた対称型の差動増幅器であり、かつ、前記スイ
ッチドキャパシタ回路は、前記差動増幅器に対して対称
である。
［作用］ 以上のように構成した本発明のアナログ信号波形発生
装置は、上記比較フェーズにおいて、例えばインクリメ
ント値がＶと3Vである場合に、上記3Vは３個の入力スイ
ッチドキャパシタを並列接続して生成し、上記Ｖは３個
の入力スイッチドキャパシタの中の最適な一個を選定し
て生成して上記各インクリメント値の誤差を低減し、通
常、注意深く選定しても残留するキャパシタ間の容量値
偏差によるアナログ波形誤差を極めて効果的に低減す
る。
実際上、上記キャパシタの容量値偏差は３％程度であ
るのにたいし、上記各インクリメントに要求される精度
は１％以内である。本発明は上記誤差を低減する。
［実施例］ 第１図はデジタル／アナログ変換を行う本発明のスイ
ッチドキャパシタ回路の一実施例を示す図である。この
回路はクロック周波数Ｆで印加される３ビットのデジタ
ル制御語列を受信する。図示されていないが、同クロッ
クにより上記デジタル制御語が周波数Ｆで生起可能なよ
うに第１図に示した各スイッチのスイッチングサイクル
が決定される。
上記周波数Ｆは例えば15MHzである。
上記制御語が印加されると上記回路の出力には上記制
御語に対応する値の電圧インクリメントが生成される。
ここでは一例として第７図に示すコードを扱うことに
する。a0,a1,a2はそれぞれ上記制御語の３ビットであ
り、Ｖは単位インクリメント値である。正負のインクリ
メントが取り得る値は０、Ｖまたは3Vである。
インクリメント０はチェックにのみ用いられ、変換フ
ェーズでは用いられない。
インクリメント＋Ｖを生成する際は、電荷cvを積分キ
ャパシタに転送してそれ以前の電荷に加算する。インク
リメント−Ｖを生成する際は、電荷cvを積分キャパシタ
に転送してそれ以前の同電荷から差し引く。インクリメ
ント3Vまたは−3Vを生成する場合は、上記の３倍の電荷
をそれぞれ、加算、または減算する。
第１図の回路は二つの対称的な入力と二つの対称的な
出力を有する差動増幅器１を中心とした対称的な差動回
路を形成している。しかしながら、非対称回路に構成す
ることもできる。差動増幅器１の入力はＥおよびＥ′，
同出力はＳおよびＳ′である。出力Ｓは入力Ｅとは逆相
の信号であり、同様に出力Ｓ′は入力Ｅ′とは逆相の信
号である。
出力Ｓは積分キャパシタＣを介して入力Ｅに接続さ
れ、同様に出力Ｓ′は上記Ｃと同容量値の積分キャパシ
タＣ′を介して入力Ｅ′に接続される。上記キャパシタ
ＣとＣ′はスイッチドキャパシタではなく、上記アナロ
グ信号生成の全時間内は上記入出力間に接続される。し
かしながら第１図に示すように、上記キャパシタＣおよ
びＣ′はスイッチK1およびＫ′１によりそれぞれの出力
ＳおよびＳ′より切り離すことができる。これらのスイ
ッチは前置フェーズBBC（best input capacitor choice
procedurre,最適入力キャパシタの選択手順）において
のみ開かれ、その他の期間BBC＊では閉じられる。即
ち、期間BBC＊と期間BBCは相補的である。
また、第１図の回路は同一容量の帰還用スイッチドキ
ャパシタCbとCb′を備え、これらの各容量はそれぞれ、
積分キャパシタＣ及びＣ′に並列に、またはその両端子
を接地あるいは基準コモンモード電圧VCMに接続するこ
とができる。
上記各帰還用スイッチドキャパシタは各積分キャパシ
タに比べて実質的に十分に低い容量値となっている。例
えば、Cbは1pF,Cは13pFである。
アナログ信号の生成中は、スイッチドキャパシタCbは
スイッチK2,K3,K4にK5より、また、スイッチドキャパシ
タCb′はスイッチＫ′2,K′3,K′４、Ｋ′５により高周
波数でスイッチングされる。
上記回路の他のスイッチドキャパシタは入力キャパシ
タであり、同図では３個のキャパシタC1,C2,C3がこれに
該当する。
これらのキャパシタは高周波スイッチングにより基準
電圧と差動増幅器１の入力に交互に接続される。
しかしながら、例えば入力キャパシタC1,C2,C3の中の
いずれか一つを基準電圧に接続して充電し、次いで差動
増幅器１の入力に接続する場合とか、あるいは上記３個
の入力キャパシタの全てを基準電圧に接続して充電し、
次いで差動増幅器１の入力に接続する場合のように、上
記スイッチングのモードは数多く存在する。さらに、上
記入力キャパシタの極性を反転して増幅器入力に接続で
きるようにするために、上記スイッチの数は２倍に増加
されている。
このようにして、例えば４個のスイッチK11,K12,K13,
K14により入力キャパシタC1の二つの端子をそれぞれ導
線ＴまたはＴ′の何れかに接続することができる。導線
T,T′は他のスイッチにより上記基準電圧または差動増
幅器１の入力に接続される。
さらに、各クロックサイクル（新しいデジタルインク
リメントを与える制御語の到来に対応するサイクル）の
第１フェーズ（フェーズａ）に、入力キャパシタC1,C2,
C3の中の一つを（上記制御語がインクリメント＋Ｖまた
は−Ｖに対応する場合）、または上記３個の入力キャパ
シタを同時に（上記制御語がインクリメント＋3Vまたは
−3Vに対応する場合）基準コモンモード電圧VCMと基準
電圧DACREF（Digital/Analog Connversion REFerence v
oltage）間に接続する。
上記目的のために、スイッチK6により導線Ｔが基準コ
モンモード電圧VCMに接続され、スイッチＫ′６により
導線Ｔ′が基準電圧DACREFに接続される。スイッチK6及
びＫ′６は各クロックサイクルの上記第１フェーズ期間
にのみ動作し、第２フェーズ（フェーズｂ）では遮断さ
れる。第１図では各スイッチの付近にそれぞれのオンに
対応するフェーズ名を括弧で記した。
入力キャパシタを１個、または３個同時に用いるか、
あるいは上記キャパシタの充電極性、またはその後の電
荷転送方向等はスイッチK11〜K34により設定される。
フェーズａでは、キャパシタCbおよびCb′はスイッチ
K4とK5、及びＫ′４とＫ′５を閉じて上記コモンモード
電圧に接続することにより放電される。また、この間ス
イッチK2,K3,K′2,K′３等は開放されている。
各入力キャパシタC1,C2,C3の容量値は同一に設定さ
れ、また、帰還用スイッチドキャパシタCb,Cb′の容量
値の２分の一であることが望ましい。
各スイッチサイクルの第２フェーズ（フェーズｂ）で
は、スイッチK6及びＫ′６を開放して上記充電された入
力キャパシタを電圧源VCMおよびDACREFより切り離し、
差動増幅器１の入力ＥおよびＥ′に接続する。この間、
放電済みの帰還用キャパシタCb,Cb′は再び、それぞれ
の積分キャパシタＣ及びＣ′に並列に接続される。
この結果、入力キャパシタ電荷はそれぞれの帰還用ス
イッチドキャパシタと積分キャパシタに転送され、差動
電圧インクリメントを発生する。上記インクリメントは
上記入力キャパシタの接続の向きに応じて正または負の
値をとり、また、その大きさは一つのキャパシタ、また
は３個の入力キャパシタが用いられたかに応じてＶまた
は3Vとなる。
フェーズｂで上記入力キャパシタを入力Ｅ及びＥ′に
接続するために、スイッチK7が導体Ｔと入力Ｅ間に、ま
た、スイッチＫ′７が導体Ｔ′と入力Ｅ′間に設けられ
る。
第２図は上記フェーズａの接続関係を一般的に要約し
て示すものである。入力キャパシタCeは、大きさＶのイ
ンクリメントを得る場合には上記C1,C2,C3の中の一つで
あり、また大きさ3Vを得る場合には上記３個の入力キャ
パシタを並列接続したものに対応する。フェーズｂは第
３図に示すようになる。入力キャパシタCeは第２図と同
じものであるが、その接続方向は上記インクリメントの
極性に従っている。
第１図において、導線Ｔ′を基準コモンモード電圧VC
Mに接続するためのスイッチK8が設けられている。これ
は上記出力インクリメント値のゼロをチェックする時に
のみ用いられる。
次に、インクリメントＶとインクリメント3V間の理論
的に期待でき最も可能性の高い比を得るために、所要の
アナログ波形を生成するフェーズの前に入力キャパシタ
C1,C2,C3の中から最適なものを選定する手順BBCにつき
説明する。
上記選定手順はいくつかのステップに分かれ、各ステ
ップは二つのフェーズ、BCCINIT（initializatin、初
期）とBCCCOMP（comparis on per se、比較）を含んで
いる。これらのステップは異なる入力キャパシタ対の比
較に対応する。例えば、最初の入力キャパシタはC1とC
2,次はC2とC3,その次はC3とC1である。
初期フェーズBCCINITでは、スイッチK40が閉じて入力
Ｅと出力Ｓを短絡し、スイッチＫ′40が閉じて入力Ｅ′
と出力Ｓ′を短絡する。同時に、スイッチK1とＫ′１が
開き、積分キャパシタＣとＣ′の一端をそれぞれ出力Ｓ
及びＳ′から開放する。そして積分キャパシタＣの上記
端子はスイッチK41により、また、積分キャパシタＣ′
の上記端子はスイッチＫ′41により基準コンモンモード
電圧VCMに接続される。
他方、上記初期フェーズBCCINIT間に、二つのスイッ
チK9及びＫ′９が閉じられ、導線ＴとＴ′をそれぞれ第
１の参照電圧BCCREF1および第２の参照電圧BCCREF2に接
続する。
最後にスイッチK11〜K34の中の４つが閉じ上記BCCREF
1とBCCREF2間に二つの入力キャパシタを接続する。例え
ば、上記動作ステップ中に入力キャパシタC1とC2が選定
されたとすると、スイッチK11,K14,K21,K24が閉じ、他
のスイッチは開いている。
上記初期フェーズ中には、異なる動作が同時に行われ
る。その最初の動作は差動増幅器１のオフセット電圧を
積分キャパシタＣとＣ′に記憶させることである。この
とき、積分キャパシタはそれぞれ差動増幅器入力と基準
コモンモード電圧VCM間に接続され、入力Ｅと出力Ｓ間
および入力Ｅ′と出力Ｓ′間は短絡され利得は１になっ
ている。他方では上記二つの入力キャパシタが共通参照
電圧（BCCREF1−BCCREF2）に充電される。
第４図は二つの入力キャパシタの比較ステップの上記
初期フェーズBCCINITにおける第１図の状態を示すもの
である。このステップで比較される入力キャパシタはC1
とC2とする。引き続くステップでは他の入力キャパシタ
のグループC2とC3,その次にC3とC1が比較される。
次のフェーズでは上記入力キャパシタを実質的に比較
する。このフェーズBCCCOMPでは、差動増幅器１はその
入力間に印加される電圧を比較するコンパレータとして
用いられる。この電圧は比較対象である入力キャパシタ
C1とC2の各電荷が相殺されるように入力キャパシタC2の
向きを反転して入力キャパシタC1に並列接続した際に生
じる入力キャパシタC1端の電圧残留分に相当する。
このとき、入力キャパシタC1とC2はBCCINITフェーズ
にて電圧（BCCREF1−BCCREF2）に並列接続され、次のBC
CCOMPフェーズでは上記接続を反転して電荷を相殺する
のであるから、入力キャパシタC1とC2の容量値が完全に
等しければその時の入力キャパシタC1端電圧はゼロであ
る。両者の容量値が若干異なっていれば、相殺しきれな
い電荷が残留し、その結果入力キャパシタC1とC2端には
電圧が残留する。上記残留電圧は差動増幅器入力に印加
され、その出力を正負何れかの方向に変化させるので、
これより二つの入力キャパシタ容量値の相対比を知るこ
とができる。このフェーズBCCCOMP中、スイッチK40,K4
1,K′40,K′41は開放されている。
上記の差動増幅器出力信号は第１図では省略されてい
るレジスタに記憶される。
差動増幅器１のオフセット電圧を考慮すると、上記残
留電圧はその前の初期フェーズにおいて上記オフセット
電圧に充電された積分キャパシタを介して比較される。
したがって、差動増幅器１のオフセット電圧は各積分キ
ャパシタに記憶された上記オフセット電圧により相殺さ
れるので、出力S,S′にはオフセット電圧成分が現われ
ない。
第１図におけるスイッチK50は初期フェーズBCCINIT1
中は基準コモンモード電圧VCMに接続されていた積分キ
ャパシタＣ端をフェーズBCCCOMP期間中に導線Ｔをに接
続するためのものである。
同様に、スイッチＫ′50は積分キャパシタＣ′端を導
線Ｔ′に接続するためのものである。
第５図は上記比較フェーズBCCCOMPにおける接続を示
すものである。
スイッチK11〜K24により入力キャパシタC1とC2の上記
交差接続を行うことができる。仮りにスイッチK11,K1
4、K21,K24がフェーズBCCINIT中に閉じていたとする
と、フェーズBCCCOMP中にはスイッチK11,K14、K22,K23
が閉じられ、その他のスイッチは開放される。
上記レジスタ内に入力キャパシタC1,C2の中の何れが
大きいかを示す１ビットが記憶されると、他の入力キャ
パシタグループC2,C3に対する動作に移り、最後に入力
キャパシタC3,C1に対する動作を行って、それぞれの上
記ビット値を上記レジスタに記憶する。例えば３回の上
記比較に対する３ビットを記憶すると上記レジスタはそ
の記憶内容を解読して各入力キャパシタの大小関係を分
類し中心値の入力キャパシタを選定する。この入力キャ
パシタは次のフェーズにおいて理論的インクリメントＶ
とインクリメント3V間に発生する実際の値に最良の比精
度を与えるために用いられる。
第６図は上記各フェーズの動作の実現に必要な各要素
を示す本発明実施例のブロック図である。
制御回路ブロックSCFは第１図に示したスイッチドキ
ャパシタ回路を内臓し、上記の説明で用いられた各電源
端子及び制御端子等を備え、また、二つの出力Ｓおよび
Ｓ′は各モードにおけるアナログ信号を出力する。
上記制御端子は次の通りである。
BCCCOMP:入力キャパシタの比較フェーズの実行を示す
信号BCCCOMPの受信用； BCCINIT:入力キャパシタの最適選択手順の初期フェー
ズの実行を示す信号BCCINITの受信用； BCC＊：入力キャパシタの最適選択手順の非実行を示
す信号BCC＊の受信用； a,b:アナログ信号波形発生ステップのフェーズａまた
はｂの実行を示す信号a,bの受信用； N1:スイッチK12及びK13の導通順序を与える信号の受
信用； P1:スイッチK11及びK14の導通順序を与える信号の受
信用； N2:スイッチK22及びK23の導通順序を与える信号の受
信用； P2:スイッチK21及びK24の導通順序を与える信号の受
信用； N3:スイッチK32及びK33の導通順序を与える信号の受
信用； P3:スイッチK31及びK34の導通順序を与える信号の受
信用； k8およびｋ′6:チェックモードにおけるスイッチK8の
導通および非導通順序と、スイッチｋ′６の導通禁止を
指示する信号の受信用； 電源端子の内容は次の通りである。
BCCREF1およびBCCREF2:最適キャパシタ選択手順用参
照電圧； DACREF:アナログ信号のステップ発生用基準電圧； VCM:基準コモンモード電圧； 上記フェーズａおよびフェーズｂ制御信号は例えば15
MHzの高周波クロックＨで動作し、上記最適キャパシタ
選定手順とは無関係に動作する位相発生器GENPHAにより
発生される。この位相発生器は上記デジタル／アナログ
変換の開始を示す信号CONVにより起動することができ
る。
上記順序信号k8,k′6,N1,P1,N2,P2,N3,P3等はデジタ
ル／アナログ変換用の順序回路DACSEQにより発生され
る。しかしながら第１〜３図にて説明したように、スイ
ッチK11〜K34とK6,K′6,K8はフェーズａおよびｂに同期
して導通および遮断されるために、これらの信号は位相
発生器GENPHAの出力信号に同期される。同図に示すアン
ドゲート群は順序回路DACSEQの出力と制御回路SCFの入
力間の同期をとる動作を行う。
順序回路DACSEQは以下に記す信号を受信して第１〜３
図にて説明した各スイッチの断続フェーズを実行する。
BCC:最適キャパシタ選択手順の実行を指示する信号； H:例えば15MHzのクロック； a0,a1,a2:出力ＳおよびＳ′間に供給されるアナログ
電圧用のインクリメント値とその極性を示すデジタル制
御語の各ビット；これらの信号はとくに、上記インクリ
メント生成の際に起動される信号N1,N2,N3,P1,P2,P3等
の選択に用いられる。
S1,S2,S3:2進符号信号であって、例えば、その二つが
ローレベルであり残りの一つがハイレベルの場合は、入
力キャパシタC1,C2,C3の何れかを選択し、大きさＶのイ
ンクリメントを生成する。
さらに、順序回路DACSEQは最適入力キャパシタ選択手
順におけるスイッチK11〜K34の断続動作を指示する。こ
のスイッチK11〜K34は第４図および第５図に要約した各
ステップを実行するように制御される必要があり、順序
回路DACSEQの出力はこのために利用されるのである。
この目的のために順序回路DACSEQは３つの追加的な信
号を受信する。すなわち、 Ｈ′：例えば、2MHzの低周波クロックである。これは
入力キャパシタの比較ステップを必ずしも上記デジタル
／アナログ変換と同様に高周波で行う必要がないためで
ある。
CH,CH′：比較すべきC1とC2,C2とC3,C3とC1の組み合
わせの何れかを指定する２ビット； これらの追加順序信号は第２の順序発生器BCCSEQによ
り発生され、これにより最適入力キャパシタ選択手順の
実行に必要な手順が設定される。
順序発生器BCCSEQは実行すべき比較を選択するための
信号CH,CH′の他に、比較ステップの初期フェーズを指
定する信号BCCINITと、比較フェーズそのものを指定す
る信号BCCCOMPを供給する。この順序発生器は最初に信
号CH,CH′の組み合わせを出力し、引き続いて最初の入
力キャパシタ対を比較するための信号BCCINITおよびBCC
COMPを出力する。次いで第２の入力キャパシタ対を比較
するための第２の信号対CH,CH′と、対応する信号BCCIN
ITおよびBCCCOMPを出力する。上記３つの入力キャパシ
タの対が一通り比較された後は順序発生回路BCCSEQは停
止信号STOPBCCを発生し、最適入力キャパシタ選択手順
を停止する。
順序発生器BCCSEQはクロック信号Ｈ′（2MHz）に同期
して信号BCCINITおよびBCCCOMP等を生成し、上記最適入
力キャパシタ選択手順の時間幅を決定する信号BCC等に
より駆動される。
最後に、順序発生器BCCSEQは入力キャパシタの容量比
のデータを記憶するシフトレジスタREGにシフト信号を
送信する。
シフトレジスタREGは例えば、差動増幅器１の出力
Ｓ′をシリアルに受信する。信号CSRによりシフトパル
スが印加された時点、すなわち各フェーズBBCCOMPの終
わりの時点で出力Ｓの状態は把握されている必要があ
る。
シフトレジスタREGは３入力/3出力デコーダDECに印加
される３つの並列出力を発生する。
最適入力キャパシタ選択手順BBCの終わりの時点でシ
フトレジスタREGの内容に応じて、デコーダDECはその出
力S1,S2,S3の一つに特定のレベルを出力し、引き続いて
実行されるアナログ信号インクリメント＋Ｖまたは−Ｖ
の生成に必要な入力キャパシタC1,C2,またはC3を指定す
る。
この指定は新しい手順BCCが実行されるまで保持され
る。起動時には手順BCCの保持は一回で十分であり、他
の場合には例えば上記回路が動作する度に周期的に行わ
れる。
第８図はデコーダDECの内容の一例を示すものであ
る。D1,D2,D3はシフトレジスタREGが記憶する各ビット
である。D1は入力キャパシタC1とC2の比較結果を表し、
入力キャパシタC2がC1より大きければ１、小さければ０
である。またD2は入力キャパシタC3がC2より大きければ
１、同様にD3は、入力キャパシタC3がC1より大きければ
１である。小さければ０である。
第８図に記したエラーは入力キャパシタの容量差が微
小すぎて比較困難な場合に相当し、この場合はどちらの
キャパシタを選定してもよく、例えばC1が選定される。
上記本発明の実施例においては、第１図に示したよう
に、公称容量値が等しい３個の入力キャパシタによりイ
ンクリメントＶおよび3Vを生成し、これによりアナログ
出力信号を生成するようにしていた。
しかし、上記本発明においてはインクリメントの種類
を３、或いは３以上にして波形精度をさらに向上するこ
とができる。
例えば、V,3V,5Vのインクリメント値を用いる場合
は、公称容量値が等しい５個の入力キャパシタの容量値
を本発明の手順により分類して中心値の入力キャパシタ
と各容量値の序列を決定し、上記インクリメントＶの生
成には上記中心値の入力キャパシタを選定し、上記イン
クリメント3Vの生成には上記中心値の入力キャパシタと
その両隣の値の入力キャパシタを選定し、上記インクリ
メント5Vの生成には上記５個の入力キャパシタを並列に
接続して用いるようにする。
［発明の効果］ 本発明によるスイッチドキャパシタ回路を用いたアナ
ログ信号波発生装置は、キャパシタの容量値偏差により
発生するアナログ信号生成用インクリメント信号のバラ
ツキを抑圧して極めて直線性の良好なアナログ信号波を
生成することができる。
本発明では、上記スイッチドキャパシタ回路の各スイ
ッチ動作の制御により複数の同一公称値のキャパシタを
相互に比較してその容量値を分類し、最小単位Ｖのイン
クリメントを生成するときは中心値の上記キャパシタを
用い、3Vのインクリメントを生成するときは上記中心値
のキャパシタとその両隣の値のキャパシタをと用い、さ
らに5VのインクリメントＶを生成には上記中心値のキャ
パシタとその両隣の値とさらにその両隣の値のキャパシ
タをと用いるようにするので、上記キャパシタ容量値偏
差が常に良好に相殺され、上記各インクリメントの精度
を向上し、アナログ出力信号の波形精度を向上すること
ができる。
さらに本発明では、上記スイッチドキャパシタの容量
値比較結果に混入する増幅器のオフセット電圧を抽出し
て補償するので、上記スイッチドキャパシタの容量値を
精度良く測定でき、その結果アナログ信号波形の精度を
さらに向上することができる。
【図面の簡単な説明】
第１図はスイッチドキャパシタ回路を備えた本発明によ
るアナログ信号波形発生装置の実施例回路図、第２図は
本発明実施例による波形生成過程におけるアナログ信号
インクレメントの第１の生成過程を示す回路図、第３図
は本発明実施例による波形生成過程におけるアナログ信
号インクレメントの第２の生成過程を示す回路図、第４
図は本発明実施例装置の初期フェーズにおける最適なキ
ャパシタの選定手順を示す回路図、第５図は本発明実施
例装置における二つのキャパシタの比較フェーズを示す
回路図、第６図は本発明実施例の波形発生器回路図、第
７図は本発明実施例におけるデジタル制御語と各インク
リメント成分との対応を示す図、第８図は本発明実施例
に用いるデコーダの入出力信号の対応関係を示す図であ
る。 １……差動増幅器、Ｃ……積分キャパシタ、C1〜C3……
各入力キャパシタ、K1〜K9……各スイッチ、K11〜K14…
…各スイッチ、BCCREF1……参照電圧、VCM……基準コモ
ンモード電圧、DACREF……基準電圧、SFC……制御回
路、GENPHA……位相発生器、DACSEQ……順序回路、BCCS
EQ……順序発生回路、REG……シフトレジスタ、DEC……
デコーダ。
フロントページの続き (56)参考文献 特開 昭58−63227（ＪＰ，Ａ) 特開 昭61−157119（ＪＰ，Ａ) 特開 昭63−228823（ＪＰ，Ａ) 特開 昭62−94024（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/66

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】生成すべきアナログ信号のインクレメント
    をそれぞれの語が表しているデジタル制御語列から、ア
    ナログ信号を供給するように設計されたアナログ信号波
    形発生装置であって： 少なくとも１つの入力（E,E′）と１つの出力（S,S′）
    とを備えた差動増幅器と； 前記出力と入力との間に設けられた積分キャパシタ（C,
    C′）と； 前記出力と入力との間に設けられた帰還用スイッチドキ
    ャパシタ（Cb,Cb′）と； 同一の容量値を有し、かつ、基準電圧（DACREF）と増幅
    器入力との間で、印加される前記デジタル制御語の機能
    として、個別又は並列に、選択的に切り換えられる複数
    の入力キャパシタ（C1,C2,C3）とを備えたスイッチドキ
    ャパシタ回路（SCF）とを備えており； 前記アナログ信号波形発生装置は：さらに、 前記入力用キャパシタの内の何れの入力キャパシタが、
    前記入力キャパシタの平均容量値に最も近接した実際の
    容量を有しているかを決定する手段（BCCSEQ）と；そし
    て、 印加された前記デジタル制御語が単一の入力キャパシタ
    を前記基準電圧と増幅器入力との間に切り換えることを
    指示する時には、それに続くアナログ信号の生成過程の
    期間中で使用するため、前記決定手段で決定された一の
    入力キャパシタを選択する手段（REG,DEC）とを備えて
    いることを特徴とするアナログ信号波形発生装置。
  2. 【請求項２】前記請求項１に記載したアナログ信号波形
    発生装置において、前記決定する手段は： 共通の基準電圧（BCCREF1−BCCREF2）を２つの入力キャ
    パシタにチャージする手段と； 前記チャージした入力キャパシタを、前記増幅器入力に
    並列に、選択的に接続し、もって、それらのチャージを
    平衡させ、前記増幅器をオープンループにして前記増幅
    器の出力状態が前記２つの入力キャパシタのチャージ間
    の差の符号に応じるようにする手段と； 前記増幅器の出力状態に対応した指示を保持する手段
    と；そして、 前記決定手段を制御して、対を形成しうる前記入力キャ
    パシタのそれぞれに順次チャージを行い、そして、チャ
    ージされた前記入力キャパシタの対をそれぞれ前記増幅
    器に接続する手段とを備えたことを特徴とするアナログ
    信号波形発生装置。
  3. 【請求項３】前記請求項２に記載したアナログ信号波形
    発生装置は、前記増幅器の出力状態に関するデータを保
    持するレジスタ（REG）と、前記レジスタの出力に設け
    られたデコーダとを備え、前記デコーダは、前記入力キ
    ャパシタをその値の順に分類し、かつ、何れのキャパシ
    タがその順序の中央値に対応することを決定することを
    特徴とするアナログ信号波形発生装置。
  4. 【請求項４】前記請求項２に記載したアナログ信号波形
    発生装置は、前記入力キャパシタは、それらの連結部に
    対して、前記増幅器入力で交差し、他のキャパシタを介
    して選択的に接続され、そして、前記差動増幅器のオフ
    セット電圧は予めチャージされていることを特徴とする
    アナログ信号波形発生装置。
  5. 【請求項５】前記請求項１に記載したアナログ信号波形
    発生装置において、前記増幅器は、２つの作動出力を備
    えた対称型の差動増幅器であり、かつ、前記スイッチド
    キャパシタ回路は、前記差動増幅器に対して対称である
    ことを特徴とするアナログ信号波形発生装置。
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