JP3000737B2 - Output buffer circuit - Google Patents
Output buffer circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は集積回路の出力バッファ
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit for an integrated circuit.
【０００２】[0002]
【従来の技術】従来の出力バッファ回路には、図２また
は図３に示すような回路が知られていた。2. Description of the Related Art As a conventional output buffer circuit, a circuit as shown in FIG. 2 or 3 has been known.
【０００３】まず、図２の回路について説明する。First, the circuit of FIG. 2 will be described.
【０００４】図２に示される回路は、トランジスタ７、
８、抵抗器５、６及び電流源９によって構成される差動
増幅器と、トランジスタ１０、抵抗器１５で構成される
エミッタフォロワ回路を有している。[0004] The circuit shown in FIG.
8, a differential amplifier constituted by resistors 5, 6 and a current source 9, and an emitter follower circuit constituted by a transistor 10 and a resistor 15.
【０００５】次に図２に示した回路の動作について説明
するに、入力信号ａが入力端子１、反転入力信号ｂが入
力端子２からそれぞれ入力され、差動増幅器によって増
幅された増幅信号ｃが得られる。この増幅信号ｃをエミ
ッタフォロワの入力信号とし、出力信号を出力端子３よ
り出力する。エミッタフォロワは出力インピーダンスを
小さくする働きをしているものである。Next, the operation of the circuit shown in FIG. 2 will be described. An input signal a is input from an input terminal 1 and an inverted input signal b is input from an input terminal 2, and an amplified signal c amplified by a differential amplifier is output. can get. The amplified signal c is used as an input signal of the emitter follower, and an output signal is output from the output terminal 3. The emitter follower functions to reduce the output impedance.
【０００６】次に図３に示す回路について説明する。Next, the circuit shown in FIG. 3 will be described.
【０００７】図３に示された回路は、トランジスタ７、
８、抵抗器５、６及び電流源９にって構成される差動増
幅器と、トランジスタ１０、１１、１３、１４及び抵抗
器１２によって構成されるプッシュプル形式の出力段を
有している。次いで図３に示された回路の動作について
説明するに、入力信号ａ、ｂが差動増幅器の２つの入力
端子１、２からそれぞれバランスで入力されると、それ
らを増幅した信号ｃと反転信号ｄが得られ、ＮＰＮ型ト
ランジスタ１０、１１のベースにそれぞれ印加される。
ここで、入力信号ａが立ち上がる時に反転入力信号ｂは
立ち下がり、従って増幅信号ｃは立ち上がり、反転増幅
信号ｄは立ち下がる。このために、トランジスタ１１の
コレクタ電流は減少し、トランジスタ１３、１４で構成
されるカレントミラー回路の電流ミラー効果によりトラ
ンジスタ１４のコレクタ電流も減少する。一方、トラン
ジスタ１０のベースには増幅信号ｃが印加されているの
で、出力端子３の電位は上昇する。[0007] The circuit shown in FIG.
8, a differential amplifier composed of resistors 5, 6 and a current source 9, and a push-pull output stage composed of transistors 10, 11, 13, 14 and a resistor 12. Next, the operation of the circuit shown in FIG. 3 will be described. When the input signals a and b are inputted in balance from the two input terminals 1 and 2 of the differential amplifier, respectively, a signal c obtained by amplifying them and an inverted signal d is obtained and applied to the bases of the NPN transistors 10 and 11, respectively.
Here, when the input signal a rises, the inverted input signal b falls, so that the amplified signal c rises and the inverted amplified signal d falls. Therefore, the collector current of the transistor 11 decreases, and the collector current of the transistor 14 also decreases due to the current mirror effect of the current mirror circuit including the transistors 13 and 14. On the other hand, since the amplified signal c is applied to the base of the transistor 10, the potential of the output terminal 3 rises.
【０００８】反対に入力信号ａが立ち下がる時に反転入
力信号ｂは立ち上がり、従って、増幅信号ｃは立ち下が
り、反転増幅信号ｄは立ち上がる。このために、トラン
ジスタ１１のコレクタ電流は増加し、トランジスタ１
３、１４で構成されるカレントミラー回路の電流ミラー
効果によりトランジスタ１４のコレクタ電流も増加す
る。一方トランジスタ１０のベースには増幅信号ｃが印
加されているので、出力端子３の電位は下降する。Conversely, when the input signal a falls, the inverted input signal b rises, so that the amplified signal c falls and the inverted amplified signal d rises. As a result, the collector current of the transistor 11 increases, and the transistor 1
Due to the current mirror effect of the current mirror circuit composed of the transistors 3 and 14, the collector current of the transistor 14 also increases. On the other hand, since the amplified signal c is applied to the base of the transistor 10, the potential of the output terminal 3 falls.
【０００９】[0009]
【発明が解決しようとする課題】図２に示すような従来
の出力バッファ回路において、出力信号が立ち上がる時
には、出力信号の立ち上がりに対するインピーダンスは
出力段のトランジスタ１０の“オン”抵抗によって決ま
り、出力信号が立ち下がる時には、出力段の抵抗器１５
の値で左右される時定数によって決まる。In the conventional output buffer circuit as shown in FIG. 2, when the output signal rises, the impedance with respect to the rise of the output signal is determined by the "on" resistance of the transistor 10 in the output stage. Falls, the output stage resistor 15
Is determined by a time constant that depends on the value of
【００１０】ここで、一般にトランジスタの“オン”抵
抗は数Ω〜数十Ωであり、また出力段の抵抗器１５の抵
抗値は数百Ω〜数ＫΩに設定されるので、立ち下がりに
対するインピーダンスは立ち上がりに対するインピーダ
ンスに比べ充分大きくなることが分かる。このために、
図２の回路の場合には、出力信号の立ち上がりに対して
立ち下がりが著しく遅くなるという欠点があった。Here, the "on" resistance of the transistor is generally several ohms to several tens of ohms, and the resistance value of the resistor 15 in the output stage is set to several hundred ohms to several kilohms. It can be seen that is sufficiently larger than the impedance for rising. For this,
In the case of the circuit shown in FIG. 2, there is a drawback that the fall of the output signal is significantly delayed with respect to the rise of the output signal.
【００１１】また、この点を改善しようとすると、出力
段の抵抗器１５の値を充分小さな値に設定しなければな
らず、この様にすることによって出力波形の立ち下がり
は速くなるが、その反面非常に多くの電流が抵抗器１５
に流れてしまい、効率が悪くなるという欠点があった。In order to improve this point, the value of the resistor 15 in the output stage must be set to a sufficiently small value. By doing so, the fall of the output waveform becomes faster. On the other hand, a very large amount of current flows through the resistor 15
And the efficiency decreases.
【００１２】図３に示す回路において、出力段トランジ
スタ１４のコレクタから見込んだインピーダンスはやは
り数百Ω〜数ｋΩであり、図２の回路とは同様に出力信
号の立ち下がりが遅くなり、改善しようとする効率が悪
くなるという欠点があった。In the circuit shown in FIG. 3, the impedance seen from the collector of the output stage transistor 14 is still several hundreds Ω to several kΩ, and the fall of the output signal is delayed similarly to the circuit of FIG. There is a drawback that the efficiency becomes worse.
【００１３】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸欠点を解消することを可能とした新規な出力
バッファ回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a novel output buffer circuit which can eliminate the above-mentioned disadvantages inherent in the prior art. Is to do.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る出力バッファ回路は、トランジスタ対
で構成される差動増幅器と、ベース電極が前記差動増幅
器の出力電極にコレクタ電極が第１の電圧源に接続され
ている第１のトランジスタと、ベース電極が前記差動増
幅器の反転出力電極にコレクタ電極が前記第１の電圧源
にそれぞれ接続されている第２のトランジスタと、ベー
ス電極とコレクタ電極が共通でエミッタ電極が接地され
ている第３のトランジスタと、ベース電極が前記第３の
トランジスタのベース電極に共通でコレクタ電極が第１
のトランジスタのエミッタ電極に接続されかつエミッタ
電極が接地されている第４のトランジスタと、第２のト
ランジスタのエミッタ電極と前記第３のトランジスタの
コレクタ電極の間に接続されている第１の抵抗器と、第
４のトランジスタのコレクタ電極とエミッタ電極の間に
接続されている第２の抵抗器を備えて構成されている。In order to achieve the above object, an output buffer circuit according to the present invention comprises a differential amplifier comprising a transistor pair and a base electrode having a collector electrode connected to an output electrode of the differential amplifier. A first transistor connected to the first voltage source, a second transistor having a base electrode connected to the inverted output electrode of the differential amplifier and a collector electrode connected to the first voltage source, respectively. A third transistor in which a base electrode and a collector electrode are common and an emitter electrode is grounded;
A fourth transistor connected to the emitter electrode of the third transistor and having the emitter electrode grounded, and a first resistor connected between the emitter electrode of the second transistor and the collector electrode of the third transistor And a second resistor connected between the collector electrode and the emitter electrode of the fourth transistor.
【００１５】[0015]
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a preferred embodiment of the present invention.
【００１６】図１は本発明の一実施例を示す回路構成図
である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【００１７】図１を参照するに、本発明の一実施例は、
ＮＰＮ型トランジスタ７、８と抵抗器５、６及び電流源
９で構成される差動増幅器と、ＮＰＮ型トランジスタ１
０、１１、１３、１４と抵抗器１２、１５で構成される
出力段とを備えている。この出力段は前記差動増幅器の
正、反両出力を入力とし、出力端子３より出力信号を出
力する。１及び２は入力信号とその反転信号がそれぞれ
印加される入力端子である。Referring to FIG. 1, one embodiment of the present invention is:
A differential amplifier composed of NPN transistors 7 and 8, resistors 5 and 6 and a current source 9, and an NPN transistor 1
0, 11, 13 and 14 and an output stage composed of resistors 12 and 15 are provided. This output stage receives the positive and negative outputs of the differential amplifier as inputs and outputs an output signal from an output terminal 3. Reference numerals 1 and 2 are input terminals to which an input signal and its inverted signal are respectively applied.
【００１８】次に、図１に示された本発明の一実施例の
動作を説明する。Next, the operation of the embodiment of the present invention shown in FIG. 1 will be described.
【００１９】入力信号ａ、ｂが差動増幅器の２つの入力
端子１、２からバランス入力され、それらを増幅した信
号ｃと反転信号ｄが差動増幅器から出力されてＮＰＮ型
トランジスタ１０、１１のベースにそれぞれ印加され
る。ここで入力信号ａが立ち上がる時に、反転入力信号
ｂは立ち下がり、従って、増幅信号ｃは立ち上がり反転
増幅信号ｄは立ち下がる。このために、トランジスタ１
１のコレクタ電流は減少し、トランジスタ１３、１４で
構成されるカレントミラー回路の電流ミラー効果により
トランジスタ１４のコレクタ電流も減少する。The input signals a and b are balanced-input from the two input terminals 1 and 2 of the differential amplifier, and a signal c and an inverted signal d obtained by amplifying them are output from the differential amplifier and output from the NPN transistors 10 and 11. Each is applied to the base. Here, when the input signal a rises, the inverted input signal b falls, so that the amplified signal c rises and the inverted amplified signal d falls. For this, transistor 1
The collector current of the transistor 14 decreases due to the current mirror effect of the current mirror circuit composed of the transistors 13 and 14.
【００２０】一方、トランジスタ１０のベースには増幅
信号ｃが印加されており、出力端子３の電位は上昇す
る。反対に入力信号ａが立ち下がる時に反転入力信号ｂ
は立ち上がり、従って、増幅信号ｃは立ち下がり、反転
増幅信号ｄは立ち上がる。このために、トランジスタ１
１のコレクタ電流は増加し、トランジスタ１３、１４で
構成されるカレントミラー回路の電流ミラー効果により
トランジスタ１４のコレクタ電流も増加する。また、ト
ランジスタ１０のベースには増幅信号ｃが印加されてい
るので、出力端子３の電位は下降する。On the other hand, the amplified signal c is applied to the base of the transistor 10, and the potential of the output terminal 3 rises. Conversely, when the input signal a falls, the inverted input signal b
Rise, the amplified signal c falls, and the inverted amplified signal d rises. For this, transistor 1
1 increases, and the collector current of the transistor 14 also increases due to the current mirror effect of the current mirror circuit composed of the transistors 13 and 14. Further, since the amplified signal c is applied to the base of the transistor 10, the potential of the output terminal 3 drops.
【００２１】ここで、出力波形が立ち下がる時の動作に
ついて図２及び図３の回路と比較してみる。Here, the operation when the output waveform falls will be compared with the circuits shown in FIGS.
【００２２】まず、図２の回路と比べてみると、図１の
回路は出力段の抵抗器に電流源が並列接続され、この電
流源は出力信号が低レベルの時に限り出力段の電流を増
加されるので、出力信号の立ち下がりが速くなる。First, comparing with the circuit of FIG. 2, in the circuit of FIG. 1, a current source is connected in parallel to a resistor of the output stage, and this current source only outputs a current of the output stage when an output signal is at a low level. Since it is increased, the fall of the output signal becomes faster.
【００２３】一方、図３の回路と比べみると、出力段ト
ランジスタ１４のコレクタから見込んだインピーダンス
は数百Ω〜数ＫΩで、抵抗器１５を並列接続することに
より、出力端子からグランドへ見込むインピーダンスは
小さくなる。したがつて、出力信号の立ち下がりは速く
なるように改善される。On the other hand, when compared with the circuit of FIG. 3, the impedance seen from the collector of the output transistor 14 is several hundred Ω to several KΩ, and the impedance seen from the output terminal to the ground by connecting the resistor 15 in parallel. Becomes smaller. Therefore, the fall of the output signal is improved to be faster.
【００２４】以上説明した本発明の一実施例において
は、トランジスタとしてＮＰＮ型が使用されているが、
代わりにＰＮＰ型トランジスタに置き換えて本発明を実
施することも容易に可能であることは勿論である。In the embodiment of the present invention described above, an NPN transistor is used as a transistor.
Instead, it is needless to say that the present invention can be easily implemented by substituting a PNP transistor.
【００２５】[0025]
【発明の効果】以上説明したように、本発明によれば、
差動増幅器の出力をエミッタフォロワ回路とカレントミ
ラー回路を組み合わせた出力段を介して出力することに
より、出力波形の立ち下がりが速い波形を出力すること
ができる。As described above, according to the present invention,
By outputting the output of the differential amplifier via an output stage in which an emitter follower circuit and a current mirror circuit are combined, it is possible to output a waveform whose output waveform falls fast.
【図１】本発明の一実施例を示す回路構成図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】従来技術の一例を示す回路図である。FIG. 2 is a circuit diagram showing an example of the related art.
【図３】従来技術の他例を示す回路図である。FIG. 3 is a circuit diagram showing another example of the related art.
１、２…入力端子 ３…出力端子 ４…直流電圧源 ５、６…抵抗器 ７、８…ＮＰＮ型トランジスタ ９…電流源 １０、１１…ＮＰＮ型トランジスタ １２…抵抗器 １３、１４…ＮＰＮトランジスタ １５…抵抗器 1, 2 input terminal 3 output terminal 4 DC voltage source 5, 6 resistor 7, 8 NPN transistor 9 current source 10, 11 NPN transistor 12 resistor 13, 14 NPN transistor 15 …Resistor
Claims (1)
路と、ベース電極が前記差動増幅回路の正転出力電極に
接続されかつコレクタ電極が第１の電圧源に接続されて
いる第１のトランジスタと、ベース電極が前記差動増幅
回路の反転出力電極に接続されかつコレクタ電極が前記
第１の電圧源に接続されている第２のトランジスタと、
ベース電極とコレクタ電極が共通でエミッタ電極が接地
されている第３のトランジスタと、ベース電極が前記第
３のトランジスタのベース電極に共通に接続されコレク
タ電極が前記第１のトランジスタのエミッタ電極に接続
されかつエミッタ電極が接地されている第４のトランジ
スタと、前記第２のトランジスタのエミッタ電極と前記
第３のトランジスタのコレクタ電極の間に直列接続され
ている第１の抵抗器と、前記第４のトランジスタのコレ
クタ電極とエミッタ電極の間に接続されている第２の抵
抗器とを具備し、前記差動増幅回路の２つの入力端子か
ら信号を入力し前記第１のＮＰＮ型トランジスタのエミ
ッタ電極から信号出力を得ることを特徴とする出力バッ
ファ回路。1. A differential amplifier comprising a transistor pair, a first electrode having a base electrode connected to a non-inverting output electrode of the differential amplifier circuit and a collector electrode connected to a first voltage source. A second transistor having a base electrode connected to the inverted output electrode of the differential amplifier circuit and a collector electrode connected to the first voltage source;
A third transistor in which a base electrode and a collector electrode are common and an emitter electrode is grounded; and a base electrode is commonly connected to a base electrode of the third transistor and a collector electrode is connected to an emitter electrode of the first transistor. A fourth transistor having an emitter electrode grounded, a first resistor connected in series between an emitter electrode of the second transistor and a collector electrode of the third transistor, A second resistor connected between the collector electrode and the emitter electrode of the first transistor, a signal being input from two input terminals of the differential amplifier circuit, and an emitter electrode of the first NPN transistor being provided. An output buffer circuit, wherein a signal output is obtained from the output buffer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209276A JP3000737B2 (en) | 1991-08-21 | 1991-08-21 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209276A JP3000737B2 (en) | 1991-08-21 | 1991-08-21 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555902A JPH0555902A (en) | 1993-03-05 |
| JP3000737B2 true JP3000737B2 (en) | 2000-01-17 |
Family
ID=16570267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209276A Expired - Lifetime JP3000737B2 (en) | 1991-08-21 | 1991-08-21 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3000737B2 (en) |
-
1991
- 1991-08-21 JP JP3209276A patent/JP3000737B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555902A (en) | 1993-03-05 |
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