JP2999897B2 - キー入力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器等に使用され
るキースイッチの操作を検出するためのキー入力回路に
関する。

【０００２】

【従来の技術】一般に、チューナーやカセットデッキ等
の音響機器には数多くのスイッチが存在する。特に、車
載用の音響機器では、フロントパネル部にキースイッチ
が集中しているので、１つ１つのスイッチに配線した場
合には、本体にあるマイコンとフロントパネルの間の配
線の数が多くなる。そこで、配線数を減少するために、
キースイッチにキーマトリクスを用いていた。例えば、
３０個のキースイッチがある時、３０本であった配線数
が、キーマトリクスを用いることによって１１本に大き
く減少する。

【０００３】キーマトリクスを用いた場合、どのキーが
押されたか検出するため、キーマトリクスを常時あるい
は定期的にスキャンしキーデータを得ていた。しかし、
キーマトリクスに供給されるキースキャン信号の立ち上
がり及び立ち下がりエッジによって高調波ノイズが発生
し、チューナー等にノイズ等の悪影響を及ぼしていた。
そこで、キーが押された時、１回だけキースキャンを行
い高調波ノイズの悪影響を減らす工夫がなされていた。
しかし、１回のキースキャンではチャタリングが発生し
た時誤動作する可能性があるので、２回のキースキャン
を行うことによって得られたデータを比較し一致した時
に限りキーデータとしていた。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
キー入力回路では、上述のように３０個のキーがあって
５×６のキーマトリクスを用いた場合でも、本体内のマ
イコンとフロントパネル上のキーマトリクスを結ぶ配線
の数は、５＋６＝１１本必要で、大幅に減少されてはい
るが、これでもまだ配線数は多い。

【０００５】また、２回のキースキャンやキースキャン
によるデータの比較等の処理はマイコンのプログラムに
よって行われている。そのため、プログラムの負担が多
くなり、キースキャンによるキーデータの記憶等のため
メモリーが不足するという問題が生じていた。

【０００６】

【課題を解決するための手段】本発明は上述の点に鑑み
成されたものであり、キーマトリクスと、キーデータが
供給されるキーリターン信号入力回路と、キーリターン
信号入力回路の出力を受けて動作する発振回路と、前記
発振回路の出力に基づいてタイミング信号を発生するタ
イミング発生回路と、前記タイミング信号に基づいて前
記キーマトリクス上を走査するキー走査出力回路と、第
１回目の走査で前記キーリターン信号入力回路に取り込
まれたキーデータが記憶される第１の記憶回路と、第２
回目の走査で前記キーリターン信号入力回路に取り込ま
れたデータが記憶される第２の記憶回路と、前記第１及
び第２の記憶回路のキーデータを比較するデータ比較回
路と、前記データ比較回路の一致検出信号に基づいて第
１の記憶回路のデータを外部に出力させる出力制御回路
を備えたものである。

【０００７】

【作用】上述の手段によれば、キーマトリクス上でいず
れかのキーが押された時、タイミング発生回路のタイミ
ング信号に基づいて、キーマトリクスを２回走査しキー
データを得る。得られたキーデータは第１及び第２の記
憶回路に一時記憶され、データ比較回路により２つのキ
ーデータが一致していると検出した場合、出力制御回路
を介して第１の記憶回路に記憶されているキーデータが
出力される。これにより、マイコンが行っていたキース
キャンやキーデータの比較等の処理を軽減することがで
きる。

【０００８】

【実施例】図１は本発明の一実施例を示すブロック図で
ある。１は発振回路、２はタイミング発生回路、３はキ
ー走査出力回路、４はキーマトリクス、５はキーリター
ン信号入力回路、６は第２の記憶回路、７は第１の記憶
回路、８はデータ比較回路、９は出力制御回路である。
キーマトリクス４は図４に示されるように、キー走査出
力回路３に接続された６本のキースキャン信号線とキー
リターン信号入力回路５にキーデータを印加する５本の
キーリターン信号線の間に各々接続された３０個のキー
スイッチによって構成されている。第２の記憶回路６は
５個のフリップフロップから構成されたレジスタが６個
設けられて成り、それぞれのレジスタにキーリターン信
号入力回路５からの伝送線路が並列に接続され、各レジ
スタはキースキャン信号ＫＳ１〜ＫＳ６と同期してタイ
ミング発生回路２から出力されるクロック信号に基づい
て、キーデータを記憶する。また、第１の記憶回路７
は、並列入力形の５ビットのシフトレジスタが６個設け
られて成り、各シフトレジスタの並列入力端子には第２
の記憶回路６の対応するレジスタの出力が接続される。
具体的には図２に示すように構成される。図２のゲート
回路１０１及び１０２はパラレル／シリアル切換信号に
基づいてシフトレジスタがシリアル形式かパラレル形式
かを制御する切換ゲートであり、ゲート１０１は前段の
Ｄ−ＦＦの出力と第２の記憶回路６の出力を切り換えて
各々のＤ−ＦＦの入力端子Ｄに供給するように接続さ
れ、また、ゲート回路１０２はシリアルクロックとパラ
レルクロックを切り換えて各々のＤ−ＦＦのクロック入
力に供給するように接続されている。パラレル制御信号
が印加された時、第１の記憶回路のシフトレジスタは並
列入力形のシフトレジスタとなりキースキャン信号ＫＳ
１〜ＫＳ６と同期してタイミング発生回路２から出力さ
れるクロックに基づいて、第１の記憶回路のデータをパ
ラレルに取り込み記憶し、シリアル制御信号が印加され
た時、各々のシフトレジスタは直列出力形のシフトレジ
スタに切り換わると共に各々のシフトレジスタのシリア
ル入出力が直列接続され、記憶していた３０ビットのキ
ーデータはシリアルクロックに基づいて出力される。

【０００９】さらに図１において、出力制御回路９はマ
イコンのような外部接続回路に対して、読み取り要求信
号及びキーデータを伝送するＤＯと、マイコンからのシ
リアルクロック信号及びチップイネーブル信号がそれぞ
れ供給される入力ＣＬ及びＣＥが設けられ、マイコンか
ら供給されたチップイネーブル信号に基づいて第１の記
憶回路７をパラレル入力からシリアル出力に切り換える
制御信号を出力すると共にシリアルクロック信号を第１
の記憶回路７に出力する。

【００１０】また、データ比較回路８は、第１及び第２
の記憶回路よりキーデータを受け取る２入力端子が設け
られ、前記キーデータを比較し一致した時、発振回路１
及びタイミング発生回路２及び出力制御回路９に一致検
出信号を出力する。次に図３に示されたタイミング図を
参照しながら本実施例の動作を説明する。キーマトリク
ス４のキーが押される前の状態では、発振回路１及びタ
イミング発生回路２の動作が停止していると共に、キー
走査出力回路３キースキャン信号は全て“Ｈ”レベルに
なっている。キーが押された時、キーリターン信号入力
回路５にキースキャン信号の“Ｈ”レベルがキーリター
ン信号線を介して供給される。キーリターン信号入力回
路５は、キーリターン信号ＫＩ１〜ＫＩ５のいずれかの
信号線が“Ｈ”レベルになった時、発振回路１及びタイ
ミング発生回路２に対して“Ｈ”レベルの出力を供給
し、発振回路１及びタイミング発生回路２は動作を開始
する。

【００１１】発振回路１は発振信号を出力し、前記発振
信号に基づいてタイミング発生回路２はタイミング信号
を生成し、キー走査出力回路３及び第１及び第２の記憶
回路６及び７に対してタイミング信号をそれぞれ同期し
て出力する。前記タイミング信号が供給されたキー走査
出力回路３は、図４のように６本のキースキャン信号線
と５本のキーリターン信号線からなるキーマトリクス４
を走査し始める。図３に示されるように、初めにキース
キャン信号ＫＳ１を“Ｈ”レベルに上げ一定時間後
“Ｌ”レベルに戻す。続いて、キースキャン信号ＫＳ２
を“Ｈ”レベルに上げ一定時間後“Ｌ”レベルに戻す。
この動作がキースキャン信号ＫＳ６まで行われた時、第
１回目のキー走査が終了するが、すぐにキースキャン信
号ＫＳ１からＫＳ６まで上述した動作を順次行い、第２
回目のキー走査を行う。

【００１２】第１回目のキー走査において、キースキャ
ン信号線ＫＳ１が走査された時、キーマトリクス４上の
キーＫ０〜Ｋ４の５ビットのキーデータがキーリターン
信号線ＫＩ１〜ＫＩ５を介してキーリターン信号入力回
路５に取り込まれる。このとき、５ビットのレジスタが
６個設けられて成る第２の記憶回路６の中の第１番目の
レジスタに、キースキャン信号ＫＳ１に同期したタイミ
ング発生回路２のクロック信号ＫＳＰ１に基づいて、キ
ーリターン信号入力回路５に取り込まれたキーデータが
記憶される。このようにして、キースキャン信号線ＫＳ
６まで順次走査する度に、キースキャン信号に同期した
クロック信号に基づいて第２の記憶回路６はキーデータ
を順次記憶する。第１回目の走査を終えた時点で、第２
の記憶回路６はキーマトリクス４上のキーＫ０〜Ｋ２９
に応じた３０ビットのキーデータを記憶する。

【００１３】次に、第２回目の走査によるキーデータの
第２の記憶回路６への記憶は、第１回目の走査と同様に
行われる。このとき、５ビットのシフトレジスタが６個
設けられて成る第１の記憶回路７にもキースキャン信号
に同期したタイミング発生回路２のクロック信号が印加
されているので、クロック信号ＫＳＰ１により、第２の
記憶回路６の第１番目のレジスタに第２回目の捜査によ
るキーＫ０〜Ｋ４のキーデータが記憶されると同時に、
第１の記憶回路７の第１番目のシフトレジスタに第２の
記憶回路６の第１のレジスタに記憶されていた第１回目
の走査時のキーデータが取り込まれ記憶される。順次、
前記クロック信号によって、第２の記憶回路６に新規の
データが、第１の記憶回路７に第２の記憶回路６のデー
タが記憶されていく。第２回目の走査が終わった時、第
２の記憶回路６に第２回目の走査による３０ビットのキ
ーデータが、第１の記憶回路７に第１回目の走査による
３０ビットのキーデータが記憶されている。

【００１４】走査動作が終了した後、データ比較回路８
は第２及び第１の記憶回路６及び７のデータを比較す
る。データが一致していた場合、発振回路１及びタイミ
ング発生回路２及び出力制御回路９に対して、“Ｈ”レ
ベルなる一致検出信号を印加する。発振回路１及びタイ
ミング発生回路２は前記一致検出信号に基づいて動作を
終了する。また、出力制御回路９は前記一致検出信号に
基づいて、マイコンのような外部接続回路に“Ｈ”レベ
ルの読み取り要求信号を出力ＤＯを介して出力し、マイ
コンにキーデータを読み取るように要求する。その後、
マイコンからのシリアルクロック信号及びチップイネー
ブル信号がそれぞれ入力ＣＬ及びＣＥに印加される。出
力制御回路９は、チップイネーブル信号に基づき、第１
の記憶回路７に“Ｈ”レベルのシリアル／パラレル制御
信号を印加し、第１の記憶回路７を並列入力形から直列
出力形のシフトレジスタに切り換えると同時に、入力Ｃ
Ｌに供給されるマイコンのシリアルクロック信号をその
まま第１の記憶回路７に印加する。第１の記憶回路７
は、シリアルクロック信号に同期して３０ビットのキー
データを出力制御回路９に対してシリアルに出力し、シ
リアルなキーデータは出力ＤＯを介してマイコンに出力
されていく。シリアルなキーデータが出力し終えた時、
読み取り要求は解除となりキー入力回路は待ち状態とな
る。

【００１５】データ比較回路８において、第２及び第１
の記憶回路６及び７のデータが不一致であると検出した
時、キーが押されたままであれば、再び２回のキーマト
リクス４の走査動作が行われ、２回のキーデータの比較
が行われる。

【００１６】

【発明の効果】従って、本発明によれば、それまでマイ
コンが行っていたキーマトリクスの走査及び比較等の処
理をマイコンの外の回路で行うことができるので、マイ
コンのプログラム的な負担を軽減しキーデータ等を記憶
することもなくなりメモリーの不足も軽減できる。ま
た、マイコンの設けられている本体とキースイッチの設
けられたパネルを結ぶ配線の数が３本となり大幅に減少
できたことにより電子機器の組み立て工程数を削減でき
コストダウンを計ることができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】第１の記憶回路を示す回路図である。

【図３】本発明の実施例を示すタイミング図である。

【図４】キーマトリクスの構成を示す図である。

【符号の説明】

４ キーマトリクス １０１，１０２ シリアル／パラレル切換ゲート

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 キーマトリクスと、キーデータが供給さ
   れるキーリターン信号入力回路と、前記キーリターン信
   号入力回路の出力を受けて動作する発振回路と、前記発
   振回路の出力に基づいてタイミング信号を発生するタイ
   ミング発生回路と、前記タイミング信号に基づいて前記
   キーマトリクス上を走査するキー走査出力回路と、第１
   回目の走査で前記キーリターン信号入力回路に取り込ま
   れたキーデータが記憶される第１の記憶回路と、第２回
   目の走査で前記キーリターン信号入力回路に取り込まれ
   たデータが記憶される第２の記憶回路と、前記第１及び
   第２の記憶回路のキーデータを比較するデータ比較回路
   と、前記データ比較回路の一致検出信号に基づいて外部
   接続回路に対して読み取り信号を出力する出力制御回路
   とを備えたキー入力回路。