JP2998410B2 - ２次元密着型イメージセンサ及びその駆動方法 - Google Patents
２次元密着型イメージセンサ及びその駆動方法Info
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- JP2998410B2 JP2998410B2 JP4081482A JP8148292A JP2998410B2 JP 2998410 B2 JP2998410 B2 JP 2998410B2 JP 4081482 A JP4081482 A JP 4081482A JP 8148292 A JP8148292 A JP 8148292A JP 2998410 B2 JP2998410 B2 JP 2998410B2
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Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリやスキャ
ナ、光学式文字読み取り装置等に用いられる、複数の受
光素子を２次元に配列した２次元密着型イメージセンサ
に係り、特に蓄積時間をコントロールして、適性な感度
のセンサとすることができる２次元密着型イメージセン
サ及びその駆動方法に関する。
ナ、光学式文字読み取り装置等に用いられる、複数の受
光素子を２次元に配列した２次元密着型イメージセンサ
に係り、特に蓄積時間をコントロールして、適性な感度
のセンサとすることができる２次元密着型イメージセン
サ及びその駆動方法に関する。
【０００２】
【従来の技術】従来の２次元密着型イメージセンサとし
ては、図１０の等価回路図に示すような構成のものがあ
った。この２次元密着型イメージセンサの構成を以下に
説明する。イメージセンサの構成単位であるセンサ部
は、透明な基板１上に形成された光電変換部である受光
素子（フォトダイオード）２と、電荷転送を行うスイッ
チング素子である薄膜トランジスタ（ＴＦＴ）３及び採
光部とから成り、このセンサ部が行方向（主走査方向）
と列方向（副走査方向）の２次元のマトリクス状に配置
されてセンサ部エリアを形成している。
ては、図１０の等価回路図に示すような構成のものがあ
った。この２次元密着型イメージセンサの構成を以下に
説明する。イメージセンサの構成単位であるセンサ部
は、透明な基板１上に形成された光電変換部である受光
素子（フォトダイオード）２と、電荷転送を行うスイッ
チング素子である薄膜トランジスタ（ＴＦＴ）３及び採
光部とから成り、このセンサ部が行方向（主走査方向）
と列方向（副走査方向）の２次元のマトリクス状に配置
されてセンサ部エリアを形成している。
【０００３】各センサ部の受光素子２の透明電極は薄膜
トランジスタ３のドレイン電極に接続され、また各薄膜
トランジスタ３のゲート電極は行毎に共通のゲート線１
３に接続され、ゲート線１３は行毎に薄膜トランジスタ
のＯＮ／ＯＦＦを制御するゲートパルス用シフトレジス
タ７に接続されている。そして、各薄膜トランジスタ３
のソース電極は列毎に共通のデータ線１４に接続され、
データ線１４には電荷が転送される負荷容量ＣL が設け
られ、更にデータ線１４は電荷を読み取るアナログマル
チプレクサ８に接続されている。
トランジスタ３のドレイン電極に接続され、また各薄膜
トランジスタ３のゲート電極は行毎に共通のゲート線１
３に接続され、ゲート線１３は行毎に薄膜トランジスタ
のＯＮ／ＯＦＦを制御するゲートパルス用シフトレジス
タ７に接続されている。そして、各薄膜トランジスタ３
のソース電極は列毎に共通のデータ線１４に接続され、
データ線１４には電荷が転送される負荷容量ＣL が設け
られ、更にデータ線１４は電荷を読み取るアナログマル
チプレクサ８に接続されている。
【０００４】上記構成のイメージセンサにおいて、原稿
面からの反射光の光量に応じて受光素子２で発生した電
荷が、薄膜トランジスタ３のＯＮ／ＯＦＦにより行毎に
順次複数のアナログマルチプレクサ８に転送されて読み
出され、画像信号として出力されるようになっていた
（特開昭６４−６２９８０号公報参照）。
面からの反射光の光量に応じて受光素子２で発生した電
荷が、薄膜トランジスタ３のＯＮ／ＯＦＦにより行毎に
順次複数のアナログマルチプレクサ８に転送されて読み
出され、画像信号として出力されるようになっていた
（特開昭６４−６２９８０号公報参照）。
【０００５】尚、図１０に示すように、各受光素子２に
印加されるバイアス電圧ＶB は共通の配線で共通電極と
して供給されるようになっているので、各受光素子２に
おける光電荷の蓄積時間は、最低でも２次元密着型イメ
ージセンサの全画素を読み終わる時間に等しい時間必要
となっていた。
印加されるバイアス電圧ＶB は共通の配線で共通電極と
して供給されるようになっているので、各受光素子２に
おける光電荷の蓄積時間は、最低でも２次元密着型イメ
ージセンサの全画素を読み終わる時間に等しい時間必要
となっていた。
【０００６】つまり、薄膜トランジスタ（ＴＦＴ）３が
オフでバイアス電圧ＶB が印加された状態で、受光素子
２に光が照射されると光電荷が発生して受光素子側の付
加容量等に蓄積されるものであるから、データ線１４の
負荷容量ＣL に電荷を転送するためにＴＦＴ３を一旦オ
ンして、その後にオフとなってから次のオンまでの時間
が蓄積時間となる。すなわち、上記従来の２次元密着型
イメージセンサにおいては、１行の受光素子アレイでの
読み取りが終了してからその他全ての行の受光素子アレ
イでの読み取りが終了した後に、再度同一の行の受光素
子アレイが読み取られるまでが蓄積時間となる。
オフでバイアス電圧ＶB が印加された状態で、受光素子
２に光が照射されると光電荷が発生して受光素子側の付
加容量等に蓄積されるものであるから、データ線１４の
負荷容量ＣL に電荷を転送するためにＴＦＴ３を一旦オ
ンして、その後にオフとなってから次のオンまでの時間
が蓄積時間となる。すなわち、上記従来の２次元密着型
イメージセンサにおいては、１行の受光素子アレイでの
読み取りが終了してからその他全ての行の受光素子アレ
イでの読み取りが終了した後に、再度同一の行の受光素
子アレイが読み取られるまでが蓄積時間となる。
【０００７】具体例として、解像度が８dot/mmで、サイ
ズが８０mm×６０mm（６４０dot ×４８０dot ）で、６
４チャンネルのアナログマルチプレクサを有する２次元
密着型イメージセンサを考えると、データ線が６４０本
となるのでアナログマルチプレクサは１０個必要であ
り、これらをすべて並列処理するとしたら、全ての画素
を読み出すのに、１ＭＨz 駆動で３０・７msec. （６４
×４８０μsec.）を必要となる。従って、上記２次元密
着型イメージセンサの蓄積時間は３０．７msec.以上は
かかることになる。
ズが８０mm×６０mm（６４０dot ×４８０dot ）で、６
４チャンネルのアナログマルチプレクサを有する２次元
密着型イメージセンサを考えると、データ線が６４０本
となるのでアナログマルチプレクサは１０個必要であ
り、これらをすべて並列処理するとしたら、全ての画素
を読み出すのに、１ＭＨz 駆動で３０・７msec. （６４
×４８０μsec.）を必要となる。従って、上記２次元密
着型イメージセンサの蓄積時間は３０．７msec.以上は
かかることになる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の２次元密着型イメージセンサにおいて、受光素子の
下部電極をクロム（Ｃｒ）層で、光導電層を厚さ１μｍ
のイントリンシック水素化アモルファスシリコン（ｉ−
ａ−Ｓｉ：Ｈ）層で、上部透明電極を酸化インジウム・
スズ（ＩＴＯ）膜で形成した場合で、受光面積が５４０
１μｍ2 、５５０ｎｍの光源下における量子効率が６．
０×１０-4ｐＣ／μｍ2 ・lx・sec 、アンプのゲインが
１２０倍、飽和出力が３．５Ｖ、イメージセンサの配線
容量が１１ｐF の場合に、感度が３５．４Ｖ／lx・sec
となり、非常に高感度なセンサが形成されることにな
る。
来の２次元密着型イメージセンサにおいて、受光素子の
下部電極をクロム（Ｃｒ）層で、光導電層を厚さ１μｍ
のイントリンシック水素化アモルファスシリコン（ｉ−
ａ−Ｓｉ：Ｈ）層で、上部透明電極を酸化インジウム・
スズ（ＩＴＯ）膜で形成した場合で、受光面積が５４０
１μｍ2 、５５０ｎｍの光源下における量子効率が６．
０×１０-4ｐＣ／μｍ2 ・lx・sec 、アンプのゲインが
１２０倍、飽和出力が３．５Ｖ、イメージセンサの配線
容量が１１ｐF の場合に、感度が３５．４Ｖ／lx・sec
となり、非常に高感度なセンサが形成されることにな
る。
【０００９】ただし、受光素子の暗電流がゼロでない限
り、受光素子側にノイズ成分の電荷（暗出力）が発生
し、蓄積時間の増加と共にノイズ成分の電荷も増加し
て、ＴＦＴのゲートがオンになる前に飽和出力の３．５
Ｖに達してしまうことがあった。そのため、ノイズ成分
を取り除く（キャンセルする）処理を行うと、イメージ
センサの実効的な出力範囲が減少してなくなってしま
い、正確な電荷を読み出すことができないという問題点
があった。
り、受光素子側にノイズ成分の電荷（暗出力）が発生
し、蓄積時間の増加と共にノイズ成分の電荷も増加し
て、ＴＦＴのゲートがオンになる前に飽和出力の３．５
Ｖに達してしまうことがあった。そのため、ノイズ成分
を取り除く（キャンセルする）処理を行うと、イメージ
センサの実効的な出力範囲が減少してなくなってしま
い、正確な電荷を読み出すことができないという問題点
があった。
【００１０】この原因は、２次元のイメージセンサでは
受光素子における電荷の蓄積時間がかなり長くなってい
るために、暗電流によるノイズ成分が１次元のイメージ
センサと比較して非常に増加するためであった。
受光素子における電荷の蓄積時間がかなり長くなってい
るために、暗電流によるノイズ成分が１次元のイメージ
センサと比較して非常に増加するためであった。
【００１１】本発明は上記実情に鑑みて為されたもの
で、各受光素子における蓄積時間を適性に制御すること
でノイズ成分の増加を防止し、イメージセンサの実効的
な出力範囲を確保して正確な電荷の読み出しができる２
次元密着型イメージセンサ及びその駆動方法を提供する
ことを目的とする。
で、各受光素子における蓄積時間を適性に制御すること
でノイズ成分の増加を防止し、イメージセンサの実効的
な出力範囲を確保して正確な電荷の読み出しができる２
次元密着型イメージセンサ及びその駆動方法を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、主走査方向と副走
査方向に２次元のマトリクス状に配置された複数の画素
の受光素子と、前記受光素子にそれぞれ接続して前記受
光素子で発生した電荷を転送する画素毎の電荷転送用ス
イッチング素子と、前記電荷転送用スイッチング素子を
前記主走査方向毎に共通に動作させるゲートパルスを前
記電荷転送用スイッチング素子に供給するゲート線と、
前記ゲートパルスを発生させるゲートパルス用シフトレ
ジスタと、前記電荷転送用スイッチング素子に接続して
前記受光素子の電荷の転送が為される前記副走査方向毎
に共通するデータ線と、前記転送された電荷を読み取っ
て画像信号として出力する駆動用ＩＣとを有する２次元
密着型イメージセンサにおいて、前記主走査方向毎に共
通して前記受光素子にバイアス電圧を印加するバイアス
線と、前記バイアス線に前記バイアス電圧を主走査方向
毎に独立して供給するバイアス電圧用シフトレジスタと
を設けたことを特徴としている。
決するための請求項１記載の発明は、主走査方向と副走
査方向に２次元のマトリクス状に配置された複数の画素
の受光素子と、前記受光素子にそれぞれ接続して前記受
光素子で発生した電荷を転送する画素毎の電荷転送用ス
イッチング素子と、前記電荷転送用スイッチング素子を
前記主走査方向毎に共通に動作させるゲートパルスを前
記電荷転送用スイッチング素子に供給するゲート線と、
前記ゲートパルスを発生させるゲートパルス用シフトレ
ジスタと、前記電荷転送用スイッチング素子に接続して
前記受光素子の電荷の転送が為される前記副走査方向毎
に共通するデータ線と、前記転送された電荷を読み取っ
て画像信号として出力する駆動用ＩＣとを有する２次元
密着型イメージセンサにおいて、前記主走査方向毎に共
通して前記受光素子にバイアス電圧を印加するバイアス
線と、前記バイアス線に前記バイアス電圧を主走査方向
毎に独立して供給するバイアス電圧用シフトレジスタと
を設けたことを特徴としている。
【００１３】上記従来例の問題点を解決するための請求
項２記載の発明は、請求項１記載の２次元密着型イメー
ジセンサの駆動方法において、バイアス電圧を印加する
時間をバイアス線毎に制御することを特徴としている。
項２記載の発明は、請求項１記載の２次元密着型イメー
ジセンサの駆動方法において、バイアス電圧を印加する
時間をバイアス線毎に制御することを特徴としている。
【００１４】上記従来例の問題点を解決するための請求
項３記載の発明は、主走査方向と副走査方向に２次元の
マトリクス状に配置された複数の画素の受光素子と、前
記受光素子にそれぞれ接続して前記受光素子で発生した
電荷を転送する画素毎の電荷転送用スイッチング素子
と、前記受光素子にそれぞれ接続して前記受光素子に残
留する電荷のリセットを行うリセット用スイッチング素
子と、前記電荷転送用スイッチング素子を前記主走査方
向毎に共通に動作させるゲートパルスを前記電荷転送用
スイッチング素子に供給するゲート線と、前記ゲートパ
ルスを発生させるゲートパルス用シフトレジスタと、前
記電荷転送用スイッチング素子に接続して前記受光素子
の電荷の転送が為される前記副走査方向毎に共通するデ
ータ線と、前記転送された電荷を読み取って画像信号と
して出力する駆動用ＩＣとを有する２次元密着型イメー
ジセンサの駆動方法において、前記受光素子で発生した
電荷の蓄積時間の途中で前記リセット用スイッチング素
子をオンして蓄積された電荷のキャンセルを行い、前記
蓄積時間の制御を行うことを特徴としている。
項３記載の発明は、主走査方向と副走査方向に２次元の
マトリクス状に配置された複数の画素の受光素子と、前
記受光素子にそれぞれ接続して前記受光素子で発生した
電荷を転送する画素毎の電荷転送用スイッチング素子
と、前記受光素子にそれぞれ接続して前記受光素子に残
留する電荷のリセットを行うリセット用スイッチング素
子と、前記電荷転送用スイッチング素子を前記主走査方
向毎に共通に動作させるゲートパルスを前記電荷転送用
スイッチング素子に供給するゲート線と、前記ゲートパ
ルスを発生させるゲートパルス用シフトレジスタと、前
記電荷転送用スイッチング素子に接続して前記受光素子
の電荷の転送が為される前記副走査方向毎に共通するデ
ータ線と、前記転送された電荷を読み取って画像信号と
して出力する駆動用ＩＣとを有する２次元密着型イメー
ジセンサの駆動方法において、前記受光素子で発生した
電荷の蓄積時間の途中で前記リセット用スイッチング素
子をオンして蓄積された電荷のキャンセルを行い、前記
蓄積時間の制御を行うことを特徴としている。
【００１５】上記従来例の問題点を解決するための請求
項４記載の発明は、主走査方向と副走査方向に２次元の
マトリクス状に配置された複数の画素の受光素子と、前
記受光素子にそれぞれ接続して前記受光素子で発生した
電荷を転送する画素毎の電荷転送用スイッチング素子
と、前記電荷転送用スイッチング素子を前記主走査方向
毎に共通に動作させるゲートパルスを前記電荷転送用ス
イッチング素子に供給するゲート線と、前記ゲートパル
スを発生させるゲートパルス用シフトレジスタと、前記
電荷転送用スイッチング素子に接続して前記受光素子の
電荷の転送が為される前記副走査方向毎に共通するデー
タ線と、前記転送された電荷を読み取って画像信号とし
て出力する駆動用ＩＣとを有する２次元密着型イメージ
センサにおいて、前記主走査方向毎に共通して前記受光
素子にバイアス電源からバイアス電圧を印加するバイア
ス線と、前記ゲートパルス用シフトレジスタから発生さ
れた前記ゲートパルスで前記バイアス線と前記バイアス
電源との接続のオン・オフを行う制御回路とを設けたこ
とを特徴としている。
項４記載の発明は、主走査方向と副走査方向に２次元の
マトリクス状に配置された複数の画素の受光素子と、前
記受光素子にそれぞれ接続して前記受光素子で発生した
電荷を転送する画素毎の電荷転送用スイッチング素子
と、前記電荷転送用スイッチング素子を前記主走査方向
毎に共通に動作させるゲートパルスを前記電荷転送用ス
イッチング素子に供給するゲート線と、前記ゲートパル
スを発生させるゲートパルス用シフトレジスタと、前記
電荷転送用スイッチング素子に接続して前記受光素子の
電荷の転送が為される前記副走査方向毎に共通するデー
タ線と、前記転送された電荷を読み取って画像信号とし
て出力する駆動用ＩＣとを有する２次元密着型イメージ
センサにおいて、前記主走査方向毎に共通して前記受光
素子にバイアス電源からバイアス電圧を印加するバイア
ス線と、前記ゲートパルス用シフトレジスタから発生さ
れた前記ゲートパルスで前記バイアス線と前記バイアス
電源との接続のオン・オフを行う制御回路とを設けたこ
とを特徴としている。
【００１６】上記従来例の問題点を解決するための請求
項５記載の発明は、請求項４記載の２次元密着型イメー
ジセンサの駆動方法において、ゲートパルス用シフトレ
ジスタからゲートパルスが電荷読み取りの受光素子のラ
インのゲート線に与えられると、前記ゲートパルスによ
り電荷読み取り前の受光素子のラインのバイアス線に接
続する制御回路が前記電荷読み取り前の受光素子のライ
ンのバイアス線とバイアス電源との接続をオンにし、前
記ゲートパルスにより電荷読み取り後の受光素子のライ
ンのバイアス線に接続する制御回路が前記電荷読み取り
後の受光素子のラインのバイアス線と前記バイアス電源
との接続をオフにし、バイアス電圧を印加する時間をバ
イアス線毎に制御することを特徴としている。
項５記載の発明は、請求項４記載の２次元密着型イメー
ジセンサの駆動方法において、ゲートパルス用シフトレ
ジスタからゲートパルスが電荷読み取りの受光素子のラ
インのゲート線に与えられると、前記ゲートパルスによ
り電荷読み取り前の受光素子のラインのバイアス線に接
続する制御回路が前記電荷読み取り前の受光素子のライ
ンのバイアス線とバイアス電源との接続をオンにし、前
記ゲートパルスにより電荷読み取り後の受光素子のライ
ンのバイアス線に接続する制御回路が前記電荷読み取り
後の受光素子のラインのバイアス線と前記バイアス電源
との接続をオフにし、バイアス電圧を印加する時間をバ
イアス線毎に制御することを特徴としている。
【００１７】
【作用】請求項１記載の発明によれば、主走査方向毎に
共通するバイアス線にバイアス電圧を主走査方向毎に独
立して供給するバイアス電圧用シフトレジスタを設けた
２次元密着型イメージセンサとしているので、受光素子
にバイアス電圧を主走査方向共通のバイアス線を介して
印加するタイミングを主走査方向毎に独立して制御すれ
ば、受光素子に発生する電荷の蓄積時間を制御すること
ができ、適正な蓄積時間として、正確な画像信号を得る
ことができる。
共通するバイアス線にバイアス電圧を主走査方向毎に独
立して供給するバイアス電圧用シフトレジスタを設けた
２次元密着型イメージセンサとしているので、受光素子
にバイアス電圧を主走査方向共通のバイアス線を介して
印加するタイミングを主走査方向毎に独立して制御すれ
ば、受光素子に発生する電荷の蓄積時間を制御すること
ができ、適正な蓄積時間として、正確な画像信号を得る
ことができる。
【００１８】請求項２記載の発明によれば、バイアス電
圧を印加する時間をバイアス線毎に制御する請求項１記
載の２次元密着型イメージセンサの駆動方法としている
ので、受光素子に発生する電荷の蓄積時間を制御するこ
とができ、適正な蓄積時間として、正確な画像信号を得
ることができる。
圧を印加する時間をバイアス線毎に制御する請求項１記
載の２次元密着型イメージセンサの駆動方法としている
ので、受光素子に発生する電荷の蓄積時間を制御するこ
とができ、適正な蓄積時間として、正確な画像信号を得
ることができる。
【００１９】請求項３記載の発明によれば、蓄積時間の
途中でリセット用スイッチング素子をオンして蓄積され
た電荷のキャンセルを行い、リセット用スイッチング素
子のオンのタイミングで蓄積時間の制御を行う２次元密
着型イメージセンサの駆動方法としているので、適正な
蓄積時間に制御して、正確な画像信号を得ることができ
る。
途中でリセット用スイッチング素子をオンして蓄積され
た電荷のキャンセルを行い、リセット用スイッチング素
子のオンのタイミングで蓄積時間の制御を行う２次元密
着型イメージセンサの駆動方法としているので、適正な
蓄積時間に制御して、正確な画像信号を得ることができ
る。
【００２０】請求項４記載の発明によれば、主走査方向
毎に共通するバイアス線にバイアス電圧の印加のオン・
オフをゲートパルスにより制御する制御回路を設けた２
次元密着型イメージセンサとしているので、受光素子に
バイアス電圧を主走査方向共通のバイアス線を介して印
加するタイミングをゲートパルスにより制御回路で主走
査方向毎に独立して制御すれば、受光素子に発生する電
荷の蓄積時間を制御することができ、適正な蓄積時間と
して、正確な画像信号を得ることができる。
毎に共通するバイアス線にバイアス電圧の印加のオン・
オフをゲートパルスにより制御する制御回路を設けた２
次元密着型イメージセンサとしているので、受光素子に
バイアス電圧を主走査方向共通のバイアス線を介して印
加するタイミングをゲートパルスにより制御回路で主走
査方向毎に独立して制御すれば、受光素子に発生する電
荷の蓄積時間を制御することができ、適正な蓄積時間と
して、正確な画像信号を得ることができる。
【００２１】請求項５記載の発明によれば、電荷読み取
りの受光素子ラインに与えられたゲートパルスにより制
御回路が電荷読み取りの前の受光素子ラインのバイアス
線へのバイアス電源の接続をオンし、該ゲートパルスに
より制御回路が電荷読み取りの後の受光素子ラインのバ
イアス線へのバイアス電源の接続をオフにして、バイア
ス電圧を印加する時間をバイアス線毎に制御する請求項
４記載の２次元密着型イメージセンサの駆動方法として
いるので、受光素子に発生する電荷の蓄積時間を制御す
ることができ、適正な蓄積時間として、正確な画像信号
を得ることができる。
りの受光素子ラインに与えられたゲートパルスにより制
御回路が電荷読み取りの前の受光素子ラインのバイアス
線へのバイアス電源の接続をオンし、該ゲートパルスに
より制御回路が電荷読み取りの後の受光素子ラインのバ
イアス線へのバイアス電源の接続をオフにして、バイア
ス電圧を印加する時間をバイアス線毎に制御する請求項
４記載の２次元密着型イメージセンサの駆動方法として
いるので、受光素子に発生する電荷の蓄積時間を制御す
ることができ、適正な蓄積時間として、正確な画像信号
を得ることができる。
【００２２】
【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係る２次元密
着型イメージセンサの等価回路図である。尚、図１０と
同様の構成をとる部分については同一の符号を付して説
明する。
ら説明する。図１は、本発明の一実施例に係る２次元密
着型イメージセンサの等価回路図である。尚、図１０と
同様の構成をとる部分については同一の符号を付して説
明する。
【００２３】図１に示すように、本実施例の２次元密着
型イメージセンサは、ガラス等の絶縁性の基板１上に形
成された１つの受光素子（フォトダイオード）２とそれ
に対応する採光部及びスイッチング素子の薄膜トランジ
スタ（ＴＦＴ）３とを有するセンサ部を１単位のセルと
して、行方向（主走査方向）と列方向（副走査方向）の
２次元のマトリクス状に配置させたセンサ部エリアと、
薄膜トランジスタのＯＮ／ＯＦＦを制御するゲート線１
３と、ゲートパルスを発生させてゲート線１３に出力す
るゲートパルス用シフトレジスタ７と、受光素子２で発
生した電荷を負荷容量ＣL に転送するデータ線１４と、
転送された電荷を読み取るアナログマルチプレクサ８
と、各受光素子２にバイアス電圧ＶB を印加するバイア
ス線１１と、バイアス線１１にバイアス電圧ＶB を一定
時間供給するバイアス電圧用シフトレジスタ９とから構
成されている。
型イメージセンサは、ガラス等の絶縁性の基板１上に形
成された１つの受光素子（フォトダイオード）２とそれ
に対応する採光部及びスイッチング素子の薄膜トランジ
スタ（ＴＦＴ）３とを有するセンサ部を１単位のセルと
して、行方向（主走査方向）と列方向（副走査方向）の
２次元のマトリクス状に配置させたセンサ部エリアと、
薄膜トランジスタのＯＮ／ＯＦＦを制御するゲート線１
３と、ゲートパルスを発生させてゲート線１３に出力す
るゲートパルス用シフトレジスタ７と、受光素子２で発
生した電荷を負荷容量ＣL に転送するデータ線１４と、
転送された電荷を読み取るアナログマルチプレクサ８
と、各受光素子２にバイアス電圧ＶB を印加するバイア
ス線１１と、バイアス線１１にバイアス電圧ＶB を一定
時間供給するバイアス電圧用シフトレジスタ９とから構
成されている。
【００２４】具体的には、データ線１４は２次元に配列
された受光素子２の列方向に共通の信号線となって複数
個のアナログマルチプレクサ８に接続し、またゲート線
１３は行方向に共通の信号線となって複数個のゲートパ
ルス用シフトレジスタ７に接続し、またバイアス線１１
も行方向に共通の信号線となって複数個のバイアス電圧
用シフトレジスタ９に接続している。
された受光素子２の列方向に共通の信号線となって複数
個のアナログマルチプレクサ８に接続し、またゲート線
１３は行方向に共通の信号線となって複数個のゲートパ
ルス用シフトレジスタ７に接続し、またバイアス線１１
も行方向に共通の信号線となって複数個のバイアス電圧
用シフトレジスタ９に接続している。
【００２５】特に、バイアス線１１は、各行毎に独立し
てバイアス電圧ＶB を供給することができる構成となっ
ており、つまり、行毎にバイアス電圧のＯＮ／ＯＦＦを
制御することにより行毎のバイアス電圧印加時間を制御
することができるようになっている。
てバイアス電圧ＶB を供給することができる構成となっ
ており、つまり、行毎にバイアス電圧のＯＮ／ＯＦＦを
制御することにより行毎のバイアス電圧印加時間を制御
することができるようになっている。
【００２６】上記２次元密着型イメージセンサにおける
読み取りの動作は、バイアス電圧用シフトレジスタ９か
らバイアス線１３を介して各行の受光素子共通にバイア
ス電圧ＶB が印加され、受光素子にバイアス電圧ＶB が
印加された状態で光が照射されると、各受光素子に電荷
が発生して蓄積され、そしてゲートパルス用シフトレジ
スタ７からゲート線１３を介して各行のＴＦＴ共通にゲ
ートパルスが印加されると、受光素子側の電荷がデータ
線１４を介して各負荷容量ＣL に転送され、これにより
データ線１４の電位が変化し、この電位を各アナログマ
ルチプレクサ８で読み取るようになっている。
読み取りの動作は、バイアス電圧用シフトレジスタ９か
らバイアス線１３を介して各行の受光素子共通にバイア
ス電圧ＶB が印加され、受光素子にバイアス電圧ＶB が
印加された状態で光が照射されると、各受光素子に電荷
が発生して蓄積され、そしてゲートパルス用シフトレジ
スタ７からゲート線１３を介して各行のＴＦＴ共通にゲ
ートパルスが印加されると、受光素子側の電荷がデータ
線１４を介して各負荷容量ＣL に転送され、これにより
データ線１４の電位が変化し、この電位を各アナログマ
ルチプレクサ８で読み取るようになっている。
【００２７】次に、本実施例におけるセンサ部の受光素
子と薄膜トランジスタの具体的構成について、図２及び
図３を使って説明する。図２は、センサ部エリアの部分
的な平面説明図であり、図３は、図２のＡ−Ａ′部分の
断面説明図である。
子と薄膜トランジスタの具体的構成について、図２及び
図３を使って説明する。図２は、センサ部エリアの部分
的な平面説明図であり、図３は、図２のＡ−Ａ′部分の
断面説明図である。
【００２８】図２に示すように、一画素内には、光電変
換部の受光素子２と、電荷転送用のスイッチング素子の
薄膜トランジスタ（ＴＦＴ）３と、基板１の裏面から光
を取り入れる採光部１２とから構成されている。
換部の受光素子２と、電荷転送用のスイッチング素子の
薄膜トランジスタ（ＴＦＴ）３と、基板１の裏面から光
を取り入れる採光部１２とから構成されている。
【００２９】受光素子２は、図３に示すように、ガラス
等の絶縁性の基板１上に窒化シリコン（ＳｉＮx ）、水
素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）、ｎ+ 水素
化アモルファスシリコン（ｎ+ ａ−Ｓｉ：Ｈ）を順次積
層して、その上に形成された下部共通電極となるクロム
（Ｃｒ）等による金属電極２１と、各受光素子毎に分割
形成されたｐ−ｉ−ｎ型水素化アモルファスシリコン
（ｐ−ｉ−ｎ型ａ−Ｓｉ：Ｈ）から成る光導電層２２
と、同様に分割形成された酸化インジウム・スズ（ＩＴ
Ｏ）等から成る上部透明電極２３とが順次積層するサン
ドイッチ型を構成している。
等の絶縁性の基板１上に窒化シリコン（ＳｉＮx ）、水
素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）、ｎ+ 水素
化アモルファスシリコン（ｎ+ ａ−Ｓｉ：Ｈ）を順次積
層して、その上に形成された下部共通電極となるクロム
（Ｃｒ）等による金属電極２１と、各受光素子毎に分割
形成されたｐ−ｉ−ｎ型水素化アモルファスシリコン
（ｐ−ｉ−ｎ型ａ−Ｓｉ：Ｈ）から成る光導電層２２
と、同様に分割形成された酸化インジウム・スズ（ＩＴ
Ｏ）等から成る上部透明電極２３とが順次積層するサン
ドイッチ型を構成している。
【００３０】尚、ここでは下部の金属電極２１は行方向
に連続的に形成され、金属電極２１の上に光導電層２２
が離散的に分割して形成され、上部透明電極２３も同様
に離散的に分割して個別電極となるよう形成されること
により、光導電層２２を金属電極２１と透明電極２３で
挟んだ部分が各受光素子を形成している。そして、金属
電極２１は行方向に引き出されてバイアス線１１とな
り、更にバイアス電圧用シフトレジスタ９に接続されて
いる。
に連続的に形成され、金属電極２１の上に光導電層２２
が離散的に分割して形成され、上部透明電極２３も同様
に離散的に分割して個別電極となるよう形成されること
により、光導電層２２を金属電極２１と透明電極２３で
挟んだ部分が各受光素子を形成している。そして、金属
電極２１は行方向に引き出されてバイアス線１１とな
り、更にバイアス電圧用シフトレジスタ９に接続されて
いる。
【００３１】また、薄膜トランジスタの構成は、図３に
示すように、前記基板１上にゲート電極２４としてのク
ロム（Ｃｒ1 ）層、ゲート絶縁層２５としてのシリコン
窒化膜（ＳｉＮx ）、半導体活性層２６としての水素化
アモルファスシリコン（ａ−Ｓｉ：Ｈ）層、ゲート電極
２４に対向するよう設けられたトップ絶縁層２７として
のシリコン窒化膜（ＳｉＮx ）、オーミックコンタクト
層２８としてのｎ+ 水素化アモルファスシリコン（ｎ+
ａ−Ｓｉ：Ｈ）層、ドレイン電極３０とソース電極３１
としてのクロム（Ｃｒ2 ）層、その上に絶縁層としてポ
リイミド層３２、更にその上に配線層３３又はトップ絶
縁層２７の上部においてはａ−Ｓｉ：Ｈ層の遮光用とし
てのアルミニウム（Ａｌ）の遮光層３３′とを順次積層
した逆スタガ構造のトランジスタである。
示すように、前記基板１上にゲート電極２４としてのク
ロム（Ｃｒ1 ）層、ゲート絶縁層２５としてのシリコン
窒化膜（ＳｉＮx ）、半導体活性層２６としての水素化
アモルファスシリコン（ａ−Ｓｉ：Ｈ）層、ゲート電極
２４に対向するよう設けられたトップ絶縁層２７として
のシリコン窒化膜（ＳｉＮx ）、オーミックコンタクト
層２８としてのｎ+ 水素化アモルファスシリコン（ｎ+
ａ−Ｓｉ：Ｈ）層、ドレイン電極３０とソース電極３１
としてのクロム（Ｃｒ2 ）層、その上に絶縁層としてポ
リイミド層３２、更にその上に配線層３３又はトップ絶
縁層２７の上部においてはａ−Ｓｉ：Ｈ層の遮光用とし
てのアルミニウム（Ａｌ）の遮光層３３′とを順次積層
した逆スタガ構造のトランジスタである。
【００３２】次に、本実施例の２次元密着型イメージセ
ンサの製造方法について説明する。ガラス等の透明基板
１上にＣｒ1 をＤＣマグネトロンスパッタ法にて５００
〜１０００オングストロームの膜厚で着膜し、フォトリ
ソエッチングにて所望の形状にパターニングして薄膜ト
ランジスタのゲート電極２４を形成する。続いて、プラ
ズマＣＶＤ法によりゲート絶縁層２５としてのＳｉＮx
を数千オングストローム、半導体層２６としてのａ−Ｓ
ｉ：Ｈを５００〜１０００オングストローム、トップ絶
縁層２７としてのＳｉＮx を数千オングストロームの膜
厚で順次積層して、上部ＳｉＮx を所定の形状にパター
ニングし、トップ絶縁層２７を形成する。
ンサの製造方法について説明する。ガラス等の透明基板
１上にＣｒ1 をＤＣマグネトロンスパッタ法にて５００
〜１０００オングストロームの膜厚で着膜し、フォトリ
ソエッチングにて所望の形状にパターニングして薄膜ト
ランジスタのゲート電極２４を形成する。続いて、プラ
ズマＣＶＤ法によりゲート絶縁層２５としてのＳｉＮx
を数千オングストローム、半導体層２６としてのａ−Ｓ
ｉ：Ｈを５００〜１０００オングストローム、トップ絶
縁層２７としてのＳｉＮx を数千オングストロームの膜
厚で順次積層して、上部ＳｉＮx を所定の形状にパター
ニングし、トップ絶縁層２７を形成する。
【００３３】その後、オーミックコンタクト層２８とし
てｎ+ ａ−Ｓｉ：Ｈを数千オングストローム着膜し、さ
らに、ＴＦＴのドレイン電極３０、ソース電極３１及び
受光素子の金属電極２１となるＣｒ2 をＤＣマグネトロ
ンスパッタ法により数千オングストローム着膜する。そ
して、Ｃｒ2 とｎ+ ａ−Ｓｉ：Ｈを連続でエッチングし
て所望の形状にパターニングし、金属電極２１、ドレイ
ン電極３０及びソース電極３１を形成する。
てｎ+ ａ−Ｓｉ：Ｈを数千オングストローム着膜し、さ
らに、ＴＦＴのドレイン電極３０、ソース電極３１及び
受光素子の金属電極２１となるＣｒ2 をＤＣマグネトロ
ンスパッタ法により数千オングストローム着膜する。そ
して、Ｃｒ2 とｎ+ ａ−Ｓｉ：Ｈを連続でエッチングし
て所望の形状にパターニングし、金属電極２１、ドレイ
ン電極３０及びソース電極３１を形成する。
【００３４】次に、光導電層２２を形成するために、プ
ラズマＣＶＤ法によりＳｉＨ4 、Ｂ2 Ｈ6 ガスを用いて
ｐ−ａ−Ｓｉ：Ｈ層を数百オングストローム、ＳｉＨ4
ガスを用いてｉ−ａ−Ｓｉ：Ｈ層を数百〜数千オングス
トローム、ＳｉＨ4 、ＰＨ3ガスを用いてｎ−ａ−Ｓ
ｉ：Ｈ層を数百オングストローム連続して積層する。そ
してその上にＤＣマグネトロンスパッタ法で透明電極２
３となるＩＴＯを数百オングストロームの膜厚で形成
し、フォトリソエッチングにてＩＴＯ、ｐ−ｉ−ｎ型の
ａ−Ｓｉ：Ｈを所望の形状にパターニングして透明電極
２３及び光導電層２２を形成する。
ラズマＣＶＤ法によりＳｉＨ4 、Ｂ2 Ｈ6 ガスを用いて
ｐ−ａ−Ｓｉ：Ｈ層を数百オングストローム、ＳｉＨ4
ガスを用いてｉ−ａ−Ｓｉ：Ｈ層を数百〜数千オングス
トローム、ＳｉＨ4 、ＰＨ3ガスを用いてｎ−ａ−Ｓ
ｉ：Ｈ層を数百オングストローム連続して積層する。そ
してその上にＤＣマグネトロンスパッタ法で透明電極２
３となるＩＴＯを数百オングストロームの膜厚で形成
し、フォトリソエッチングにてＩＴＯ、ｐ−ｉ−ｎ型の
ａ−Ｓｉ：Ｈを所望の形状にパターニングして透明電極
２３及び光導電層２２を形成する。
【００３５】次に、絶縁層としてのポリイミド層３２を
塗布形成後パターニングして、配線層３３及び遮光層３
３′としてのＡｌをＤＣマグネトロンスパッタ法で数μ
ｍ着膜し、フォトリソエッチングにより所望の形状にパ
ターニングする。更にその上に、透明保護層３４を形成
するか、薄板ガラスを張り合わせてイメージセンサ本体
が形成される。
塗布形成後パターニングして、配線層３３及び遮光層３
３′としてのＡｌをＤＣマグネトロンスパッタ法で数μ
ｍ着膜し、フォトリソエッチングにより所望の形状にパ
ターニングする。更にその上に、透明保護層３４を形成
するか、薄板ガラスを張り合わせてイメージセンサ本体
が形成される。
【００３６】そして、イメージセンサ本体と同一基板
上、または別の基板上に、アナログマルチプレクサ８と
ゲートパルス用シフトレジスタ７，バイアス電圧用シフ
トレジスタ９を実装して駆動回路を作製する。これによ
り本実施例の２次元密着型イメージセンサが形成され
る。
上、または別の基板上に、アナログマルチプレクサ８と
ゲートパルス用シフトレジスタ７，バイアス電圧用シフ
トレジスタ９を実装して駆動回路を作製する。これによ
り本実施例の２次元密着型イメージセンサが形成され
る。
【００３７】次に、本実施例の２次元密着型イメージセ
ンサにおける駆動方法で、特に本実施例の特徴部分であ
るバイアス電圧の印加方法について、図４を用いて説明
する。図４は、任意の１個の受光素子について従来例と
本実施例とを比較したタイミングチャート図である。図
４（ａ）に示すように、ゲートパルスＶG は一定の周期
でオン・オフを繰り返し、オンの時に受光素子で発生し
て蓄積された電荷がデータ線１４の負荷容量ＣL に転送
される。ここで、転送されている時間がtransfer time
である。
ンサにおける駆動方法で、特に本実施例の特徴部分であ
るバイアス電圧の印加方法について、図４を用いて説明
する。図４は、任意の１個の受光素子について従来例と
本実施例とを比較したタイミングチャート図である。図
４（ａ）に示すように、ゲートパルスＶG は一定の周期
でオン・オフを繰り返し、オンの時に受光素子で発生し
て蓄積された電荷がデータ線１４の負荷容量ＣL に転送
される。ここで、転送されている時間がtransfer time
である。
【００３８】従来は全受光素子に共通に接続するバイア
ス線１１を介して受光素子にバイアス電圧ＶB を印加し
ており、図４（ｂ）に示すように、バイアス電圧ＶB は
常にオンの状態であるため、ゲートパルスＶG がオフ状
態（ＶGOFF）にある間は全て蓄積時間（storage time）
となり、受光素子において比較的長い時間電荷が蓄積さ
れ続けるようになっていた。
ス線１１を介して受光素子にバイアス電圧ＶB を印加し
ており、図４（ｂ）に示すように、バイアス電圧ＶB は
常にオンの状態であるため、ゲートパルスＶG がオフ状
態（ＶGOFF）にある間は全て蓄積時間（storage time）
となり、受光素子において比較的長い時間電荷が蓄積さ
れ続けるようになっていた。
【００３９】本実施例においては、各行毎にバイアス線
を独立させて、図４（ｃ）に示すように、行毎にバイア
ス電圧ＶB のオン・オフのタイミングを制御するように
しているので、適切な蓄積時間（storage time）となる
ように、適当なタイミングで、バイアス電圧ＶB をオン
することができる。
を独立させて、図４（ｃ）に示すように、行毎にバイア
ス電圧ＶB のオン・オフのタイミングを制御するように
しているので、適切な蓄積時間（storage time）となる
ように、適当なタイミングで、バイアス電圧ＶB をオン
することができる。
【００４０】具体的には、ゲートパルスＶG がオフ状態
（ＶGOFF）となった時点からバイアス電圧ＶB を一定時
間オフの状態にしておき、適性な蓄積時間となるよう
に、次のゲートパルスＶG がオンとなる前にバイアス電
圧ＶB をオンの状態にするものである。尚、全ての受光
素子の蓄積時間を等しくするため、バイアス電圧ＶB が
印加されている時間は全ての行で一定である。
（ＶGOFF）となった時点からバイアス電圧ＶB を一定時
間オフの状態にしておき、適性な蓄積時間となるよう
に、次のゲートパルスＶG がオンとなる前にバイアス電
圧ＶB をオンの状態にするものである。尚、全ての受光
素子の蓄積時間を等しくするため、バイアス電圧ＶB が
印加されている時間は全ての行で一定である。
【００４１】但し、図５のタイミングチャートに示すよ
うに、次のゲートパルスＶG がオンになる前に、バイア
ス電圧ＶB をオフにするような制御を行うと、バイアス
電圧ＶB ＜受光素子側の電位ＶP となり、フォトダイオ
ードに実効的に順バイアスが掛かっているのと等価の状
態になって、フォトダイオードに蓄積された電荷がバイ
アス線側に逃げて減少し、原稿を正確に読み取ることが
できなくなってしまう。従って、図４（ｃ）のように、
ＴＦＴのゲートパルスＶG をオンにしてからバイアス電
圧ＶB をオフにする動作をしなければならない。
うに、次のゲートパルスＶG がオンになる前に、バイア
ス電圧ＶB をオフにするような制御を行うと、バイアス
電圧ＶB ＜受光素子側の電位ＶP となり、フォトダイオ
ードに実効的に順バイアスが掛かっているのと等価の状
態になって、フォトダイオードに蓄積された電荷がバイ
アス線側に逃げて減少し、原稿を正確に読み取ることが
できなくなってしまう。従って、図４（ｃ）のように、
ＴＦＴのゲートパルスＶG をオンにしてからバイアス電
圧ＶB をオフにする動作をしなければならない。
【００４２】本実施例の２次元密着型イメージセンサに
よれば、受光素子の行毎にバイアス線を独立させている
ので、バイアス電圧ＶB のオン・オフのタイミングを行
毎に制御でき、受光素子にバイアス電圧ＶB が印加され
ている時間（蓄積時間）を行毎に制御して、飽和電圧の
レベルを超えてしまうことがないように蓄積時間を適正
な時間にすることができるために、センサの感度を適性
にすることができ、よって正確に画像信号を読み取るこ
とができる効果がある。
よれば、受光素子の行毎にバイアス線を独立させている
ので、バイアス電圧ＶB のオン・オフのタイミングを行
毎に制御でき、受光素子にバイアス電圧ＶB が印加され
ている時間（蓄積時間）を行毎に制御して、飽和電圧の
レベルを超えてしまうことがないように蓄積時間を適正
な時間にすることができるために、センサの感度を適性
にすることができ、よって正確に画像信号を読み取るこ
とができる効果がある。
【００４３】次に、別の実施例として、受光素子側に残
留する電荷をリセットするために、一画素内に電荷転送
用の薄膜トランジスタ（ＴＦＴ）とは他にリセット用Ｔ
ＦＴが設けられている密着型イメージセンサを２次元に
展開して、リセット用ＴＦＴ付の２次元密着型イメージ
センサも提案されている。この場合のリセット用ＴＦＴ
は、専ら受光素子側に残留する電荷をリセットするため
だけに用いられているが、この別の実施例では、本実施
例で説明したように受光素子で発生した電荷の蓄積時間
を制御するためにリセット用ＴＦＴを用いるものであ
る。
留する電荷をリセットするために、一画素内に電荷転送
用の薄膜トランジスタ（ＴＦＴ）とは他にリセット用Ｔ
ＦＴが設けられている密着型イメージセンサを２次元に
展開して、リセット用ＴＦＴ付の２次元密着型イメージ
センサも提案されている。この場合のリセット用ＴＦＴ
は、専ら受光素子側に残留する電荷をリセットするため
だけに用いられているが、この別の実施例では、本実施
例で説明したように受光素子で発生した電荷の蓄積時間
を制御するためにリセット用ＴＦＴを用いるものであ
る。
【００４４】まず、この別の実施例の２次元密着型イメ
ージセンサの等価回路図を図６に示す。図６に示すよう
に、マトリクス状に配置された画素において、一画素内
に受光素子２、電荷転送用ＴＦＴ３及びリセット用ＴＦ
Ｔ４が設けられ、リセット用ＴＦＴ４のドレイン電極は
受光素子２の透明電極側に接続し、リセット用ＴＦＴ４
のソース電極はグランドレベルに接続し、リセット用Ｔ
ＦＴ４のゲート電極は各行共通のリセット信号線５を介
してリセット用シフトレジスタ６に接続している。但
し、この別の実施例では、受光素子へのバイアス電圧Ｖ
B は全画素共通に印加されるようになっており、印加時
間も制御されることなく、通常バイアス電圧ＶB が印加
され続けた状態となっている。
ージセンサの等価回路図を図６に示す。図６に示すよう
に、マトリクス状に配置された画素において、一画素内
に受光素子２、電荷転送用ＴＦＴ３及びリセット用ＴＦ
Ｔ４が設けられ、リセット用ＴＦＴ４のドレイン電極は
受光素子２の透明電極側に接続し、リセット用ＴＦＴ４
のソース電極はグランドレベルに接続し、リセット用Ｔ
ＦＴ４のゲート電極は各行共通のリセット信号線５を介
してリセット用シフトレジスタ６に接続している。但
し、この別の実施例では、受光素子へのバイアス電圧Ｖ
B は全画素共通に印加されるようになっており、印加時
間も制御されることなく、通常バイアス電圧ＶB が印加
され続けた状態となっている。
【００４５】このような構成の２次元密着型イメージセ
ンサにおいて、受光素子における蓄積時間をリセット用
ＴＦＴ４を用いて制御する方法を、図７のタイミングチ
ャート図を使って説明する。参考のために、リセット用
ＴＦＴを用いない場合の電荷蓄積の例を図７（ａ）に示
す。この例は、図４（ａ）で説明したものと同じであ
る。
ンサにおいて、受光素子における蓄積時間をリセット用
ＴＦＴ４を用いて制御する方法を、図７のタイミングチ
ャート図を使って説明する。参考のために、リセット用
ＴＦＴを用いない場合の電荷蓄積の例を図７（ａ）に示
す。この例は、図４（ａ）で説明したものと同じであ
る。
【００４６】この別の実施例では、図７（ｂ）又は
（ｃ）に示すようにリセット用ＴＦＴ４を動作させるも
のである。具体的には、電荷転送用ＴＦＴ３へのゲート
パルスＶG がオフ状態（ＶGOFF）になってから次のゲー
トパルスＶG がオン状態（ＶGON）になるまでの間にリ
セット用ＴＦＴ４をオンすると、電荷転送用ＴＦＴ３が
オフになってからリセット用ＴＦＴ４をオンするまでに
蓄積された電荷はリセットされる。その後、リセット用
ＴＦＴ４がオフになってから電荷転送用ＴＦＴ３がオン
になるまでの時間が蓄積時間（storage time）となる。
（ｃ）に示すようにリセット用ＴＦＴ４を動作させるも
のである。具体的には、電荷転送用ＴＦＴ３へのゲート
パルスＶG がオフ状態（ＶGOFF）になってから次のゲー
トパルスＶG がオン状態（ＶGON）になるまでの間にリ
セット用ＴＦＴ４をオンすると、電荷転送用ＴＦＴ３が
オフになってからリセット用ＴＦＴ４をオンするまでに
蓄積された電荷はリセットされる。その後、リセット用
ＴＦＴ４がオフになってから電荷転送用ＴＦＴ３がオン
になるまでの時間が蓄積時間（storage time）となる。
【００４７】つまり、リセット用ＴＦＴ４を駆動するタ
イミングを制御することにより、光電荷の蓄積時間を制
御することが可能となり、飽和電圧を超えないような蓄
積時間を任意に設定することができるため、センサの感
度を適性にして正確な画像信号を読み取ることができ
る。
イミングを制御することにより、光電荷の蓄積時間を制
御することが可能となり、飽和電圧を超えないような蓄
積時間を任意に設定することができるため、センサの感
度を適性にして正確な画像信号を読み取ることができ
る。
【００４８】尚、電荷の蓄積時間を自由に制御すること
ができるので、感度の悪いイメージセンサの場合は、逆
に走査（スキャン）とスキャンの間にインターバルを設
けて蓄積時間を長くし、適性なフォトダイオード側の電
圧となるまで電荷を蓄積させて、適性な出力を得ること
も可能である。
ができるので、感度の悪いイメージセンサの場合は、逆
に走査（スキャン）とスキャンの間にインターバルを設
けて蓄積時間を長くし、適性なフォトダイオード側の電
圧となるまで電荷を蓄積させて、適性な出力を得ること
も可能である。
【００４９】また、蓄積時間を制御するために上記リセ
ット用ＴＦＴをオンすることで、当然に受光素子に残留
した電荷をリセットして残留電荷をほとんどゼロにで
き、フレーム間の残像をなくし、正確な画像信号を読み
出すことができる効果もある。
ット用ＴＦＴをオンすることで、当然に受光素子に残留
した電荷をリセットして残留電荷をほとんどゼロにで
き、フレーム間の残像をなくし、正確な画像信号を読み
出すことができる効果もある。
【００５０】更に、別の実施例として、図１に示したバ
イアス電圧用シフトレジスタ９の代わりに、図８の回路
図に示すように、複数の薄膜トランジスタ（ＴＦＴ）を
組み合わせて構成した簡易な回路（バイアスコントロー
ル回路）を使って、各行毎にバイアス電圧ＶB を印加す
る時間をコントロールすることもできる。
イアス電圧用シフトレジスタ９の代わりに、図８の回路
図に示すように、複数の薄膜トランジスタ（ＴＦＴ）を
組み合わせて構成した簡易な回路（バイアスコントロー
ル回路）を使って、各行毎にバイアス電圧ＶB を印加す
る時間をコントロールすることもできる。
【００５１】この別の実施例について、図８及び図９を
使って説明する。図８は、バイアスコントロール回路の
１単位を表す回路図であり、図９は、説明を簡単にする
ために３行×３列の２次元イメージセンサの等価回路図
である。
使って説明する。図８は、バイアスコントロール回路の
１単位を表す回路図であり、図９は、説明を簡単にする
ために３行×３列の２次元イメージセンサの等価回路図
である。
【００５２】図８に示すように、一つのバイアスコント
ロール回路は、６つの薄膜トランジスタ（ＴＦＴ）４
１，４２，４３，４４，４５，４６と、ゲート端子Ｇｍ
及びゲート端子Ｇｎと、バイアスライン４７と、バイア
スライン４７に接続するバイアス電圧ＶB 電源ライン
（バイアス電源ライン）４８及びグウランド（ＧＮＤ）
ライン４９と、＋５Ｖの正電源ラインＶGH及び−５Ｖの
負電源ラインＶGLとから構成されている。
ロール回路は、６つの薄膜トランジスタ（ＴＦＴ）４
１，４２，４３，４４，４５，４６と、ゲート端子Ｇｍ
及びゲート端子Ｇｎと、バイアスライン４７と、バイア
スライン４７に接続するバイアス電圧ＶB 電源ライン
（バイアス電源ライン）４８及びグウランド（ＧＮＤ）
ライン４９と、＋５Ｖの正電源ラインＶGH及び−５Ｖの
負電源ラインＶGLとから構成されている。
【００５３】バイアス電源ライン４８にはＴＦＴ４１の
ドレイン電極が接続しており、グランドライン４９には
ＴＦＴ４２のドレイン電極が接続している。正電源ライ
ンＶGHと負電源ラインＶGLとは平行に設けられ、両ライ
ンの間にはＴＦＴ４３とＴＦＴ４５が直列に接続され、
また別の箇所の両ラインの間にもＴＦＴ４６とＴＦＴ４
４が直列に接続されている。そして、ＴＦＴ４３とＴＦ
Ｔ４５とを接続する線にはＴＦＴ４１のゲート電極が接
続しており、ＴＦＴ４６とＴＦＴ４４とを接続する線に
はＴＦＴ４２のゲート電極が接続している。更に、ＴＦ
Ｔ４３のゲート電極とＴＦＴ４４のゲート電極とが接続
され、ＴＦＴ４３，４４の両ゲート電極にゲート端子Ｇ
ｍが接続し、またＴＦＴ４５のゲート電極とＴＦＴ４６
のゲート電極とが接続され、ＴＦＴ４５，４６の両ゲー
ト電極にゲート端子Ｇｎが接続している。
ドレイン電極が接続しており、グランドライン４９には
ＴＦＴ４２のドレイン電極が接続している。正電源ライ
ンＶGHと負電源ラインＶGLとは平行に設けられ、両ライ
ンの間にはＴＦＴ４３とＴＦＴ４５が直列に接続され、
また別の箇所の両ラインの間にもＴＦＴ４６とＴＦＴ４
４が直列に接続されている。そして、ＴＦＴ４３とＴＦ
Ｔ４５とを接続する線にはＴＦＴ４１のゲート電極が接
続しており、ＴＦＴ４６とＴＦＴ４４とを接続する線に
はＴＦＴ４２のゲート電極が接続している。更に、ＴＦ
Ｔ４３のゲート電極とＴＦＴ４４のゲート電極とが接続
され、ＴＦＴ４３，４４の両ゲート電極にゲート端子Ｇ
ｍが接続し、またＴＦＴ４５のゲート電極とＴＦＴ４６
のゲート電極とが接続され、ＴＦＴ４５，４６の両ゲー
ト電極にゲート端子Ｇｎが接続している。
【００５４】図８のバイアスコントロール回路の動作に
ついて説明すると、バイアスライン４７にバイアス電圧
ＶB を印加するためには、ゲート端子Ｇｍにゲートパル
スを印加してＴＦＴ４３及びＴＦＴ４４をＯＮにする。
ＴＦＴ４３がＯＮとなると、正電源ラインＶGHから＋５
Ｖの高電圧がＴＦＴ４１のゲート電極に印加されて高電
位状態となり、ＴＦＴ４１がＯＮとなる。すると、バイ
アス電圧ＶB のバイアス電源ライン４８からバイアスラ
イン４７にバイアス電圧ＶB が印加される。他方、ＴＦ
Ｔ４４がＯＮとなると、ＴＦＴ４２のゲート電極が負電
源ラインＶGLに接続して−５Ｖの低電位状態となって、
ＴＦＴ４２がＯＦＦの状態になり、バイアスライン４７
をグランド（ＧＮＤ）レベルから切り離す。
ついて説明すると、バイアスライン４７にバイアス電圧
ＶB を印加するためには、ゲート端子Ｇｍにゲートパル
スを印加してＴＦＴ４３及びＴＦＴ４４をＯＮにする。
ＴＦＴ４３がＯＮとなると、正電源ラインＶGHから＋５
Ｖの高電圧がＴＦＴ４１のゲート電極に印加されて高電
位状態となり、ＴＦＴ４１がＯＮとなる。すると、バイ
アス電圧ＶB のバイアス電源ライン４８からバイアスラ
イン４７にバイアス電圧ＶB が印加される。他方、ＴＦ
Ｔ４４がＯＮとなると、ＴＦＴ４２のゲート電極が負電
源ラインＶGLに接続して−５Ｖの低電位状態となって、
ＴＦＴ４２がＯＦＦの状態になり、バイアスライン４７
をグランド（ＧＮＤ）レベルから切り離す。
【００５５】また、バイアスライン４７をＧＮＤレベル
に落とすためには、ゲート端子Ｇｎにゲートパルスを印
加してＴＦＴ４５及びＴＦＴ４６をＯＮにする。ＴＦＴ
４５がＯＮになると、ＴＦＴ４１のゲート電極が負電源
ラインＶGLに接続して−５Ｖの低電位状態となり、ＴＦ
Ｔ４１がＯＦＦの状態になり、バイアスライン４７への
バイアス電圧ＶB の供給が停止される。他方、ＴＦＴ４
６がＯＮとなると、ＴＦＴ４２のゲート電極が正電源ラ
インＶGHに接続して＋５Ｖの高電位状態となって、ＴＦ
Ｔ４２がＯＮの状態になり、バイアスライン４７をグラ
ンドライン４９に接続し、ＧＮＤレベルにする。このよ
うにして、バイアスライン４７へのバイアス電圧ＶB の
印加の供給と停止を制御して、バイアス電圧ＶB の印加
時間を制御するものである。
に落とすためには、ゲート端子Ｇｎにゲートパルスを印
加してＴＦＴ４５及びＴＦＴ４６をＯＮにする。ＴＦＴ
４５がＯＮになると、ＴＦＴ４１のゲート電極が負電源
ラインＶGLに接続して−５Ｖの低電位状態となり、ＴＦ
Ｔ４１がＯＦＦの状態になり、バイアスライン４７への
バイアス電圧ＶB の供給が停止される。他方、ＴＦＴ４
６がＯＮとなると、ＴＦＴ４２のゲート電極が正電源ラ
インＶGHに接続して＋５Ｖの高電位状態となって、ＴＦ
Ｔ４２がＯＮの状態になり、バイアスライン４７をグラ
ンドライン４９に接続し、ＧＮＤレベルにする。このよ
うにして、バイアスライン４７へのバイアス電圧ＶB の
印加の供給と停止を制御して、バイアス電圧ＶB の印加
時間を制御するものである。
【００５６】更に、図８のバイアスコントロール回路を
２次元イメージセンサに応用した場合について、図９の
等価回路図を使って説明する。例えば、３行×３列の２
次元イメージセンサの場合では、図９に示すように、各
行毎に電荷転送用の薄膜トランジスタ３にゲートパルス
を与えるゲートパルス用レジスタ７と、各列毎に受光素
子２で蓄積された電荷を読み取るアナログマルチプレク
サ８とが設けられている。図９において、アナログマル
チプレクサ８に近い順に各行の画素のラインをｎ，ｎ＋
１，ｎ＋２とする。そして、これらラインに対応してバ
イアスコントロール回路４０n,４０n+1,４０n+2 が設け
られ、各バイアスコントロール回路４０には正電源ライ
ンＶGHと負電源ラインＶGLが接続している。
２次元イメージセンサに応用した場合について、図９の
等価回路図を使って説明する。例えば、３行×３列の２
次元イメージセンサの場合では、図９に示すように、各
行毎に電荷転送用の薄膜トランジスタ３にゲートパルス
を与えるゲートパルス用レジスタ７と、各列毎に受光素
子２で蓄積された電荷を読み取るアナログマルチプレク
サ８とが設けられている。図９において、アナログマル
チプレクサ８に近い順に各行の画素のラインをｎ，ｎ＋
１，ｎ＋２とする。そして、これらラインに対応してバ
イアスコントロール回路４０n,４０n+1,４０n+2 が設け
られ、各バイアスコントロール回路４０には正電源ライ
ンＶGHと負電源ラインＶGLが接続している。
【００５７】次に、各ラインのバイアスライン４７、ゲ
ート電極に接続するゲート端子Ｇとバイアスコントロー
ル回路４０との接続関係について説明する。各ラインの
バイアスライン４７n,４７n+1,４７n+2 は、バイアス電
源ライン４８とグランドライン４９にバイアスコントロ
ール回路４０n,４０n+1,４０n+2 を介して接続してお
り、バイアスライン４７とバイアス電源ライン４８との
接続はＴＦＴ４１のＯＮ／ＯＦＦにより行い、バイアス
ライン４７とグランドライン４９との接続はＴＦＴ４２
のＯＮ／ＯＦＦにより行うようになっている。
ート電極に接続するゲート端子Ｇとバイアスコントロー
ル回路４０との接続関係について説明する。各ラインの
バイアスライン４７n,４７n+1,４７n+2 は、バイアス電
源ライン４８とグランドライン４９にバイアスコントロ
ール回路４０n,４０n+1,４０n+2 を介して接続してお
り、バイアスライン４７とバイアス電源ライン４８との
接続はＴＦＴ４１のＯＮ／ＯＦＦにより行い、バイアス
ライン４７とグランドライン４９との接続はＴＦＴ４２
のＯＮ／ＯＦＦにより行うようになっている。
【００５８】第ｎラインのゲート電極に接続するゲート
端子Ｇｎは、バイアスコントロール回路４０n+2 のＴＦ
Ｔ４５，４６に接続し、同時にバイアスコントロール回
路４０n+1 のＴＦＴ４３，４４に接続している。また、
第ｎ＋１ラインのゲート電極に接続するゲート端子Ｇｎ
+1は、バイアスコントロール回路４０n のＴＦＴ４５，
４６に接続し、同時にバイアスコントロール回路４０n+
2 のＴＦＴ４３，４４に接続している。更に、第ｎ＋２
ラインのゲート電極に接続するゲート端子Ｇｎ+2は、バ
イアスコントロール回路４０n+1 のＴＦＴ４５，４６に
接続し、同時にバイアスコントロール回路４０n のＴＦ
Ｔ４３，４４に接続している。
端子Ｇｎは、バイアスコントロール回路４０n+2 のＴＦ
Ｔ４５，４６に接続し、同時にバイアスコントロール回
路４０n+1 のＴＦＴ４３，４４に接続している。また、
第ｎ＋１ラインのゲート電極に接続するゲート端子Ｇｎ
+1は、バイアスコントロール回路４０n のＴＦＴ４５，
４６に接続し、同時にバイアスコントロール回路４０n+
2 のＴＦＴ４３，４４に接続している。更に、第ｎ＋２
ラインのゲート電極に接続するゲート端子Ｇｎ+2は、バ
イアスコントロール回路４０n+1 のＴＦＴ４５，４６に
接続し、同時にバイアスコントロール回路４０n のＴＦ
Ｔ４３，４４に接続している。
【００５９】次に、図９の２次元イメージセンサの動作
について説明する。ゲートパルス用シフトレジスタ７か
らゲート端子Ｇｎを介して与えられたゲートパルスによ
りｎ行目のラインが選択されて、読み取りデータをアナ
ログマルチプレクサ８へ転送する。その後、ｎ＋１行目
のラインがゲート端子Ｇｎ+1で選択されると、バイアス
コントロール回路４０n のＴＦＴ４５，４６がＯＮにな
り、バイアスコントロール回路４０n のＴＦＴ４１がＯ
ＦＦに、ＴＦＴ４２がＯＮになって、ｎ行目のバイアス
ライン４７n がグランドライン４９に接続してグランド
レベルになる。
について説明する。ゲートパルス用シフトレジスタ７か
らゲート端子Ｇｎを介して与えられたゲートパルスによ
りｎ行目のラインが選択されて、読み取りデータをアナ
ログマルチプレクサ８へ転送する。その後、ｎ＋１行目
のラインがゲート端子Ｇｎ+1で選択されると、バイアス
コントロール回路４０n のＴＦＴ４５，４６がＯＮにな
り、バイアスコントロール回路４０n のＴＦＴ４１がＯ
ＦＦに、ＴＦＴ４２がＯＮになって、ｎ行目のバイアス
ライン４７n がグランドライン４９に接続してグランド
レベルになる。
【００６０】同時に、ゲート端子Ｇｎ+1によりバイアス
コントロール回路４０n+2 のＴＦＴ４３，４４がＯＮに
なり、バイアスコントロール回路４０n+2 のＴＦＴ４１
がＯＮに、ＴＦＴ４２がＯＦＦになって、ｎ＋２行目の
バイアスライン４７n+2 がバイアス電源ライン４８に接
続してバイアス電圧ＶB が印加される。
コントロール回路４０n+2 のＴＦＴ４３，４４がＯＮに
なり、バイアスコントロール回路４０n+2 のＴＦＴ４１
がＯＮに、ＴＦＴ４２がＯＦＦになって、ｎ＋２行目の
バイアスライン４７n+2 がバイアス電源ライン４８に接
続してバイアス電圧ＶB が印加される。
【００６１】そして、ｎ＋２行目のラインがゲート端子
Ｇｎ+2で選択されると、バイアスコントロール回路４０
n+1 のＴＦＴ４５，４６がＯＮになり、バイアスコント
ロール回路４０n+1 のＴＦＴ４１がＯＦＦに、ＴＦＴ４
２がＯＮになって、ｎ＋１行目のバイアスライン４７n+
1 がグランドライン４９に接続してグランドレベルにな
る。同時に、ゲート端子Ｇｎ+2によりバイアスコントロ
ール回路４０n のＴＦＴ４３，４４がＯＮになり、バイ
アスコントロール回路４０n のＴＦＴ４１がＯＮに、Ｔ
ＦＴ４２がＯＦＦになって、ｎ行目のバイアスライン４
７n がバイアス電源ライン４８に接続してバイアス電圧
ＶB が印加される。
Ｇｎ+2で選択されると、バイアスコントロール回路４０
n+1 のＴＦＴ４５，４６がＯＮになり、バイアスコント
ロール回路４０n+1 のＴＦＴ４１がＯＦＦに、ＴＦＴ４
２がＯＮになって、ｎ＋１行目のバイアスライン４７n+
1 がグランドライン４９に接続してグランドレベルにな
る。同時に、ゲート端子Ｇｎ+2によりバイアスコントロ
ール回路４０n のＴＦＴ４３，４４がＯＮになり、バイ
アスコントロール回路４０n のＴＦＴ４１がＯＮに、Ｔ
ＦＴ４２がＯＦＦになって、ｎ行目のバイアスライン４
７n がバイアス電源ライン４８に接続してバイアス電圧
ＶB が印加される。
【００６２】このように、ゲートパルス用シフトレジス
タ７からゲート端子Ｇに与えられたゲートパルスを各バ
イアスコントロール回路４０のＴＦＴのゲート電極に与
えることにより、バイアスライン４７をバイアス電源ラ
イン４８又はグランドライン４９に接続させることがで
き、図９の実施例のように、ｎ＋１行目のゲート端子Ｇ
n+1 にゲートパルスが印加されることで、ｎ＋２行目の
ラインのバイアスライン４７n+2 にバイアス電圧ＶB を
印加させることができ、同時にｎ行目のラインのバイア
スライン４７n のバイアス電圧ＶB をオフにしてＧＮＤ
レベルにすることができる。
タ７からゲート端子Ｇに与えられたゲートパルスを各バ
イアスコントロール回路４０のＴＦＴのゲート電極に与
えることにより、バイアスライン４７をバイアス電源ラ
イン４８又はグランドライン４９に接続させることがで
き、図９の実施例のように、ｎ＋１行目のゲート端子Ｇ
n+1 にゲートパルスが印加されることで、ｎ＋２行目の
ラインのバイアスライン４７n+2 にバイアス電圧ＶB を
印加させることができ、同時にｎ行目のラインのバイア
スライン４７n のバイアス電圧ＶB をオフにしてＧＮＤ
レベルにすることができる。
【００６３】説明を簡単にするために図９を用いたが、
実際には、８dot/mmの解像度で８０mm×６０mmのサイズ
（６４０dot ×４８０dot ）の場合で、アナログマルチ
プレクサが６４チャンネルの２次元密着型イメージセン
サを考えると、ｎ行目のラインをゲート端子Ｇn で選択
するのに対して８０ライン前のバイアスライン（ｎ＋８
０ライン）にバイアス電圧ＶB を印加するように、ゲー
ト端子Ｇn をｎ＋８０ラインに対応するｎ＋８０番目の
バイアスコントロール回路のＴＦＴ４５，４６に接続す
るようにすると、上記イメージセンサにおいて、図４
（ｃ）に示すようなバイアス電圧ＶB を印加する蓄積時
間(storage time)を制御することができ、ノイズ成分を
抑えた適性な受光素子側の電位ＶP を出力することがで
きるものである。
実際には、８dot/mmの解像度で８０mm×６０mmのサイズ
（６４０dot ×４８０dot ）の場合で、アナログマルチ
プレクサが６４チャンネルの２次元密着型イメージセン
サを考えると、ｎ行目のラインをゲート端子Ｇn で選択
するのに対して８０ライン前のバイアスライン（ｎ＋８
０ライン）にバイアス電圧ＶB を印加するように、ゲー
ト端子Ｇn をｎ＋８０ラインに対応するｎ＋８０番目の
バイアスコントロール回路のＴＦＴ４５，４６に接続す
るようにすると、上記イメージセンサにおいて、図４
（ｃ）に示すようなバイアス電圧ＶB を印加する蓄積時
間(storage time)を制御することができ、ノイズ成分を
抑えた適性な受光素子側の電位ＶP を出力することがで
きるものである。
【００６４】上記バイアスコントロール回路は、複数の
ＴＦＴと配線を用いて形成されるものであるため、受光
素子選択用のＴＦＴ３と同一製造工程で同一基板上に同
時に作製することができるので、バイアス電圧印加時間
を制御するバイアス電圧用シフトレジスタ等の制御回路
を新たに付加する必要がなく、製造工程を増加させるこ
とがない効果がある。
ＴＦＴと配線を用いて形成されるものであるため、受光
素子選択用のＴＦＴ３と同一製造工程で同一基板上に同
時に作製することができるので、バイアス電圧印加時間
を制御するバイアス電圧用シフトレジスタ等の制御回路
を新たに付加する必要がなく、製造工程を増加させるこ
とがない効果がある。
【００６５】図８及び図９のイメージセンサによれば、
受光素子にバイアス電圧ＶB が印加される時間（蓄積時
間）を他の行のゲート端子ＧのゲートパルスのＯＮ／Ｏ
ＦＦにより制御するバイアスコントロール回路４０を各
ラインに対応して設けて、飽和電圧レベルを超えないよ
う蓄積時間を適性な時間にすることができるので、セン
サの感度を適性にすることができ、正確に画像信号を読
み取ることができる効果がある。また、電荷転送用のＴ
ＦＴと同工程でバイアスコントロール回路４０を製造す
ることができるので、イメージセンサの製造工程を簡略
化し、製造コストを低減できる効果がある。
受光素子にバイアス電圧ＶB が印加される時間（蓄積時
間）を他の行のゲート端子ＧのゲートパルスのＯＮ／Ｏ
ＦＦにより制御するバイアスコントロール回路４０を各
ラインに対応して設けて、飽和電圧レベルを超えないよ
う蓄積時間を適性な時間にすることができるので、セン
サの感度を適性にすることができ、正確に画像信号を読
み取ることができる効果がある。また、電荷転送用のＴ
ＦＴと同工程でバイアスコントロール回路４０を製造す
ることができるので、イメージセンサの製造工程を簡略
化し、製造コストを低減できる効果がある。
【００６６】
【発明の効果】請求項１記載の発明によれば、主走査方
向毎に共通するバイアス線にバイアス電圧を主走査方向
毎に独立して供給するバイアス電圧用シフトレジスタを
設けた２次元密着型イメージセンサとしているので、受
光素子にバイアス電圧を主走査方向共通のバイアス線を
介して印加するタイミングを主走査方向毎に独立して制
御すれば、受光素子に発生する電荷の蓄積時間を制御す
ることができ、適正な蓄積時間として、正確な画像信号
を得ることができる効果がある。
向毎に共通するバイアス線にバイアス電圧を主走査方向
毎に独立して供給するバイアス電圧用シフトレジスタを
設けた２次元密着型イメージセンサとしているので、受
光素子にバイアス電圧を主走査方向共通のバイアス線を
介して印加するタイミングを主走査方向毎に独立して制
御すれば、受光素子に発生する電荷の蓄積時間を制御す
ることができ、適正な蓄積時間として、正確な画像信号
を得ることができる効果がある。
【００６７】請求項２記載の発明によれば、バイアス電
圧を印加する時間をバイアス線毎に制御する請求項１記
載の２次元密着型イメージセンサの駆動方法としている
ので、受光素子に発生する電荷の蓄積時間を制御するこ
とができ、適正な蓄積時間として、正確な画像信号を得
ることができる効果がある。
圧を印加する時間をバイアス線毎に制御する請求項１記
載の２次元密着型イメージセンサの駆動方法としている
ので、受光素子に発生する電荷の蓄積時間を制御するこ
とができ、適正な蓄積時間として、正確な画像信号を得
ることができる効果がある。
【００６８】請求項３記載の発明によれば、蓄積時間の
途中でリセット用スイッチング素子をオンして蓄積され
た電荷のキャンセルを行い、リセット用スイッチング素
子のオンのタイミングで蓄積時間の制御を行う２次元密
着型イメージセンサの駆動方法としているので、適正な
蓄積時間に制御して、正確な画像信号を得ることができ
る効果がある。
途中でリセット用スイッチング素子をオンして蓄積され
た電荷のキャンセルを行い、リセット用スイッチング素
子のオンのタイミングで蓄積時間の制御を行う２次元密
着型イメージセンサの駆動方法としているので、適正な
蓄積時間に制御して、正確な画像信号を得ることができ
る効果がある。
【００６９】請求項４記載の発明によれば、主走査方向
毎に共通するバイアス線にバイアス電圧の印加のオン・
オフをゲートパルスにより制御する制御回路を設けた２
次元密着型イメージセンサとしているので、受光素子に
バイアス電圧を主走査方向共通のバイアス線を介して印
加するタイミングをゲートパルスにより制御回路で主走
査方向毎に独立して制御すれば、受光素子に発生する電
荷の蓄積時間を制御することができ、適正な蓄積時間と
して、正確な画像信号を得ることができる効果がある。
毎に共通するバイアス線にバイアス電圧の印加のオン・
オフをゲートパルスにより制御する制御回路を設けた２
次元密着型イメージセンサとしているので、受光素子に
バイアス電圧を主走査方向共通のバイアス線を介して印
加するタイミングをゲートパルスにより制御回路で主走
査方向毎に独立して制御すれば、受光素子に発生する電
荷の蓄積時間を制御することができ、適正な蓄積時間と
して、正確な画像信号を得ることができる効果がある。
【００７０】請求項５記載の発明によれば、電荷読み取
りの受光素子ラインに与えられたゲートパルスにより制
御回路が電荷読み取りの前の受光素子ラインのバイアス
線へのバイアス電源の接続をオンし、該ゲートパルスに
より制御回路が電荷読み取りの後の受光素子ラインのバ
イアス線へのバイアス電源の接続をオフにして、バイア
ス電圧を印加する時間をバイアス線毎に制御する請求項
４記載の２次元密着型イメージセンサの駆動方法として
いるので、受光素子に発生する電荷の蓄積時間を制御す
ることができ、適正な蓄積時間として、正確な画像信号
を得ることができる効果がある。
りの受光素子ラインに与えられたゲートパルスにより制
御回路が電荷読み取りの前の受光素子ラインのバイアス
線へのバイアス電源の接続をオンし、該ゲートパルスに
より制御回路が電荷読み取りの後の受光素子ラインのバ
イアス線へのバイアス電源の接続をオフにして、バイア
ス電圧を印加する時間をバイアス線毎に制御する請求項
４記載の２次元密着型イメージセンサの駆動方法として
いるので、受光素子に発生する電荷の蓄積時間を制御す
ることができ、適正な蓄積時間として、正確な画像信号
を得ることができる効果がある。
【図１】 本発明の一実施例に係る２次元密着型イメー
ジセンサの等価回路図である。
ジセンサの等価回路図である。
【図２】 本実施例のセンサ部エリアの部分的な平面説
明図である。
明図である。
【図３】 図２のＡ−Ａ′部分の断面説明図である。
【図４】 本実施例と従来例を比較したタイミングチャ
ート図である。
ート図である。
【図５】 適性でない例のタイミングチャート図であ
る。
る。
【図６】 別の実施例の２次元密着型イメージセンサの
等価回路図である。
等価回路図である。
【図７】 別の実施例のタイミングチャート図である。
【図８】 バイアスコントロール回路の１単位を表す回
路図である。
路図である。
【図９】 別の実施例の３行×３列の２次元イメージセ
ンサの等価回路図である。
ンサの等価回路図である。
【図１０】 従来の２次元密着型イメージセンサの等価
回路図である。
回路図である。
１…基板、 ２…受光素子、 ３…薄膜トランジスタ、
４…リセット用薄膜トランジスタ、 ５…リセット信
号線、 ６…リセット用シフトレジスタ、 ７…ゲート
パルス用シフトレジスタ、 ８…アナログマルチプレク
サ、 ９…バイアス電圧用シフトレジスタ、 １１…バ
イアス線、 １２…採光部、 １３…ゲート線、 １４
…データ線、 ２１…金属電極、 ２２…光導電層、
２３…透明電極、 ２４…ゲート電極、 ２５…ゲート
絶縁層、 ２６…半導体層、 ２７…トップ絶縁層、
２８…オーミックコンタクト層、 ３０…ドレイン電
極、３１…ソース電極、 ３２…ポリイミド層、 ３３
…配線層、 ３３′…遮光層、３４…保護層、 ４０…
バイアスコントロール回路、 ４１，４２，４３，４
４，４５，４６…ＴＦＴ、 ４７…バイアスライン、
４８…バイアス電源ライン、 ４９…グランドライン
４…リセット用薄膜トランジスタ、 ５…リセット信
号線、 ６…リセット用シフトレジスタ、 ７…ゲート
パルス用シフトレジスタ、 ８…アナログマルチプレク
サ、 ９…バイアス電圧用シフトレジスタ、 １１…バ
イアス線、 １２…採光部、 １３…ゲート線、 １４
…データ線、 ２１…金属電極、 ２２…光導電層、
２３…透明電極、 ２４…ゲート電極、 ２５…ゲート
絶縁層、 ２６…半導体層、 ２７…トップ絶縁層、
２８…オーミックコンタクト層、 ３０…ドレイン電
極、３１…ソース電極、 ３２…ポリイミド層、 ３３
…配線層、 ３３′…遮光層、３４…保護層、 ４０…
バイアスコントロール回路、 ４１，４２，４３，４
４，４５，４６…ＴＦＴ、 ４７…バイアスライン、
４８…バイアス電源ライン、 ４９…グランドライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/028,1/04
Claims (5)
- 【請求項１】 主走査方向と副走査方向に２次元のマト
リクス状に配置された複数の画素の受光素子と、前記受
光素子にそれぞれ接続して前記受光素子で発生した電荷
を転送する画素毎の電荷転送用スイッチング素子と、前
記電荷転送用スイッチング素子を前記主走査方向毎に共
通に動作させるゲートパルスを前記電荷転送用スイッチ
ング素子に供給するゲート線と、前記ゲートパルスを発
生させるゲートパルス用シフトレジスタと、前記電荷転
送用スイッチング素子に接続して前記受光素子の電荷の
転送が為される前記副走査方向毎に共通するデータ線
と、前記転送された電荷を読み取って画像信号として出
力する駆動用ＩＣとを有する２次元密着型イメージセン
サにおいて、前記主走査方向毎に共通して前記受光素子
にバイアス電圧を印加するバイアス線と、前記バイアス
線に前記バイアス電圧を主走査方向毎に独立して供給す
るバイアス電圧用シフトレジスタとを設けたことを特徴
とする２次元密着型イメージセンサ。 - 【請求項２】 請求項１記載の２次元密着型イメージセ
ンサの駆動方法において、バイアス電圧を印加する時間
をバイアス線毎に制御することを特徴とする２次元密着
型イメージセンサの駆動方法。 - 【請求項３】 主走査方向と副走査方向に２次元のマト
リクス状に配置された複数の画素の受光素子と、前記受
光素子にそれぞれ接続して前記受光素子で発生した電荷
を転送する画素毎の電荷転送用スイッチング素子と、前
記受光素子にそれぞれ接続して前記受光素子に残留する
電荷のリセットを行うリセット用スイッチング素子と、
前記電荷転送用スイッチング素子を前記主走査方向毎に
共通に動作させるゲートパルスを前記電荷転送用スイッ
チング素子に供給するゲート線と、前記ゲートパルスを
発生させるゲートパルス用シフトレジスタと、前記電荷
転送用スイッチング素子に接続して前記受光素子の電荷
の転送が為される前記副走査方向毎に共通するデータ線
と、前記転送された電荷を読み取って画像信号として出
力する駆動用ＩＣとを有する２次元密着型イメージセン
サの駆動方法において、前記受光素子で発生した電荷の
蓄積時間の途中で前記リセット用スイッチング素子をオ
ンして蓄積された電荷のキャンセルを行い、前記蓄積時
間の制御を行うことを特徴とする２次元密着型イメージ
センサの駆動方法。 - 【請求項４】 主走査方向と副走査方向に２次元のマト
リクス状に配置された複数の画素の受光素子と、前記受
光素子にそれぞれ接続して前記受光素子で発生した電荷
を転送する画素毎の電荷転送用スイッチング素子と、前
記電荷転送用スイッチング素子を前記主走査方向毎に共
通に動作させるゲートパルスを前記電荷転送用スイッチ
ング素子に供給するゲート線と、前記ゲートパルスを発
生させるゲートパルス用シフトレジスタと、前記電荷転
送用スイッチング素子に接続して前記受光素子の電荷の
転送が為される前記副走査方向毎に共通するデータ線
と、前記転送された電荷を読み取って画像信号として出
力する駆動用ＩＣとを有する２次元密着型イメージセン
サにおいて、前記主走査方向毎に共通して前記受光素子
にバイアス電源からバイアス電圧を印加するバイアス線
と、前記ゲートパルス用シフトレジスタから発生された
前記ゲートパルスで前記バイアス線と前記バイアス電源
との接続のオン・オフを行う制御回路とを設けたことを
特徴とする２次元密着型イメージセンサ。 - 【請求項５】 請求項４記載の２次元密着型イメージセ
ンサの駆動方法において、ゲートパルス用シフトレジス
タからゲートパルスが電荷読み取りの受光素子のライン
のゲート線に与えられると、前記ゲートパルスにより電
荷読み取り前の受光素子のラインのバイアス線に接続す
る制御回路が前記電荷読み取り前の受光素子のラインの
バイアス線とバイアス電源との接続をオンにし、前記ゲ
ートパルスにより電荷読み取り後の受光素子のラインの
バイアス線に接続する制御回路が前記電荷読み取り後の
受光素子のラインのバイアス線と前記バイアス電源との
接続をオフにし、バイアス電圧を印加する時間をバイア
ス線毎に制御することを特徴とする２次元密着型イメー
ジセンサの駆動方法。
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|---|---|---|---|
| JP4081482A JP2998410B2 (ja) | 1991-10-18 | 1992-03-04 | ２次元密着型イメージセンサ及びその駆動方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29766891 | 1991-10-18 | ||
| JP3-297668 | 1991-10-18 | ||
| JP4081482A JP2998410B2 (ja) | 1991-10-18 | 1992-03-04 | ２次元密着型イメージセンサ及びその駆動方法 |
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|---|---|
| JPH05167775A JPH05167775A (ja) | 1993-07-02 |
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Family
ID=26422507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081482A Expired - Fee Related JP2998410B2 (ja) | 1991-10-18 | 1992-03-04 | ２次元密着型イメージセンサ及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
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| JP4968151B2 (ja) * | 2008-04-07 | 2012-07-04 | コニカミノルタホールディングス株式会社 | 光センサ |
-
1992
- 1992-03-04 JP JP4081482A patent/JP2998410B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH05167775A (ja) | 1993-07-02 |
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