JP2996135B2 - 自動利得制御回路 - Google Patents
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- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 12
- 238000001514 detection method Methods 0.000 description 8
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- 230000002238 attenuated effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
-
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
- H03G3/301—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers the gain being continuously variable
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Description
【０００１】
【産業上の利用分野】この発明は、増幅回路の出力信号
電圧振幅を一定に保つように制御する自動利得制御回路
に関する。
電圧振幅を一定に保つように制御する自動利得制御回路
に関する。
【０００２】
【従来の技術】従来、図３に示すような自動利得制御回
路が知られている。演算増幅器ＯＰと抵抗Ｒ２，Ｒ３及
びコンデンサＣ１により電圧増幅回路２１が構成されて
いる。電圧増幅回路２１の入力端子には入力抵抗Ｒ１が
接続され、また電圧増幅回路２１の入力端子と所定の基
準電圧端子ＶCOMの間にＮＭＯＳトランジスタＭが介挿
されて、これら入力抵抗Ｒ１とＮＭＯＳトランジスタＭ
により入力信号減衰回路２２が構成されている。電圧増
幅回路２１の出力には、ダイオードＤと抵抗Ｒ４及びコ
ンデンサＣ２により構成された出力レベル検出回路２３
が設けられ、この出力レベル検出回路２３により入力信
号減衰回路２２のＮＭＯＳトランジスタＭの導通度が制
御される。
路が知られている。演算増幅器ＯＰと抵抗Ｒ２，Ｒ３及
びコンデンサＣ１により電圧増幅回路２１が構成されて
いる。電圧増幅回路２１の入力端子には入力抵抗Ｒ１が
接続され、また電圧増幅回路２１の入力端子と所定の基
準電圧端子ＶCOMの間にＮＭＯＳトランジスタＭが介挿
されて、これら入力抵抗Ｒ１とＮＭＯＳトランジスタＭ
により入力信号減衰回路２２が構成されている。電圧増
幅回路２１の出力には、ダイオードＤと抵抗Ｒ４及びコ
ンデンサＣ２により構成された出力レベル検出回路２３
が設けられ、この出力レベル検出回路２３により入力信
号減衰回路２２のＮＭＯＳトランジスタＭの導通度が制
御される。
【０００３】図３の自動利得制御回路では、出力信号の
振幅がダイオードＤの立上がり電圧ＶF より小さい範囲
にある間、ＮＭＯＳトランジスタＭはオフである。この
とき入力信号減衰回路２２での入力信号の減衰はなく、
入力信号は電圧増幅回路２１により、１＋Ｒ２／Ｒ３倍
の利得で増幅される。出力信号振幅がダイオードＤの立
上がり電圧ＶF を越えると、ダイオードＤがオンしてコ
ンデンサＣ２にはコンデンサＣ２と抵抗Ｒ４で決まる時
定数で充電がなされる。この充電電圧がＮＭＯＳトラン
ジスタＭのしきい値Ｖthを越えるとＮＭＯＳトランジス
タＭがオンする。これにより入力信号は抵抗Ｒ１とＮＭ
ＯＳトランジスタＭのオン抵抗により分圧されて減衰し
て、電圧増幅回路２１に与えられる。即ち利得制御がな
される。
振幅がダイオードＤの立上がり電圧ＶF より小さい範囲
にある間、ＮＭＯＳトランジスタＭはオフである。この
とき入力信号減衰回路２２での入力信号の減衰はなく、
入力信号は電圧増幅回路２１により、１＋Ｒ２／Ｒ３倍
の利得で増幅される。出力信号振幅がダイオードＤの立
上がり電圧ＶF を越えると、ダイオードＤがオンしてコ
ンデンサＣ２にはコンデンサＣ２と抵抗Ｒ４で決まる時
定数で充電がなされる。この充電電圧がＮＭＯＳトラン
ジスタＭのしきい値Ｖthを越えるとＮＭＯＳトランジス
タＭがオンする。これにより入力信号は抵抗Ｒ１とＮＭ
ＯＳトランジスタＭのオン抵抗により分圧されて減衰し
て、電圧増幅回路２１に与えられる。即ち利得制御がな
される。
【０００４】
【発明が解決しようとする課題】図３の自動利得制御回
路には、次のような問題がある。 出力信号レベルは、ＮＭＯＳトランジスタＭのしきい
値電圧Ｖthと、ダイオードＤの立上がり電圧ＶF に依存
している。従って図３の回路だけでは所望の出力信号レ
ベルを得ることができず、所望の出力信号を得るために
は更に後段にレベル調整用の増幅回路を必要とする。 ＮＭＯＳトランジスタＭのしきい値Ｖthのばらつきに
よる出力信号レベルのばらつきが避けられない。 ＮＭＯＳトランジスタＭのしきい値Ｖth及びダイオー
ドＤの立上がり電圧ＶF の温度依存性による出力信号レ
ベルの温度依存性が避けられない。
路には、次のような問題がある。 出力信号レベルは、ＮＭＯＳトランジスタＭのしきい
値電圧Ｖthと、ダイオードＤの立上がり電圧ＶF に依存
している。従って図３の回路だけでは所望の出力信号レ
ベルを得ることができず、所望の出力信号を得るために
は更に後段にレベル調整用の増幅回路を必要とする。 ＮＭＯＳトランジスタＭのしきい値Ｖthのばらつきに
よる出力信号レベルのばらつきが避けられない。 ＮＭＯＳトランジスタＭのしきい値Ｖth及びダイオー
ドＤの立上がり電圧ＶF の温度依存性による出力信号レ
ベルの温度依存性が避けられない。
【０００５】この発明は、上記事情を考慮してなされた
もので、素子のばらつきや温度依存性による出力信号レ
ベルの変動が小さく、出力レベル調整用の増幅回路も必
要としない自動利得制御回路を提供することを目的とし
ている。
もので、素子のばらつきや温度依存性による出力信号レ
ベルの変動が小さく、出力レベル調整用の増幅回路も必
要としない自動利得制御回路を提供することを目的とし
ている。
【０００６】
【課題を解決するための手段】この発明に係る自動利得
制御回路は、演算増幅器を用いた電圧増幅回路と、この
電圧増幅回路の入力端子に直列に挿入された入力抵抗及
び、前記電圧増幅回路の入力端子と所定の直流バイアス
端子との間に挿入されたＭＯＳトランジスタにより構成
された減衰特性可変の入力信号減衰回路と、前記電圧増
幅回路の出力端子に一方の入力端子が接続され、他方の
入力端子に前記直流バイアス端子電圧より低い所定の基
準電圧が供給されて、前記電圧増幅回路の出力信号レベ
ルが前記基準電圧以下になったときに反転出力を出すカ
レントミラー型差動増幅回路と、この差動増幅回路の出
力により制御されて、差動増幅回路の反転出力が出てい
る間前記入力信号減衰回路のＭＯＳトランジスタのゲー
トにそのＭＯＳトランジスタのオン抵抗を漸次減少させ
る制御信号を与える時定数回路とを備え、前記入力信号
減衰回路のＭＯＳトランジスタは、該ＭＯＳトランジス
タの基板に実効しきい値電圧を小さくするバックバイア
スを与えることによりオン抵抗の直線性を改善したこと
を特徴としている。
制御回路は、演算増幅器を用いた電圧増幅回路と、この
電圧増幅回路の入力端子に直列に挿入された入力抵抗及
び、前記電圧増幅回路の入力端子と所定の直流バイアス
端子との間に挿入されたＭＯＳトランジスタにより構成
された減衰特性可変の入力信号減衰回路と、前記電圧増
幅回路の出力端子に一方の入力端子が接続され、他方の
入力端子に前記直流バイアス端子電圧より低い所定の基
準電圧が供給されて、前記電圧増幅回路の出力信号レベ
ルが前記基準電圧以下になったときに反転出力を出すカ
レントミラー型差動増幅回路と、この差動増幅回路の出
力により制御されて、差動増幅回路の反転出力が出てい
る間前記入力信号減衰回路のＭＯＳトランジスタのゲー
トにそのＭＯＳトランジスタのオン抵抗を漸次減少させ
る制御信号を与える時定数回路とを備え、前記入力信号
減衰回路のＭＯＳトランジスタは、該ＭＯＳトランジス
タの基板に実効しきい値電圧を小さくするバックバイア
スを与えることによりオン抵抗の直線性を改善したこと
を特徴としている。
【０００７】この発明において好ましくは、前記カレン
トミラー型差動増幅回路は、一方のゲートが前記電圧増
幅回路の出力端子に接続され、他方のゲートに前記基準
電圧が供給されたＰＭＯＳトランジスタ対からなるドラ
イバと、ＮＭＯＳトランジスタ対からなる能動負荷とを
有し、前記入力信号減衰回路内のＭＯＳトランジスタと
してＰＭＯＳトランジスタが用いられているものとす
る。
トミラー型差動増幅回路は、一方のゲートが前記電圧増
幅回路の出力端子に接続され、他方のゲートに前記基準
電圧が供給されたＰＭＯＳトランジスタ対からなるドラ
イバと、ＮＭＯＳトランジスタ対からなる能動負荷とを
有し、前記入力信号減衰回路内のＭＯＳトランジスタと
してＰＭＯＳトランジスタが用いられているものとす
る。
【０００８】
【作用】この発明によると、出力信号レベルを検出して
帰還制御を行うレベル検出回路に差動増幅回路を用いる
ことにより、出力信号レベルを差動増幅回路に与える基
準電圧によって任意に設定することができる。またダイ
オードによる出力レベル検出と異なり、差動増幅回路に
より帰還利得を持たせることができるから、素子のばら
つきや温度依存性の影響を低減して出力信号レベルの変
動を小さく抑えることができる。また出力信号レベルが
従来のようにダイオード特性で制限されることはなく、
出力レベル調整用の増幅回路も必要なくなる。
帰還制御を行うレベル検出回路に差動増幅回路を用いる
ことにより、出力信号レベルを差動増幅回路に与える基
準電圧によって任意に設定することができる。またダイ
オードによる出力レベル検出と異なり、差動増幅回路に
より帰還利得を持たせることができるから、素子のばら
つきや温度依存性の影響を低減して出力信号レベルの変
動を小さく抑えることができる。また出力信号レベルが
従来のようにダイオード特性で制限されることはなく、
出力レベル調整用の増幅回路も必要なくなる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係る自動利得
制御回路である。この自動利得制御回路は、電圧増幅回
路１１と、この増幅回路１１への入力信号レベルを選択
的に減衰させるための入力信号減衰回路１２とを有し、
また電圧増幅回路１１の出力信号レベルを検出して入力
信号減衰回路１２を帰還制御するための出力レベル検出
回路として、差動増幅回路１３と時定数回路１４とが設
けられている。
説明する。図１は、この発明の一実施例に係る自動利得
制御回路である。この自動利得制御回路は、電圧増幅回
路１１と、この増幅回路１１への入力信号レベルを選択
的に減衰させるための入力信号減衰回路１２とを有し、
また電圧増幅回路１１の出力信号レベルを検出して入力
信号減衰回路１２を帰還制御するための出力レベル検出
回路として、差動増幅回路１３と時定数回路１４とが設
けられている。
【００１０】電圧増幅回路１１は、演算増幅器ＯＰを用
い、その非反転入力端子を入力抵抗Ｒ１を介して信号入
力端子ＩＮに接続し、出力端子Ｎ１と反転入力端子の間
に利得を決定する抵抗Ｒ２，Ｒ３とコンデンサＣ１から
なる帰還回路を設けて構成されている。この電圧増幅回
路１１の入力端子と回路の直流バイアス点である所定の
中間電圧ＶCOM 端子の間には、ＰＭＯＳトランジスタＭ
１が介挿されて、このＰＭＯＳトランジスタＭ１と入力
抵抗Ｒ１により減衰特性可変の入力信号減衰回路１２が
構成されている。ＰＭＯＳトランジスタＭ１の基板領域
には正のバックバイアスＶBBが印加される。中間電圧Ｖ
COM は例えば、ＶDD／２に設定される。信号入力端子Ｉ
Ｎと中間電圧端子ＶCOM の間には抵抗Ｒ５が介挿されて
いる。
い、その非反転入力端子を入力抵抗Ｒ１を介して信号入
力端子ＩＮに接続し、出力端子Ｎ１と反転入力端子の間
に利得を決定する抵抗Ｒ２，Ｒ３とコンデンサＣ１から
なる帰還回路を設けて構成されている。この電圧増幅回
路１１の入力端子と回路の直流バイアス点である所定の
中間電圧ＶCOM 端子の間には、ＰＭＯＳトランジスタＭ
１が介挿されて、このＰＭＯＳトランジスタＭ１と入力
抵抗Ｒ１により減衰特性可変の入力信号減衰回路１２が
構成されている。ＰＭＯＳトランジスタＭ１の基板領域
には正のバックバイアスＶBBが印加される。中間電圧Ｖ
COM は例えば、ＶDD／２に設定される。信号入力端子Ｉ
Ｎと中間電圧端子ＶCOM の間には抵抗Ｒ５が介挿されて
いる。
【００１１】増幅回路１１の出力端子Ｎ１はそのまま信
号出力端子ＯＵＴとなるが、この出力端子Ｎ１のレベル
検出を行うために差動増幅回路１３が設けられている。
差動増幅回路１３は、対をなすＰＭＯＳトランジスタＭ
２，Ｍ３からなるドライバと、能動負荷を構成するＮＭ
ＯＳトランジスタＭ６，Ｍ７とを持つカレントミラー型
差動増幅回路である。ドライバの一方のＰＭＯＳトラン
ジスタＭ２のゲートが出力端子Ｎ１に接続され、他方の
ＰＭＯＳトランジスタＭ３のゲートには基準電圧Ｖref
が与えられる。この基準電圧Ｖref は、先のＰＭＯＳト
ランジスタＭ１の基準となる中間電圧ＶCOM より低い任
意の値に設定される。
号出力端子ＯＵＴとなるが、この出力端子Ｎ１のレベル
検出を行うために差動増幅回路１３が設けられている。
差動増幅回路１３は、対をなすＰＭＯＳトランジスタＭ
２，Ｍ３からなるドライバと、能動負荷を構成するＮＭ
ＯＳトランジスタＭ６，Ｍ７とを持つカレントミラー型
差動増幅回路である。ドライバの一方のＰＭＯＳトラン
ジスタＭ２のゲートが出力端子Ｎ１に接続され、他方の
ＰＭＯＳトランジスタＭ３のゲートには基準電圧Ｖref
が与えられる。この基準電圧Ｖref は、先のＰＭＯＳト
ランジスタＭ１の基準となる中間電圧ＶCOM より低い任
意の値に設定される。
【００１２】この実施例においては、差動増幅回路１３
のドライバＰＭＯＳトランジスタＭ２，Ｍ３にそれぞれ
直列にＰＭＯＳトランジスタＭ４，Ｍ５が挿入されてい
る。これらのＰＭＯＳトランジスタＭ４，Ｍ５はゲート
電圧Ｖggが与えられて、ＭＯＳトランジスタＭ２の過飽
和による出力振幅の減衰を制限する抵抗として用いられ
ている。
のドライバＰＭＯＳトランジスタＭ２，Ｍ３にそれぞれ
直列にＰＭＯＳトランジスタＭ４，Ｍ５が挿入されてい
る。これらのＰＭＯＳトランジスタＭ４，Ｍ５はゲート
電圧Ｖggが与えられて、ＭＯＳトランジスタＭ２の過飽
和による出力振幅の減衰を制限する抵抗として用いられ
ている。
【００１３】時定数回路１４は、電源ＶDDと接地間に直
列接続された抵抗Ｒ４とコンデンサＣ２、及びこのコン
デンサＣ２の端子間を選択的に短絡するためのＮＭＯＳ
トランジスタＭ８により構成されている。ＮＭＯＳトラ
ンジスタＭ８のゲートが差動増幅回路１３の出力端子Ｎ
２により接続されて、出力信号レベルに応じてＮＭＯＳ
トランジスタＭ８がオンオフ制御される。抵抗Ｒ４とコ
ンデンサＣ２の接続ノード即ち時定数回路１４の出力端
子Ｎ３が、入力信号減衰回路１２のＰＭＯＳトランジス
タＭ１のゲートに接続されて、これによりＰＭＯＳトラ
ンジスタＭ１のオン抵抗が制御される。
列接続された抵抗Ｒ４とコンデンサＣ２、及びこのコン
デンサＣ２の端子間を選択的に短絡するためのＮＭＯＳ
トランジスタＭ８により構成されている。ＮＭＯＳトラ
ンジスタＭ８のゲートが差動増幅回路１３の出力端子Ｎ
２により接続されて、出力信号レベルに応じてＮＭＯＳ
トランジスタＭ８がオンオフ制御される。抵抗Ｒ４とコ
ンデンサＣ２の接続ノード即ち時定数回路１４の出力端
子Ｎ３が、入力信号減衰回路１２のＰＭＯＳトランジス
タＭ１のゲートに接続されて、これによりＰＭＯＳトラ
ンジスタＭ１のオン抵抗が制御される。
【００１４】この様に構成された自動利得制御回路の動
作を次に説明する。先ず交流入力信号がない状態では、
信号入力端子ＩＮは中間電圧ＶCOM に固定され、電圧増
幅回路１１の出力端子Ｎ１即ち信号出力端子ＯＵＴも中
間電圧ＶCOM である。このとき、差動増幅回路１３の出
力端子Ｎ２、従ってＮＭＯＳトランジスタＭ８のゲート
は“Ｌ”レベルであり、ＮＭＯＳトランジスタＭ８はオ
フである。このときコンデンサＣ２は“Ｈ”レベル（＝
ＶDD）に充電されていて、時定数回路１４の出力端子Ｎ
３、即ちＰＭＯＳトランジスタＭ１のゲートは“Ｈ”レ
ベルであり、ＰＭＯＳトランジスタＭ１はオフである。
作を次に説明する。先ず交流入力信号がない状態では、
信号入力端子ＩＮは中間電圧ＶCOM に固定され、電圧増
幅回路１１の出力端子Ｎ１即ち信号出力端子ＯＵＴも中
間電圧ＶCOM である。このとき、差動増幅回路１３の出
力端子Ｎ２、従ってＮＭＯＳトランジスタＭ８のゲート
は“Ｌ”レベルであり、ＮＭＯＳトランジスタＭ８はオ
フである。このときコンデンサＣ２は“Ｈ”レベル（＝
ＶDD）に充電されていて、時定数回路１４の出力端子Ｎ
３、即ちＰＭＯＳトランジスタＭ１のゲートは“Ｈ”レ
ベルであり、ＰＭＯＳトランジスタＭ１はオフである。
【００１５】交流入力信号が入り、出力信号振幅が小さ
い間は、各部電圧波形は図２（ａ）のようになる。電圧
増幅回路１１の出力端子Ｎ１の電圧が基準電圧Ｖref 以
下にならない限り、差動増幅回路１３の出力は反転せ
ず、ＰＭＯＳトランジスタＭ１はオフに保たれる。この
とき入力信号は減衰されることなく電圧増幅回路１１に
与えられ、自動利得制御回路としての最大ゲイン（１＋
Ｒ２／Ｒ３倍）が得られる。
い間は、各部電圧波形は図２（ａ）のようになる。電圧
増幅回路１１の出力端子Ｎ１の電圧が基準電圧Ｖref 以
下にならない限り、差動増幅回路１３の出力は反転せ
ず、ＰＭＯＳトランジスタＭ１はオフに保たれる。この
とき入力信号は減衰されることなく電圧増幅回路１１に
与えられ、自動利得制御回路としての最大ゲイン（１＋
Ｒ２／Ｒ３倍）が得られる。
【００１６】出力信号振幅が大きくなり、その下側ピー
クが基準電圧Ｖref 以下になると、図２（ｂ）に示すよ
うに、差動増幅回路１３のＰＭＯＳトランジスタＭ２が
オンになって出力反転し、ＮＭＯＳトランジスタＭ８の
ゲートが“Ｈ”レベルになる。これによりＮＭＯＳトラ
ンジスタＭ８がオンして、時定数回路１４の抵抗Ｒ４と
コンデンサＣ２で決まる時定数でＰＭＯＳトランジスタ
Ｍ１のゲート電位が下がる。これによりＰＭＯＳトラン
ジスタＭ１のオン抵抗が漸次減少し、入力抵抗Ｒ１とＰ
ＭＯＳトランジスタＭ１の分圧比が変化して、電圧増幅
回路１１への入力信号振幅を漸次減衰させるという負帰
還制御がなされる。
クが基準電圧Ｖref 以下になると、図２（ｂ）に示すよ
うに、差動増幅回路１３のＰＭＯＳトランジスタＭ２が
オンになって出力反転し、ＮＭＯＳトランジスタＭ８の
ゲートが“Ｈ”レベルになる。これによりＮＭＯＳトラ
ンジスタＭ８がオンして、時定数回路１４の抵抗Ｒ４と
コンデンサＣ２で決まる時定数でＰＭＯＳトランジスタ
Ｍ１のゲート電位が下がる。これによりＰＭＯＳトラン
ジスタＭ１のオン抵抗が漸次減少し、入力抵抗Ｒ１とＰ
ＭＯＳトランジスタＭ１の分圧比が変化して、電圧増幅
回路１１への入力信号振幅を漸次減衰させるという負帰
還制御がなされる。
【００１７】入力信号振幅が小さくなり、出力信号の下
側ピークが基準電圧Ｖref 以上になると、差動増幅回路
１３のＰＭＯＳトランジスタＭ２はオフする。従ってＮ
ＭＯＳトランジスタＭ８がオフになって、ＰＭＯＳトラ
ンジスタＭ１のゲート電位が上昇し、ＰＭＯＳトランジ
スタＭ１のオン抵抗が高くなる。これにより、電圧増幅
回路１１への入力信号振幅が増大して出力信号振幅を増
大させる。
側ピークが基準電圧Ｖref 以上になると、差動増幅回路
１３のＰＭＯＳトランジスタＭ２はオフする。従ってＮ
ＭＯＳトランジスタＭ８がオフになって、ＰＭＯＳトラ
ンジスタＭ１のゲート電位が上昇し、ＰＭＯＳトランジ
スタＭ１のオン抵抗が高くなる。これにより、電圧増幅
回路１１への入力信号振幅が増大して出力信号振幅を増
大させる。
【００１８】以上の動作により、安定状態では図２
（ｃ）に示すように、電圧増幅回路１１の出力端子Ｎ１
の出力電圧の下側ピークがほぼ基準電圧Ｖref と一致す
るように、入力信号レベルが変わっても出力信号レベル
が一定となるように帰還制御される。ＰＭＯＳトランジ
スタＭ１のゲートは、時定数回路１４のＮＭＯＳトラン
ジスタＭ８のスイッチングとオン抵抗、及び抵抗Ｒ４，
コンデンサＣ２の時定数とＰＭＯＳトランジスタＭ１の
特性によって決まるある電圧値Ｖ１に落ちつく。
（ｃ）に示すように、電圧増幅回路１１の出力端子Ｎ１
の出力電圧の下側ピークがほぼ基準電圧Ｖref と一致す
るように、入力信号レベルが変わっても出力信号レベル
が一定となるように帰還制御される。ＰＭＯＳトランジ
スタＭ１のゲートは、時定数回路１４のＮＭＯＳトラン
ジスタＭ８のスイッチングとオン抵抗、及び抵抗Ｒ４，
コンデンサＣ２の時定数とＰＭＯＳトランジスタＭ１の
特性によって決まるある電圧値Ｖ１に落ちつく。
【００１９】この実施例の自動利得制御回路は、時定数
回路１４の時定数が余り小さいと、ＰＭＯＳトランジス
タＭ１のオン抵抗が急減に変化するため、歪が大きくな
る。抵抗Ｒ４とコンデンサＣ２による時定数を十分大き
く設定すれば、この回路の歪率はＰＭＯＳトランジスタ
Ｍ１のオン抵抗の直線性により決まる。この実施例で
は、ＰＭＯＳトランジスタＭ１の基板領域にソースとは
別にバックバイアスＶBBを与えており、これによりオン
抵抗の直線性が改善される。その理由は次の通りであ
る。
回路１４の時定数が余り小さいと、ＰＭＯＳトランジス
タＭ１のオン抵抗が急減に変化するため、歪が大きくな
る。抵抗Ｒ４とコンデンサＣ２による時定数を十分大き
く設定すれば、この回路の歪率はＰＭＯＳトランジスタ
Ｍ１のオン抵抗の直線性により決まる。この実施例で
は、ＰＭＯＳトランジスタＭ１の基板領域にソースとは
別にバックバイアスＶBBを与えており、これによりオン
抵抗の直線性が改善される。その理由は次の通りであ
る。
【００２０】一般にＭＯＳトランジスタのドレイン電流
Ｉd −ドレイン電圧Ｖd の式は、数１のように表され
る。μは電荷移動度、Ｃ0 はゲート容量、Ｗ／Ｌはゲー
ト幅／ゲート長、Ｖg はゲート電圧、Ｖthはゲートしき
い値である。但しこの数１は、ＰＭＯＳ，ＮＭＯＳ共通
に適用するために、電圧、電流を絶対値とする。
Ｉd −ドレイン電圧Ｖd の式は、数１のように表され
る。μは電荷移動度、Ｃ0 はゲート容量、Ｗ／Ｌはゲー
ト幅／ゲート長、Ｖg はゲート電圧、Ｖthはゲートしき
い値である。但しこの数１は、ＰＭＯＳ，ＮＭＯＳ共通
に適用するために、電圧、電流を絶対値とする。
【００２１】
【数１】Ｉd ＝（μＣ0 Ｗ／Ｌ）｛（Ｖg −Ｖth）Ｖd
−Ｖd2／２｝
−Ｖd2／２｝
【００２２】数１から、オン抵抗の直線性をよくするに
は、（ａ）Ｖg −Ｖthを大きくする、あるいは（ｂ）Ｖ
d を小さくする、ことが有効である。この実施例の場
合、ＰＭＯＳトランジスタＭ１の基板にはソースの中間
電圧ＶCOM と独立にバックバイアスＶBBを与えており、
このバックバイアスＶBBを選択することによって実効し
きい値Ｖthが小さい状態を得ることができる。これによ
り実使用範囲でのＶg −Ｖthを大きく選ぶことができ、
オン抵抗の直線性がよく、歪率の小さい特性が得られ
る。
は、（ａ）Ｖg −Ｖthを大きくする、あるいは（ｂ）Ｖ
d を小さくする、ことが有効である。この実施例の場
合、ＰＭＯＳトランジスタＭ１の基板にはソースの中間
電圧ＶCOM と独立にバックバイアスＶBBを与えており、
このバックバイアスＶBBを選択することによって実効し
きい値Ｖthが小さい状態を得ることができる。これによ
り実使用範囲でのＶg −Ｖthを大きく選ぶことができ、
オン抵抗の直線性がよく、歪率の小さい特性が得られ
る。
【００２３】以上のようにこの実施例によれば、電圧増
幅回路１１の出力信号レベルを検出して帰還制御を行う
レベル検出回路に差動増幅回路１３を用いて、出力信号
レベルを差動増幅回路１３に与える基準電圧Ｖref によ
って任意に設定することができる。従来のようなダイオ
ードによる出力レベル検出と異なり、差動増幅回路１３
により帰還利得を持たせることができるから、ＰＭＯＳ
トランジスタＭ１のしきい値のばらつきや温度依存性の
影響が低減される。
幅回路１１の出力信号レベルを検出して帰還制御を行う
レベル検出回路に差動増幅回路１３を用いて、出力信号
レベルを差動増幅回路１３に与える基準電圧Ｖref によ
って任意に設定することができる。従来のようなダイオ
ードによる出力レベル検出と異なり、差動増幅回路１３
により帰還利得を持たせることができるから、ＰＭＯＳ
トランジスタＭ１のしきい値のばらつきや温度依存性の
影響が低減される。
【００２４】またこの実施例では、出力レベル検出のた
めに出力信号の振幅が制限されることはなく、後段に出
力レベル調整用の増幅回路を設ける必要もない。例え
ば、この実施例の自動利得制御回路を１０〜１００ｍＶ
の電圧を扱うマイク用アンプとしてＬＳＩ化する場合を
考えると、出力レベル調整用アンプを必要としないこと
は、小型化と低消費電力化、低コスト化を図る上で好ま
しい。
めに出力信号の振幅が制限されることはなく、後段に出
力レベル調整用の増幅回路を設ける必要もない。例え
ば、この実施例の自動利得制御回路を１０〜１００ｍＶ
の電圧を扱うマイク用アンプとしてＬＳＩ化する場合を
考えると、出力レベル調整用アンプを必要としないこと
は、小型化と低消費電力化、低コスト化を図る上で好ま
しい。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、出
力レベル検出回路に差動増幅回路を用いることよって、
素子のばらつきや温度依存性による出力信号レベルの変
動が小さく、後段に出力レベル調整用の増幅回路も必要
としない自動利得制御回路を得ることができる。
力レベル検出回路に差動増幅回路を用いることよって、
素子のばらつきや温度依存性による出力信号レベルの変
動が小さく、後段に出力レベル調整用の増幅回路も必要
としない自動利得制御回路を得ることができる。
【図１】 この発明の一実施例の自動利得制御回路を示
す。
す。
【図２】 同実施例の動作電圧波形を示す。
【図３】 従来の自動利得制御回路を示す。
１１…電圧増幅回路、１２…入力信号減衰回路、１３…
カレントミラー型差動増幅回路、１４…時定数回路、Ｖ
COM …中間電圧（直流バイアス電圧）、ＶBB…バックバ
イアス、Ｖref …基準電圧。
カレントミラー型差動増幅回路、１４…時定数回路、Ｖ
COM …中間電圧（直流バイアス電圧）、ＶBB…バックバ
イアス、Ｖref …基準電圧。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−119213（ＪＰ，Ａ) 特開 昭59−39117（ＪＰ，Ａ) 特開 昭60−48609（ＪＰ，Ａ) 特開 昭61−67311（ＪＰ，Ａ) 実開 昭52−168550（ＪＰ，Ｕ) 実開 昭62−135220（ＪＰ，Ｕ) 実開 平２−106721（ＪＰ，Ｕ) 実開 昭61−158726（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03G 3/20
Claims (2)
- 【請求項１】 演算増幅器を用いた電圧増幅回路と、 この電圧増幅回路の入力端子に直列に挿入された入力抵
抗及び、前記電圧増幅回路の入力端子と所定の直流バイ
アス端子との間に挿入されたＭＯＳトランジスタにより
構成された減衰特性可変の入力信号減衰回路と、 前記電圧増幅回路の出力端子に一方の入力端子が接続さ
れ、他方の入力端子に前記直流バイアス端子電圧より低
い所定の基準電圧が供給されて、前記電圧増幅回路の出
力信号レベルが前記基準電圧以下になったときに反転出
力を出すカレントミラー型差動増幅回路と、 この差動増幅回路の出力により制御されて、差動増幅回
路の反転出力が出ている間前記入力信号減衰回路のＭＯ
ＳトランジスタのゲートにそのＭＯＳトランジスタのオ
ン抵抗を漸次減少させる制御信号を与える時定数回路と
を備え、 前記入力信号減衰回路のＭＯＳトランジスタは、該ＭＯ
Ｓトランジスタの基板に実効しきい値電圧を小さくする
バックバイアスを与えることによりオン抵抗の直線性を
改善した ことを特徴とする自動利得制御回路。 - 【請求項２】 前記カレントミラー型差動増幅回路は、
一方のゲートが前記電圧増幅回路の出力端子に接続さ
れ、他方のゲートに前記基準電圧が供給されたＰＭＯＳ
トランジスタ対からなるドライバと、ＮＭＯＳトランジ
スタ対からなる能動負荷とを有し、 前記入力信号減衰回路内のＭＯＳトランジスタとしてＰ
ＭＯＳトランジスタが用いられていることを特徴とする
請求項１記載の自動利得制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093082A JP2996135B2 (ja) | 1995-03-27 | 1995-03-27 | 自動利得制御回路 |
| US08/624,738 US5699017A (en) | 1995-03-27 | 1996-03-26 | Automatic gain control circuit |
| SG1996006431A SG52585A1 (en) | 1995-03-27 | 1996-03-27 | Automatic gain control circuit |
| TW085103662A TW312061B (ja) | 1995-03-27 | 1996-03-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093082A JP2996135B2 (ja) | 1995-03-27 | 1995-03-27 | 自動利得制御回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH08265074A JPH08265074A (ja) | 1996-10-11 |
| JP2996135B2 true JP2996135B2 (ja) | 1999-12-27 |
Family
ID=14072612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7093082A Expired - Fee Related JP2996135B2 (ja) | 1995-03-27 | 1995-03-27 | 自動利得制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5699017A (ja) |
| JP (1) | JP2996135B2 (ja) |
| SG (1) | SG52585A1 (ja) |
| TW (1) | TW312061B (ja) |
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| CA2297716C (en) | 2000-01-31 | 2004-10-26 | Leitch Technology Corporation | Automatic gain control circuit and optical receiver |
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| TWI516020B (zh) * | 2012-12-14 | 2016-01-01 | 敦泰電子股份有限公司 | 可自動調整輸出電阻之運算放大裝置 |
| JP2018019269A (ja) * | 2016-07-28 | 2018-02-01 | ソニーセミコンダクタソリューションズ株式会社 | センサ、駆動方法、及び、電子機器 |
| CN106230433A (zh) * | 2016-09-20 | 2016-12-14 | 天津大学 | 高速差分参考电压缓冲器 |
| US20230076801A1 (en) * | 2021-09-07 | 2023-03-09 | Cobham Advanced Electronic Solutions, Inc. | Bias circuit |
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| JPS58119213A (ja) * | 1982-01-06 | 1983-07-15 | Fujitsu Ten Ltd | 増幅装置 |
| JPS5939117A (ja) * | 1982-08-27 | 1984-03-03 | Nec Corp | 比較回路 |
| JPS6048609A (ja) * | 1983-08-27 | 1985-03-16 | Rohm Co Ltd | 自動レベル調整回路 |
| JPS6167311A (ja) * | 1984-09-11 | 1986-04-07 | Sanyo Electric Co Ltd | 自動レベル制御回路 |
| JPH0513054Y2 (ja) * | 1985-03-20 | 1993-04-06 | ||
| JPS62135220U (ja) * | 1986-02-20 | 1987-08-26 | ||
| CA1289204C (en) * | 1988-11-18 | 1991-09-17 | Frank Y. Dea | Agc circuit |
| JPH0648980Y2 (ja) * | 1989-02-14 | 1994-12-12 | 三洋電機株式会社 | Ａｌｃ回路 |
| US5001440A (en) * | 1989-12-21 | 1991-03-19 | Ford Motor Company | Audio amplifier limiting for a remote power amplifier |
-
1995
- 1995-03-27 JP JP7093082A patent/JP2996135B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-26 US US08/624,738 patent/US5699017A/en not_active Expired - Lifetime
- 1996-03-27 TW TW085103662A patent/TW312061B/zh not_active IP Right Cessation
- 1996-03-27 SG SG1996006431A patent/SG52585A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08265074A (ja) | 1996-10-11 |
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| TW312061B (ja) | 1997-08-01 |
| US5699017A (en) | 1997-12-16 |
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