JP2995935B2 - CML gate circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はＣＭＬゲート回路に関
し、特に、ＣＭＬ基本ゲートにアクティブプルダウン回
路が設けられた型のＣＭＬゲート回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CML gate circuit, and more particularly to a CML gate circuit in which an active pull-down circuit is provided on a CML basic gate.
【０００２】[0002]
【従来の技術】この種のＣＭＬゲート回路の一例の回路
図を図５に示す。図５を参照すると、このＣＭＬゲート
回路は、ＣＭＬ基本ゲート回路１とアクティブプルダウ
ン回路２と電源部３とからなる。2. Description of the Related Art FIG. 5 shows a circuit diagram of an example of this type of CML gate circuit. Referring to FIG. 5, the CML gate circuit includes a CML basic gate circuit 1, an active pull-down circuit 2, and a power supply unit 3.
【０００３】ＣＭＬ基本ゲート回路１は、２つのＮＰＮ
型バイポーラトランジスタ（以後、トランジスタと記
す）Ｑ1 とＱ2 とで構成された差動増幅器である。トラ
ンジスタＱ1 のコレクタと高位電源端子４との間に設け
られた抵抗Ｒ1 、およびトランジスタＱ2 のコレクタと
高位電源端子４との間に設けられた抵抗Ｒ2 は、それぞ
れ負荷抵抗である。差動対のトランジスタＱ1 とＱ2 の
共通のエミッタに接続されたトランジスタＱ3 とこのト
ランジスタＱ3 のエミッタと低位電源端子５との間に接
続された抵抗ＲCSとは、差動対のトランジスタＱ1 およ
びＱ2 に電流を供給するための定電流源を構成してい
る。このＣＭＬ基本ゲート回路１では、トランジスタＱ
1 のベースに外部から論理入力信号ＶINが入力され、一
方、トランジスタＱ2 のベースにはリファレンス電圧Ｖ
REF が印加されている。そして、トランジスタＱ1 のコ
レクタから第１の論理出力が取り出され、トランジスタ
Ｑ2 のコレクタから第１の論理出力とは相補の第２の論
理出力が取り出される。The CML basic gate circuit 1 has two NPN circuits.
Type bipolar transistor (hereinafter, referred to as a transistor) is a differential amplifier constituted by the Q 1, Q 2. A resistor R 1 provided between the collector of the transistor Q 1 and the higher power supply terminal 4 and a resistor R 2 provided between the collector of the transistor Q 2 and the higher power supply terminal 4 are load resistors. The resistor connected R CS between transistors Q 1, Q transistor Q 3 which is connected to the common emitters of the second differential pair emitter and the low potential power supply terminal 5 of the transistor Q 3, a differential pair constitute a constant current source for supplying current to the transistors Q 1 and Q 2. In the CML basic gate circuit 1, the transistor Q
Logic input signal VI N is inputted from the outside to the first base, while the reference voltage to the base of the transistor Q 2 is V
REF is applied. The first logic output from the collector of the transistor Q 1 is taken out, a second logic output of the complementary to the first logic output from the collector of the transistor Q 2 is taken out.
【０００４】アクティブプルダウン回路２は、基本的に
は、出力電圧端子６に接続された負荷容量ＣL に電荷を
充電して出力信号ＶOUT をハイにするためのプルアップ
用のトランジスタＱ5 と、逆に負荷容量ＣL の電荷を放
電させて出力信号をロウにするためのプルダウン用トラ
ンジスタＱ6 とからなっている。そして、このプルダウ
ン用トランジスタＱ6 のベース電位をコントロールする
ためのカップリング容量ＣX ，クランプ用トランジスタ
Ｑ4 および抵抗ＲBとが設けられている。The active pull-down circuit 2 basically includes a pull-up transistor Q 5 for charging the load capacitance C L connected to the output voltage terminal 6 to make the output signal V OUT high. It has become an output signal by discharging the electric charge of the load capacitance C L in the opposite from the pull-down transistor Q 6 Metropolitan for the row. And, the coupling capacitance C X for controlling the base potential of the pull-down transistor Q 6, and a clamp transistor Q 4 and the resistor R B is provided.
【０００５】このアクティブプルダウン回路２では、プ
ルアップ用トランジスタＱ5 のベースには、ＣＭＬ基本
ゲート回路１からの第１の論理出力が入力され、一方、
プルダウン用トランジスタＱ6 のベースにはＣＭＬ基本
ゲート回路からの第２の論理出力が、カップリング容量
ＣX を介して入力されている。カップリング容量ＣX と
ＲB とは、差動対のトランジスタＱ2 のコレクタとプル
ダウン用トランジスタＱ6 のベースとの間で微分回路を
形成しており、ＣＭＬ基本ゲート回路１の第２の論理出
力がスイッチングする時に、プルダウン用トランジスタ
Ｑ6 のベース電位をパルス的に持ち上げてトランジスタ
Ｑ6 に瞬間的に大きな電流を流すことにより、負荷容量
ＣL の電荷をより速く放電させて、出力信号ＶOUT の立
ち下り時のスイッチングスピードを速めるためのもので
ある。一方、クランプ用トランジスタＱ4 と、このトラ
ンジスタＱ4 のエミッタと低位電源端子５との間に接続
された抵抗ＲB とは、プルダウン用のトランジスタＱ6
のベースに直流バイアス電圧を与えるためのものであ
る。クランプ用トランジスタＱ4 は、コレクタが高位電
源端子４に接続され、ベースには、電源部３からクラン
プ電圧ＶCLP が与えられている。[0005] In the active pull-down circuit 2, the base of the pull-up transistor Q 5, the first logic output from CML basic gate circuit 1 is input, whereas,
Second logic output from CML basic gate circuit to the base of the pull-down transistor Q 6 has been input via the coupling capacitor C X. The coupling capacitors C X and R B form a differentiating circuit between the collector of the transistor Q 2 of the differential pair and the base of the pull-down transistor Q 6 , and the second logic of the CML basic gate circuit 1 when the output is switched, by supplying a momentary large current to the base potential of the pull-down transistor Q 6 in the transistor Q 6 lifts in a pulsed manner, to discharge faster charge of the load capacitance C L, the output signal V This is to increase the switching speed when OUT falls. On the other hand, a clamping transistor Q 4, the connected resistance R B between the emitter and the low potential power supply terminal 5 of the transistor Q 4 are, transistor Q 6 of the pull-down
To apply a DC bias voltage to the base of The collector of the clamp transistor Q 4 is connected to the higher power supply terminal 4, and the base is supplied with the clamp voltage V CLP from the power supply unit 3.
【０００６】ここで、本発明との関連で、上述した従来
のＣＭＬゲート回路の特徴をみておくと、上に述べた従
来のＣＭＬゲート回路の特徴は、アクティブプルダウン
回路２を構成するクランプ用トランジスタＱ4 のベース
に、常に一定のクランプ電圧ＶCLP が与えられているこ
とである。Here, the characteristics of the conventional CML gate circuit described above in relation to the present invention are as follows. The characteristics of the conventional CML gate circuit described above are as follows. the base of Q 4, is always that a certain clamping voltage V CLP is applied.
【０００７】[0007]
【発明が解決しようとする課題】上述したように、従来
のアクティブプルダウン回路付きＣＭＬゲート回路は、
プルダウン用トランジスタのベースに直流バイアス電圧
を与えるためのクランプ用トランジスタのベースに、常
に一定の電圧が与えられる構成になっている。As described above, a conventional CML gate circuit with an active pull-down circuit is:
A constant voltage is always applied to the base of the clamping transistor for applying a DC bias voltage to the base of the pull-down transistor.
【０００８】ここで、この回路の周囲温度が変化した場
合を考えると、温度が変わっているにも関らず、クラン
プ用トランジスタＱ4 のベース・エミッタ間電圧および
プルダウン用トランジスタＱ6 のベース・エミッタ間電
圧が一定であることから、周囲温度の変化に伴なってプ
ルダウン用トランジスタＱ6 のエミッタ電流が変化し、
この結果、出力電圧端子６から取り出される出力信号の
スイッチング時間が変化してしまう。すなわち、従来の
ＣＭＬゲート回路には、周囲温度の変化に伴なう信号の
伝播遅延時間の変動が大きいという欠点がある。[0008] Here, considering the case where the ambient temperature of the circuit is changed, regardless on the temperature is changed, the base of the base-emitter voltage and the pull-down transistor Q 6 of the clamp transistor Q 4 since the emitter voltage is constant, the emitter current of the pull-down transistor Q 6 is accompanied with a change in the ambient temperature changes,
As a result, the switching time of the output signal extracted from the output voltage terminal 6 changes. That is, the conventional CML gate circuit has a drawback that the signal propagation delay time greatly fluctuates due to a change in ambient temperature.
【０００９】本発明は、上述のような従来のアクティブ
プルダウン回路付きＣＭＬゲート回路の欠点に鑑みてな
されたものであって、周囲温度が変化した時の伝播遅延
時間の変動が、従来のものよりも小さく安定性に優れた
アクティブプルダウン回路付きＣＭＬゲート回路を提供
することを目的とする。The present invention has been made in view of the above-described drawbacks of the conventional CML gate circuit with an active pull-down circuit, and the propagation delay time changes when the ambient temperature changes. It is an object of the present invention to provide a CML gate circuit with an active pull-down circuit which is small and excellent in stability.
【００１０】[0010]
【課題を解決するための手段】本発明のＣＭＬゲート回
路は、ベースにＣＭＬ基本ゲートの第１の出力が入力さ
れるプルアップ用のバイポーラトランジスタと、ベース
にＣＭＬ基本ゲートの第２の出力がカップリング容量を
介して入力されるプルダウン用のバイポーラトランジス
タと、前述のプルダウン用バイポーラトランジスタのベ
ースを直流バイアスするためのクランプ用のバイポーラ
トランジスタとからなるアクティブプルダウン回路を備
えたＣＭＬゲート回路であって、定電流源と、前述のク
ランプ用バイポーラトランジスタと同一の特性を有しベ
ースとコレクタとが定電流源の一方の端子に接続された
第１の温度補償用バイポーラトランジスタと、前述のプ
ルダウン用バイポーラトランジスタと同一の特性を有し
ベースとコレクタとが第１の温度補償用バイポーラトラ
ンジスタのエミッタに接続された第２の温度補償用バイ
ポーラトランジスタとを含む温度補償回路を有し、定電
流源と第１の温度補償用バイポーラトランジスタとの接
続点の電圧が、クランプ用バイポーラトランジスタのベ
ース電圧として供給されることを特徴としている。A CML gate circuit according to the present invention comprises a pull-up bipolar transistor having a base to which the first output of the CML basic gate is input, and a base having a second output of the CML basic gate. A CML gate circuit including an active pull-down circuit including a pull-down bipolar transistor input through a coupling capacitor and a clamp bipolar transistor for DC-biasing the base of the aforementioned pull-down bipolar transistor. A constant current source, a first temperature compensating bipolar transistor having the same characteristics as the above-described clamp bipolar transistor and having a base and a collector connected to one terminal of the constant current source, and a pull-down bipolar transistor as described above. Base and collector with same characteristics as transistor Has a temperature compensation circuit including a second temperature compensation bipolar transistor connected to the emitter of the first temperature compensation bipolar transistor, and a connection point between the constant current source and the first temperature compensation bipolar transistor. The voltage is supplied as a base voltage of the clamping bipolar transistor.
【００１１】[0011]
【作用】本発明のＣＭＬゲート回路では、定電流源と、
クランプ用トランジスタと同一の特性を有するトランジ
スタをダイオード接続したものと、プルダウン用トラン
ジスタと同一の特性を有するトランジスタをダイオード
接続したものとを直列に接続した温度補償回路を用い
て、クランプ用トランジスタのベース電圧を供給してい
る。周囲温度が変化した場合、クランプ用トランジスタ
およびプルダウン用トランジスタのベース・エミッタ間
電圧は、温度補償回路の２つのトランジスタのベース・
エミッタ間電圧の変化と同じ方向に同じ値だけ変化す
る。従って、プルダウン用トランジスタのエミッタ電流
が周囲温度の変化に関りなく一定に保たれ、結果とし
て、信号の伝播遅延時間が一定に保たれる。According to the CML gate circuit of the present invention, a constant current source,
Using a temperature compensation circuit in which a diode-connected transistor having the same characteristics as the clamp transistor and a diode-connected transistor having the same characteristics as the pull-down transistor are connected in series, the base of the clamp transistor is used. Supplying voltage. When the ambient temperature changes, the base-emitter voltage of the clamping transistor and the pull-down transistor becomes the base voltage of the two transistors of the temperature compensation circuit.
It changes by the same value in the same direction as the change in the voltage between the emitters. Therefore, the emitter current of the pull-down transistor is kept constant irrespective of the change in the ambient temperature, and as a result, the signal propagation delay time is kept constant.
【００１２】[0012]
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例に
よるＣＭＬゲート回路の回路図である。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a CML gate circuit according to a first embodiment of the present invention.
【００１３】図１を参照すると、本実施例が図５に示す
従来のＣＭＬゲート回路と異なるのは、クランプ用トラ
ンジスタＱ4 のベースへのクランプ電圧ＶCLP の供給方
法である。本実施例では、クランプ電圧ＶCLP は、温度
補償回路７から供給されている。温度補償回路７は、高
位電源端子４と低位電源端子５との間に、定電流源８
と、ダイオード接続されたトランジスタＱ7 と、同じく
ダイオード接続されたトランジスタＱ8 とが直列に接続
された回路構成になっている。トランジスタＱ7 は、ク
ランプ用トランジスタＱ4 と同じ特性を持っており、一
方、トランジスタＱ8 は、プルダウン用トランジスタＱ
6 と同じ特性を持っている。そして、定電流源８とトラ
ンジスタＱ7 との接続点の電位が、クランプ用トランジ
スタＱ4 のベースにクランプ電圧ＶCLP として供給され
ている。Referring to FIG. 1, this embodiment is different from the conventional CML gate circuit shown in FIG. 5 is a method of supplying the clamp voltage V CLP to the base of the clamp transistor Q 4. In this embodiment, the clamp voltage V CLP is supplied from the temperature compensation circuit 7. The temperature compensation circuit 7 includes a constant current source 8 between the high power supply terminal 4 and the low power supply terminal 5.
When a transistor Q 7 which is diode-connected, the transistor Q 8 which is also diode connection is connected to the circuit in series. Transistor Q 7 is has the same characteristics as the clamp transistor Q 4, while transistors Q 8 is a pull-down transistor Q
Has the same characteristics as 6 . Then, the potential of the connection node between the constant current source 8 and the transistor Q 7, are supplied as a clamping voltage V CLP to the base of the clamp transistor Q 4.
【００１４】このような温度補償回路７を持つ本実施例
においては、周囲の温度が変化すると、温度補償回路７
のトランジスタＱ7 のベース・エミッタ間電圧と、トラ
ンジスタＱ8 のベース・エミッタ間電圧とが変化する。
この時、クランプ用トランジスタＱ4 およびプルダウン
用トランジスタＱ6 のベース・エミッタ間電圧は、温度
補償回路７での変化と同じ方向に、同じ値だけ変化す
る。従って、プルダウン用トランジスタＱ6のエミッタ
電流は、周囲温度の変化にも関らず、常に一定に保た
れ、信号の伝播遅延時間の温度変化に伴なう変動が防止
される。In this embodiment having such a temperature compensating circuit 7, when the ambient temperature changes, the temperature compensating circuit 7
And the base-emitter voltage of the transistor Q 7 of the base-emitter voltage of the transistor Q 8 is changed.
At this time, the base-emitter voltages of the clamping transistor Q 4 and the pull-down transistor Q 6 change by the same value in the same direction as the change in the temperature compensation circuit 7. Therefore, emitter current of the pull-down transistor Q 6 is Razz related to changes in ambient temperature, it is always kept constant, accompanying variations is prevented to a temperature change of the signal propagation delay time.
【００１５】このことを確めるために、図１に示す本実
施例における伝播遅延時間と、図５に示す従来のＣＭＬ
ゲート回路における伝播遅延時間とをシミュレーション
によって比較した結果を図２に示す。図２を参照する
と、ある温度範囲における伝播遅延時間Ｔpdの変動率
を、（実施例におけるＴpdの変動幅）／（従来のＣＭＬ
ゲート回路におけるＴpdの変動幅）と定義した場合、本
実施例によれば、温度が０〜７０℃の範囲では、伝播遅
延時間Ｔpdの変動率を９０．４％も減らすことができ、
本実施例の効果が大きいことが分る。In order to confirm this, the propagation delay time in the present embodiment shown in FIG. 1 and the conventional CML shown in FIG.
FIG. 2 shows the result of comparing the propagation delay time in the gate circuit with the simulation. Referring to FIG. 2, the variation rate of the propagation delay time T pd in a certain temperature range is represented by (variation width of T pd in the embodiment) / (conventional CML).
If you define a T variation range of pd) in the gate circuit, according to this embodiment, at temperature of between 0 to 70 ° C. may also be reduced 90.4% the rate of change in the propagation delay time T pd,
It can be seen that the effect of this embodiment is great.
【００１６】次に、本発明の第２の実施例について説明
する。本実施例は、ＳＰＬ（スーパー・プッシュプル・
ロジック；Ｓｕｐｅｒ Ｐｕｓｈーｐｕｌｌ Ｌｏｇｉ
ｃ）回路に本発明を適用したものである。尚、ＳＰＬ回
路は、宇佐美（Ｕｓａｍｉ）等が、１９８９シンポジウ
ム・オン・ブイエルエスアイ・サーキッツ（１９８９Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ
ｓ，Ｍａｙ １９８９）の講演番号２．２で発表してい
るように、ＣＭＬ回路の一種であるＮＴＬ（ノン・スレ
ッシュオールド ロジック；ＮｏｎーＴｈｒｅｓｈｏｌ
ｄ Ｌｏｇｉｃ）回路に、アクティブプルダウン回路を
付け加えて、動作の高速化を可能にしたものである。図
３に、本発明の第２の実施例によるＣＭＬゲート回路の
回路図を示す。Next, a second embodiment of the present invention will be described. In this embodiment, the SPL (super push-pull
Logic; Super Push-pull Logi
c) The present invention is applied to a circuit. The SPL circuit is provided by Usami et al. In 1989 Symposium on VSI Circuits (1989S).
ymposium on VLSI Circuit
s, May 1989), NTL (Non-Threshold Old Logic; Non-Threshold)
An active pull-down circuit is added to the (d Logic) circuit to enable high-speed operation. FIG. 3 is a circuit diagram of a CML gate circuit according to a second embodiment of the present invention.
【００１７】図３を参照すると、本実施例が図１に示す
第１の実施例と異なるのは、ＣＭＬ基本ゲート回路１の
部分である。本実施例のＣＭＬ基本ゲート回路１は、一
般的なＮＴＬ回路であって、高位電源端子４と低位電源
端子５との間に、コレクタ抵抗ＲC とトランジスタＱ9
とエミッタ抵抗ＲE とが直列に接続された構成になって
いる。そして、トランジスタＱ9 のコレクタからは第１
の論理出力が取り出され、プルアップ用トランジスタＱ
5 のベースに入力されている。又、トランジスタＱ9 の
エミッタからは第２の論理出力が取り出され、カップリ
ング容量ＣXを介して、プルダウン用トランジスタＱ6
のベースに入力されている。Referring to FIG. 3, this embodiment is different from the first embodiment shown in FIG. 1 in the part of CML basic gate circuit 1. The CML basic gate circuit 1 of this embodiment is a general NTL circuit, and includes a collector resistor R C and a transistor Q 9 between a higher power supply terminal 4 and a lower power supply terminal 5.
And the emitter resistor R E has become connected in series with the. The first is from the collector of the transistor Q 9
Of the pull-up transistor Q
5 has been entered in the base. The second logic output from the emitter of the transistor Q 9 is taken out, via a coupling capacitance C X, the pull-down transistor Q 6
Is entered in the base.
【００１８】本実施例においても、温度補償回路７から
の電圧が、クランプ用トランジスタＱ4 のベースに印加
されている。従って、第１の実施例と同様に、伝播遅延
時間の温度変化に伴なう変動を防止することができる。[0018] In this embodiment, the voltage from the temperature compensation circuit 7, is applied to the base of the clamp transistor Q 4. Therefore, similarly to the first embodiment, it is possible to prevent the propagation delay time from fluctuating due to a temperature change.
【００１９】このことを確めるために、本実施例と図５
に示す従来のＳＰＬ回路について、伝播遅延時間をシミ
ュレーションで求めて比較した結果を図４に示す。In order to confirm this, this embodiment and FIG.
FIG. 4 shows the result of comparing the propagation delay time obtained by simulation for the conventional SPL circuit shown in FIG.
【００２０】図４を参照すると、本実施例によれば、温
度が０〜７０℃の範囲で、伝播遅延時間の変動率を７
０．２％も低減でき、ＳＰＬ回路においても大きな効果
が得られることが分る。Referring to FIG. 4, according to the present embodiment, when the temperature is in the range of 0 to 70.degree.
It can be seen that the effect can be reduced by 0.2%, and a great effect can be obtained also in the SPL circuit.
【００２１】[0021]
【発明の効果】以上説明したように、本発明のＣＭＬゲ
ート回路では、アクティブプルダウン回路を構成するク
ランプ用トランジスタのベース電圧を、温度補償回路か
ら供給している。そして、周囲温度が変化した時に、ク
ランプ用トランジスタおよびプルダウン用トランジスタ
のベース・エミッタ間電圧が、温度補償回路での電圧変
化と同じ方向に同じ値だけ変化するようにし、プルダウ
ン用トランジスタのエミッタ電流が一定の値を保つよう
にしている。このことにより、本発明によれば、周囲温
度の変化に対する信号の伝播遅延時間の変動が、従来の
ものよりも非常に小さく、安定性に優れたＣＭＬゲート
回路を提供することができる。As described above, in the CML gate circuit of the present invention, the base voltage of the clamping transistor constituting the active pull-down circuit is supplied from the temperature compensation circuit. Then, when the ambient temperature changes, the base-emitter voltage of the clamping transistor and the pull-down transistor changes by the same value in the same direction as the voltage change in the temperature compensation circuit, and the emitter current of the pull-down transistor changes. It keeps a constant value. As a result, according to the present invention, it is possible to provide a CML gate circuit in which the fluctuation of the signal propagation delay time with respect to the change in the ambient temperature is much smaller than the conventional one, and which has excellent stability.
【図１】本発明の第１の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図２】本発明の第１の実施例および従来のアクティブ
プルダウン付きＣＭＬゲート回路について、伝播遅延時
間をシミュレーションによって比較した結果を示す図で
ある。FIG. 2 is a diagram showing a result of comparing propagation delay times of a first embodiment of the present invention and a conventional CML gate circuit with active pull-down by simulation.
【図３】本発明の第２の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment of the present invention.
【図４】本発明の第２の実施例および従来のＳＰＬ回路
について、伝播遅延時間をシミュレーションによって比
較した結果を示す図である。FIG. 4 is a diagram showing a result of comparing propagation delay times of a second embodiment of the present invention and a conventional SPL circuit by simulation.
【図５】従来のアクティブプルダウン回路付きのＣＭＬ
ゲート回路の回路図である。FIG. 5 shows a conventional CML with an active pull-down circuit.
It is a circuit diagram of a gate circuit.
１ ＣＭＬ基本ゲート回路 ２ アクティブプルダウン回路 ３ 電源部 ４ 高位電源端子 ５ 低位電源端子 ６ 出力電圧端子 ７ 温度補償回路 ８ 定電流源 DESCRIPTION OF SYMBOLS 1 CML basic gate circuit 2 Active pull-down circuit 3 Power supply part 4 High power supply terminal 5 Low power supply terminal 6 Output voltage terminal 7 Temperature compensation circuit 8 Constant current source
Claims (2)
が入力されるプルアップ用のバイポーラトランジスタ
と、ベースに前記ＣＭＬ基本ゲートの第２の出力がカッ
プリング容量を介して入力されるプルダウン用のバイポ
ーラトランジスタと、前記プルダウン用バイポーラトラ
ンジスタのベースを直流バイアスするためのクランプ用
のバイポーラトランジスタとからなるアクティブプルダ
ウン回路を備えたＣＭＬゲート回路において、 定電流源と、前記クランプ用バイポーラトランジスタと
同一の特性を有しベースとコレクタとが前記定電流源の
一方の端子に接続された第１の温度補償用バイポーラト
ランジスタと、前記プルダウン用バイポーラトランジス
タと同一の特性を有しベースとコレクタとが前記第１の
温度補償用バイポーラトランジスタのエミッタに接続さ
れた第２の温度補償用バイポーラトランジスタとを含む
温度補償回路を有し、 前記クランプ用バイポーラトランジスタのベース電圧
が、前記定電流源と前記第１の温度補償用バイポーラト
ランジスタとの接続点から供給されることを特徴とする
ＣＭＬゲート回路。1. A pull-up bipolar transistor having a base to which a first output of a CML basic gate is input, and a pull-down bipolar transistor having a base to which a second output of the CML basic gate is input via a coupling capacitor. A CML gate circuit including an active pull-down circuit including a bipolar transistor of the type described above and a bipolar transistor for clamping for DC-biasing the base of the bipolar transistor for pull-down, wherein a constant current source and the same A first temperature compensating bipolar transistor having characteristics and a base and a collector connected to one terminal of the constant current source; and a base and a collector having the same characteristics as the pull-down bipolar transistor and having the same characteristics. 1. Bipolar transformer for temperature compensation A temperature compensating circuit including a second bipolar transistor for temperature compensation connected to the emitter of the star, wherein the base voltage of the bipolar transistor for clamping is such that the constant current source, the first bipolar transistor for temperature compensation, A CML gate circuit supplied from a connection point of
ウン回路と、温度補償回路とを含み、 前記アクティブプルダウン回路は、ベースが前記ＣＭＬ
基本ゲートの第１の出力端に接続されコレクタが高位電
源端子に接続されエミッタが出力電圧端子に接続された
プルアップ用のＮＰＮ型バイポーラトランジスタと、ベ
ースがカップリング容量を介して前記ＣＭＬ基本ゲート
の第２の出力端に接続されコレクタが前記出力電圧端子
に接続されエミッタが低位電源端子に接続されたプルダ
ウン用のＮＰＮ型バイポーラトランジスタと、コレクタ
が前記高位電源端子に接続されエミッタが前記プルダウ
ン用ＮＰＮ型バイポーラトランジスタのベースに接続さ
れるとともに抵抗を介して前記低位電源端子に接続され
るクランプ用のＮＰＮ型バイポーラトランジスタとから
なり、 前記温度補償回路は、一端が前記高位電源端子に接続さ
れた定電流源と、前記クランプ用バイポーラトランジス
タと同一の特性を有しベースとコレクタとが前記定電流
源の他方の端子に接続された第１の温度補償用ＮＰＮ型
バイポーラトランジスタと、前記プルダウン用バイポー
ラトランジスタと同一の特性を有しベースとコレクタと
が前記第１の温度補償用バイポーラトランジスタのエミ
ッタに接続されエミッタが前記低位電源端子に接続され
た第２の温度補償用ＮＰＮ型バイポーラトランジスタと
からなり、 前記定電流源と前記第１の温度補償用バイポーラトラン
ジスタとの接続点と前記クランプ用のバイポーラトラン
ジスタのベースとが接続されていることを特徴とするＣ
ＭＬゲート回路。2. A CML basic gate, an active pull-down circuit, and a temperature compensation circuit, wherein the base of the active pull-down circuit is the CML.
A pull-up NPN-type bipolar transistor connected to a first output terminal of the basic gate, a collector connected to the higher power supply terminal, and an emitter connected to the output voltage terminal, and a base connected to the CML basic gate via a coupling capacitor NPN type bipolar transistor having a collector connected to the output voltage terminal and an emitter connected to the lower power supply terminal, a collector connected to the higher power supply terminal, and an emitter connected to the lower power supply terminal. An NPN bipolar transistor for clamping connected to the base of the NPN bipolar transistor and connected to the lower power supply terminal via a resistor, and one end of the temperature compensation circuit is connected to the higher power supply terminal. A constant current source and the same as the clamp bipolar transistor A first temperature-compensating NPN bipolar transistor having characteristics and a base and a collector connected to the other terminal of the constant current source; and a base and a collector having the same characteristics as the pull-down bipolar transistor. A second NPN-type bipolar transistor for temperature compensation, the emitter of which is connected to the emitter of the first bipolar transistor for temperature compensation and the emitter of which is connected to the lower power supply terminal; C. wherein a connection point with the bipolar transistor is connected to a base of the bipolar transistor for clamping.
ML gate circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193382A JP2995935B2 (en) | 1991-08-02 | 1991-08-02 | CML gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193382A JP2995935B2 (en) | 1991-08-02 | 1991-08-02 | CML gate circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537352A JPH0537352A (en) | 1993-02-12 |
| JP2995935B2 true JP2995935B2 (en) | 1999-12-27 |
Family
ID=16307001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193382A Expired - Lifetime JP2995935B2 (en) | 1991-08-02 | 1991-08-02 | CML gate circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2995935B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750510B1 (en) | 2003-08-29 | 2007-08-20 | 미츠비시 쥬고교 가부시키가이샤 | Dust collector |
-
1991
- 1991-08-02 JP JP3193382A patent/JP2995935B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537352A (en) | 1993-02-12 |
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