JP2994011B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2994011B2 JP2994011B2 JP23849290A JP23849290A JP2994011B2 JP 2994011 B2 JP2994011 B2 JP 2994011B2 JP 23849290 A JP23849290 A JP 23849290A JP 23849290 A JP23849290 A JP 23849290A JP 2994011 B2 JP2994011 B2 JP 2994011B2
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Description
【発明の詳細な説明】 〔発明の概要〕 ブロック化したデータを書込まれる書換え可能な不揮
発性半導体記憶装置に関し、 EPROM等が自身でデータブロックの境界を付けること
が出来るようにすることを目的とし、 不揮発性メモリセルを備え、ブロック化したデータを
書込まれる書換え可能な不揮発性半導体記憶装置におい
て、メモリセルの閾値を低、中、高の３値にして、その
２値でデータを、残りの１値でデータブロックのインデ
ックスを表わすようにし、これらのデータとインデック
スの読取り手段を設けた構成とする。
発性半導体記憶装置に関し、 EPROM等が自身でデータブロックの境界を付けること
が出来るようにすることを目的とし、 不揮発性メモリセルを備え、ブロック化したデータを
書込まれる書換え可能な不揮発性半導体記憶装置におい
て、メモリセルの閾値を低、中、高の３値にして、その
２値でデータを、残りの１値でデータブロックのインデ
ックスを表わすようにし、これらのデータとインデック
スの読取り手段を設けた構成とする。
本発明は、ブロック化したデータを書込まれる書換え
可能な不揮発性半導体記憶装置に関する。
可能な不揮発性半導体記憶装置に関する。
EPROM,EEPROMなどの書換え可能な不揮発性半導体記憶
装置においても近年非常に集積度が増大してきており、
記憶容量が益々増加する傾向にある。記憶容量の増大で
EPROM,EEPROMに、従来は計算機のハードディスク、フロ
ッピィディスク等の外部記憶装置に書込んでいたデータ
に近い量のデータを書込むことが可能になり、外部記憶
装置に類した使い方が可能となりつゝある。この場合
は、１個のEPROM,EEPROM内に、多数のブロックからなる
データを書込む場合が出てくる。
装置においても近年非常に集積度が増大してきており、
記憶容量が益々増加する傾向にある。記憶容量の増大で
EPROM,EEPROMに、従来は計算機のハードディスク、フロ
ッピィディスク等の外部記憶装置に書込んでいたデータ
に近い量のデータを書込むことが可能になり、外部記憶
装置に類した使い方が可能となりつゝある。この場合
は、１個のEPROM,EEPROM内に、多数のブロックからなる
データを書込む場合が出てくる。
１個のEPROM,EEPROM（以下EPROM等という）内に多数
のブロックからなるデータを書込むとき、各ブロックの
始、終端を示す情報が必要になる。これにはブロック境
界を示す複数ビットからなるコードを挿入することも考
えられるが、該ビットが少数ビットではデータと区別を
付けにくゝ、ブロック判定を誤まる恐れがある。
のブロックからなるデータを書込むとき、各ブロックの
始、終端を示す情報が必要になる。これにはブロック境
界を示す複数ビットからなるコードを挿入することも考
えられるが、該ビットが少数ビットではデータと区別を
付けにくゝ、ブロック判定を誤まる恐れがある。
このため従来方式では、データブロックの区別は自身
では付けにくいので、他のメモリに各データブロックの
境界アドレスを記憶させ、このメモリでブロック境界を
知って、所望ブロックのデータをEPROM等から読出す、
等の方法をとっている。
では付けにくいので、他のメモリに各データブロックの
境界アドレスを記憶させ、このメモリでブロック境界を
知って、所望ブロックのデータをEPROM等から読出す、
等の方法をとっている。
このように従来方式ではEPROM等は自身でデータブロ
ックの区別を付けられず、データブロック識別用の別の
メモリを設ける等の措置が必要になって、効率的なシス
テムの設計ができない。
ックの区別を付けられず、データブロック識別用の別の
メモリを設ける等の措置が必要になって、効率的なシス
テムの設計ができない。
本発明はかゝる点を改善し、EPROM等が自身でデータ
ブロックの境界を付けることが出来るようにすることを
目的とするものである。
ブロックの境界を付けることが出来るようにすることを
目的とするものである。
本発明では不揮発性メモリセルの記憶状態を0,1,2の
３値とし、そのうちの２値例えば0,1をデータ用、他の
１値本例では２をデータブロックのインデックス用にす
る。そして通常の読取り（データリード）モードではデ
ータ用２値を記憶したメモリセルの記憶データが読出さ
れ、インデックスビットのリードモードでインデックス
用１値を記憶したメモリセルの記憶データが読出される
ようにする。
３値とし、そのうちの２値例えば0,1をデータ用、他の
１値本例では２をデータブロックのインデックス用にす
る。そして通常の読取り（データリード）モードではデ
ータ用２値を記憶したメモリセルの記憶データが読出さ
れ、インデックスビットのリードモードでインデックス
用１値を記憶したメモリセルの記憶データが読出される
ようにする。
第１図のL1はデータ0,1読取り用の閾値、L2はインデ
ックス読取り用の閾値である。
ックス読取り用の閾値である。
第２図（ａ）はEPROMセル、同図（ｂ）はEEPROMセル
の概要を示す。図示のようにこれらはコントロールゲー
トCG、フローティングゲートFG、半導体基板内のソース
領域Ｓ、ドレイン領域Ｄなどからなる。EEPROMセルでは
フローティングゲートFGの一部が突出していて、ドレイ
ンＤとの間の絶縁層が極めて薄く、書込／消去に際して
加えられる電圧で電子がFGからＤへトンネリングできる
点がEPROMセルとは異なる。
の概要を示す。図示のようにこれらはコントロールゲー
トCG、フローティングゲートFG、半導体基板内のソース
領域Ｓ、ドレイン領域Ｄなどからなる。EEPROMセルでは
フローティングゲートFGの一部が突出していて、ドレイ
ンＤとの間の絶縁層が極めて薄く、書込／消去に際して
加えられる電圧で電子がFGからＤへトンネリングできる
点がEPROMセルとは異なる。
これらのメモリセルは、フローティングゲートFGへ電
子を注入するとMOSトランジスタとしての閾値が高くな
り、電子を注入しないメモリセルと区別できる。これが
通常の使用態様で、電子を注入する／しない、閾値が高
い／低いをデータ1,0に対応させる。インデックス用の
本例では値２は、フローティングゲートFGに多量の電子
を注入して閾値を更に高くしたものに相当する。
子を注入するとMOSトランジスタとしての閾値が高くな
り、電子を注入しないメモリセルと区別できる。これが
通常の使用態様で、電子を注入する／しない、閾値が高
い／低いをデータ1,0に対応させる。インデックス用の
本例では値２は、フローティングゲートFGに多量の電子
を注入して閾値を更に高くしたものに相当する。
このようにメモリセルの記憶状態を0,1,2の３値と
し、そのうちの１値例えば２をインデックス用に割当て
ると、メモリ自身にデータブロックの境界情報を持たせ
ることができる。例えば0,1をデータ用、２をインデッ
クス用とすると、閾値L1で読むと、このときオンになる
セルの記憶データは例えば０、オフになるセルの記憶デ
ータは本例では１または２であり、また閾値L2で読む
と、このときオンになるセルの記憶データは０または１
（つまりデータ）、オフになるセルの記憶データは２
（つまりインデックス）となり、簡単確実にインデック
ス即ちブロック境界を知ることができ、これを除いた0,
1としてデータを取出すことができる。
し、そのうちの１値例えば２をインデックス用に割当て
ると、メモリ自身にデータブロックの境界情報を持たせ
ることができる。例えば0,1をデータ用、２をインデッ
クス用とすると、閾値L1で読むと、このときオンになる
セルの記憶データは例えば０、オフになるセルの記憶デ
ータは本例では１または２であり、また閾値L2で読む
と、このときオンになるセルの記憶データは０または１
（つまりデータ）、オフになるセルの記憶データは２
（つまりインデックス）となり、簡単確実にインデック
ス即ちブロック境界を知ることができ、これを除いた0,
1としてデータを取出すことができる。
インデックスには０を割当て、データに1,2を割当て
ることも可能である。この場合は、L1で読んでオンにな
るセルがインデックスセル、L2で読んでオン／オフにな
るセルがデータセル（オンセルにはインデックスセルが
含まれるからこれを除く）である。
ることも可能である。この場合は、L1で読んでオンにな
るセルがインデックスセル、L2で読んでオン／オフにな
るセルがデータセル（オンセルにはインデックスセルが
含まれるからこれを除く）である。
第３図に本発明の実施例回路を示す。３値はFGに電子
を注入しない／する／多量にするで表わすから、ワード
線電位を変えることで実現でき、この例を第３図（ａ）
に示す。ｐチャネルMOSトランジスタQ4とｎチャネルMOS
トランジスタQ5はCMOSインバータを構成し、ローデコー
ダRDの出力でオン／オフ状態を変えて、ワード線WLを選
択／非選択する。即ちRDがＬであればQ4オン、Q5オフで
WLは選択、RDがＨであればQ4オフ、Q5オンでWLは非選択
である。このCMOSインバータの電源を読取り時、データ
書込み時、インデックス書込み時で変える。即ち読取り
時ＲではトランジスタQ1をオンにしてCMOSインバータの
電源をVCCとし、データ書込み時ＷではトランジスタQ2
をオンにしてCMOSインバータの電源をVPPにし、インデ
ックス書込み時IWではトランジスタQ3をオンにしてCMOS
インバータの電源をＶPP′にする。勿論、VCC＜VPP＜Ｖ
PP′である。これで選択時のワード線WL（これはコント
ロールゲートCGにつながる）の電位がVCC,VPP,またはＶ
PP′になり、VCCでリード、VPPでデータライト、ＶPP′
でインデックスライトになる。
を注入しない／する／多量にするで表わすから、ワード
線電位を変えることで実現でき、この例を第３図（ａ）
に示す。ｐチャネルMOSトランジスタQ4とｎチャネルMOS
トランジスタQ5はCMOSインバータを構成し、ローデコー
ダRDの出力でオン／オフ状態を変えて、ワード線WLを選
択／非選択する。即ちRDがＬであればQ4オン、Q5オフで
WLは選択、RDがＨであればQ4オフ、Q5オンでWLは非選択
である。このCMOSインバータの電源を読取り時、データ
書込み時、インデックス書込み時で変える。即ち読取り
時ＲではトランジスタQ1をオンにしてCMOSインバータの
電源をVCCとし、データ書込み時ＷではトランジスタQ2
をオンにしてCMOSインバータの電源をVPPにし、インデ
ックス書込み時IWではトランジスタQ3をオンにしてCMOS
インバータの電源をＶPP′にする。勿論、VCC＜VPP＜Ｖ
PP′である。これで選択時のワード線WL（これはコント
ロールゲートCGにつながる）の電位がVCC,VPP,またはＶ
PP′になり、VCCでリード、VPPでデータライト、ＶPP′
でインデックスライトになる。
第３図（ｂ）は他の書込み方法を示す図である。本例
では書込みはインデックスも通常データも同じ回路で行
ない、ベリファイ（データが書けているかどうか読んで
みる動作）時にセンスアンプのロードトランジスタを変
えて、各々で読めるように書込みを繰り返し、書込み深
さを制御する。
では書込みはインデックスも通常データも同じ回路で行
ない、ベリファイ（データが書けているかどうか読んで
みる動作）時にセンスアンプのロードトランジスタを変
えて、各々で読めるように書込みを繰り返し、書込み深
さを制御する。
即ち書込み時には、トランジスタQ10をオンにして高
電圧VPPをメモリセルMCのドレインへ、コラムデコーダC
Dの出力でオンになるトランジスタQ18を介して加え、書
込みを行なう。然るのちベリファイモードでトランジス
タQ10はオフにし、通常データのライト時ならトランジ
スタQ12をオンにし、インデックスライトIW時ならトラ
ンジスタQ13をオンにし、通常リードならトランジスタQ
11をオンにする。これらのトランジスタQ11〜Q13は読取
り回路の負荷トランジスタであり、Q11は大電流、Q12は
中電流、Q13は小電流を供給し、ディメンジョンはQ11が
大、Q12が中、Q13が小である。感度で言えばQ11のとき
が大、Q12のときが中、Q13のときが小である。
電圧VPPをメモリセルMCのドレインへ、コラムデコーダC
Dの出力でオンになるトランジスタQ18を介して加え、書
込みを行なう。然るのちベリファイモードでトランジス
タQ10はオフにし、通常データのライト時ならトランジ
スタQ12をオンにし、インデックスライトIW時ならトラ
ンジスタQ13をオンにし、通常リードならトランジスタQ
11をオンにする。これらのトランジスタQ11〜Q13は読取
り回路の負荷トランジスタであり、Q11は大電流、Q12は
中電流、Q13は小電流を供給し、ディメンジョンはQ11が
大、Q12が中、Q13が小である。感度で言えばQ11のとき
が大、Q12のときが中、Q13のときが小である。
トランジスタQ14〜Q17はノードａの電流を一定にする
回路である。即ち、ノードａの電位が高い（予定値よ
り、であり、以下同じ）とトランジスタは低抵抗、トラ
ンジスタQ14,Q15は高抵抗になり、ノードａを下げる。
逆にノードａの電位が低いとトランジスタQ17は高抵
抗、トランジスタQ15,Q14は低抵抗になりノードａを上
げる。
回路である。即ち、ノードａの電位が高い（予定値よ
り、であり、以下同じ）とトランジスタは低抵抗、トラ
ンジスタQ14,Q15は高抵抗になり、ノードａを下げる。
逆にノードａの電位が低いとトランジスタQ17は高抵
抗、トランジスタQ15,Q14は低抵抗になりノードａを上
げる。
メモリセルMCはこのような回路のトランジスタQ14、
およびコラムデコーダCDの出力でオンになるトランジス
タQ18を介して負荷トランジスタQ11〜Q13のいずれかに
接続される。インデックスライト時には感度が低いの
で、通常のデータライトされた程度のセルでは読出し出
力Doutが得られない（MCがオンになって、Doutが立上っ
てこない）。そこでライトを繰り返し、充分書込めたと
き（閾値が充分高くなったとき）MCはオフでDoutが立上
り、読出し出力が得られるから、これでインデックスラ
イトを終了する。
およびコラムデコーダCDの出力でオンになるトランジス
タQ18を介して負荷トランジスタQ11〜Q13のいずれかに
接続される。インデックスライト時には感度が低いの
で、通常のデータライトされた程度のセルでは読出し出
力Doutが得られない（MCがオンになって、Doutが立上っ
てこない）。そこでライトを繰り返し、充分書込めたと
き（閾値が充分高くなったとき）MCはオフでDoutが立上
り、読出し出力が得られるから、これでインデックスラ
イトを終了する。
通常のデータライトではベリファイ時にトランジスタ
Q12を選択し、これでDoutが得られるまで書込みを繰り
返す。データリードではトランジスタQ11を選択し、高
感度読出しを行なう。インデックスリードではトランジ
スタQ13を選択し、これでDoutがＨになるセルがインデ
ックスセルである。
Q12を選択し、これでDoutが得られるまで書込みを繰り
返す。データリードではトランジスタQ11を選択し、高
感度読出しを行なう。インデックスリードではトランジ
スタQ13を選択し、これでDoutがＨになるセルがインデ
ックスセルである。
第３図（ｃ）は同図（ｂ）の変形で、トランジスタQ
11を省略している。データリードでトランジスタQ12とQ
13を選択すると、トランジスタQ11を選択したのと同じ
になり（各トランジスタが流す電流をそのように選定す
る）、高感度読出しが行なえる。データライト、インデ
ックスライト、インデックスリードの態様は第３図
（ｂ）と同じである。
11を省略している。データリードでトランジスタQ12とQ
13を選択すると、トランジスタQ11を選択したのと同じ
になり（各トランジスタが流す電流をそのように選定す
る）、高感度読出しが行なえる。データライト、インデ
ックスライト、インデックスリードの態様は第３図
（ｂ）と同じである。
リード時にワード線電位を変えてデータリード、イン
デックスリードしてもよく、その例を第３図（ｄ）に示
す。電源ＶCC′は電源VCCより高くしておくと、データ
リードＲのときトランジスタQ21をオンにして選択ワー
ド線WLをVCCにすると、FGへ電子を注入しないセルはオ
ン、電子を注入した及び多量に注入したセルはオフにな
り、またインデックスリードIRのときトランジスタQ22
をオンにして選択ワード線WLをＶCC′にすると、電子を
注入しない及びしたセルはオン、多量に注入したセルは
オフになり、こうしてデータリード、インデックスリー
ドができる。このVCC,VCC′は第１図のL1,L2に対応す
る。
デックスリードしてもよく、その例を第３図（ｄ）に示
す。電源ＶCC′は電源VCCより高くしておくと、データ
リードＲのときトランジスタQ21をオンにして選択ワー
ド線WLをVCCにすると、FGへ電子を注入しないセルはオ
ン、電子を注入した及び多量に注入したセルはオフにな
り、またインデックスリードIRのときトランジスタQ22
をオンにして選択ワード線WLをＶCC′にすると、電子を
注入しない及びしたセルはオン、多量に注入したセルは
オフになり、こうしてデータリード、インデックスリー
ドができる。このVCC,VCC′は第１図のL1,L2に対応す
る。
インデックスリードして得られる出力Doutは、そのと
きのメモリアドレスの形で使用しても、または単なるＨ
レベルである該出力Doutのまゝで使用してもよい。、メ
モリ（EPROM,EEPROM）のｉ番目のブロックをリード、に
対しては後者で充分で、例えばメモリアドレスをインク
リメントしながらインデックスリードし、３番目の出力
Doutで以後データリードに切換えればよい。勿論、所望
データは何番目のブロックに入っているかを、知ってい
る必要はある。
きのメモリアドレスの形で使用しても、または単なるＨ
レベルである該出力Doutのまゝで使用してもよい。、メ
モリ（EPROM,EEPROM）のｉ番目のブロックをリード、に
対しては後者で充分で、例えばメモリアドレスをインク
リメントしながらインデックスリードし、３番目の出力
Doutで以後データリードに切換えればよい。勿論、所望
データは何番目のブロックに入っているかを、知ってい
る必要はある。
インデックスセルに後続させて当該データブロックの
IDコードなどを、普通データと同様にして、書込んでお
いてもよい。この場合はインデックスリードでブロック
境界を知り、データリードに変更して後続のIDコード等
を知り、これより所望ブロックか否かを知り、所望ブロ
ックのデータを読出すことができる。
IDコードなどを、普通データと同様にして、書込んでお
いてもよい。この場合はインデックスリードでブロック
境界を知り、データリードに変更して後続のIDコード等
を知り、これより所望ブロックか否かを知り、所望ブロ
ックのデータを読出すことができる。
インデックスライトIWなどの信号は内部発生させるこ
とができる。例えば第３図（ａ）ではVPP端子に高電圧
検出回路を設けておき、インデックスライトでは該VPP
端子にＶPP′を印加し、これを高電圧検出回路が検出し
てIWを発生する、ようにすることができる。この場合
は、Q3のドレインをVPPへ接続しておく。
とができる。例えば第３図（ａ）ではVPP端子に高電圧
検出回路を設けておき、インデックスライトでは該VPP
端子にＶPP′を印加し、これを高電圧検出回路が検出し
てIWを発生する、ようにすることができる。この場合
は、Q3のドレインをVPPへ接続しておく。
３値書込みにおける深い書込みには、上述のワード線
電位を変える、深い書込みになるまで通常書込みを繰り
返す他、ドレイン電圧を変える、方法も可能である。
電位を変える、深い書込みになるまで通常書込みを繰り
返す他、ドレイン電圧を変える、方法も可能である。
以上説明したように本発明によれば、従来のEPROM,EE
PROMの機構を殆んど変える事なく、セルの値を３値にす
ることで、データブロックにインデックスを付けること
が可能になり、かゝるEPROM等を用いることにより、イ
ンデックス用メモリは不要な、効率的なシステムの設計
が可能になる。
PROMの機構を殆んど変える事なく、セルの値を３値にす
ることで、データブロックにインデックスを付けること
が可能になり、かゝるEPROM等を用いることにより、イ
ンデックス用メモリは不要な、効率的なシステムの設計
が可能になる。
第１図は本発明の原理図、 第２図はメモリセルの構造説明図、 第３図は本発明の実施例を示す回路図である。 第１図で0,1,2はメモリセルの３値、L1,L2はこれを識別
する閾値を示す。
する閾値を示す。
Claims (4)
- 【請求項１】不揮発性メモリセルを備え、ブロック化し
たデータを書込まれる書換え可能な不揮発性半導体記憶
装置において、 メモリセルの閾値を低、中、高の３値にして、その２値
でデータを、残りの１値でデータブロックのインデック
スを表わすようにし、 これらのデータとインデックスの読取り手段を設けたこ
とを特徴とする半導体記憶装置。 - 【請求項２】メモリセルへの３値書込み回路は、選択ワ
ード線の電位を高電圧（VPP）にする手段（Q2,W）と、
該高電圧より高い高電圧（ＶPP′）にする手段（Q3,I
W）を備えることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】メモリセルへの３値書込み回路は、データ
リードより低い感度で読出す手段（Q12,W）、それより
更に低い感度で読出す手段（Q13,IW）を備え、 これらの手段で読出せるまでデータライトを繰り返すよ
うにしてなることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】インデックスの読取り手段は、選択ワード
線を電源電圧（VCC）にする手段（Q21,R）と、選択ワー
ド線をそれより高い電圧（ＶCC′）にする手段（Q22,I
R）を備えることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23849290A JP2994011B2 (ja) | 1990-09-07 | 1990-09-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23849290A JP2994011B2 (ja) | 1990-09-07 | 1990-09-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119594A JPH04119594A (ja) | 1992-04-21 |
| JP2994011B2 true JP2994011B2 (ja) | 1999-12-27 |
Family
ID=17031054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23849290A Expired - Fee Related JP2994011B2 (ja) | 1990-09-07 | 1990-09-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994011B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0169267B1 (ko) | 1993-09-21 | 1999-02-01 | 사토 후미오 | 불휘발성 반도체 기억장치 |
| JP4641338B2 (ja) | 2000-08-29 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びシステム |
-
1990
- 1990-09-07 JP JP23849290A patent/JP2994011B2/ja not_active Expired - Fee Related
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|---|---|
| JPH04119594A (ja) | 1992-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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