JP2993534B2 - 終端機能付半導体装置 - Google Patents
終端機能付半導体装置Info
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- JP2993534B2 JP2993534B2 JP3220073A JP22007391A JP2993534B2 JP 2993534 B2 JP2993534 B2 JP 2993534B2 JP 3220073 A JP3220073 A JP 3220073A JP 22007391 A JP22007391 A JP 22007391A JP 2993534 B2 JP2993534 B2 JP 2993534B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、映像機器、音響機器等の映像端子または音声端子に
おいて任意のインピーダンスによる終端処理を行うため
の半導体装置に関する。本発明による終端機能付半導体
装置は、TV、VTR等の映像機器、音響機器あるいは
小型ハンディカメラを主とする小型AV機器に利用さ
れ、外部からの入力と外部への出力を共通化した端子を
備えた機器に対して終端処理を行う場合に特に有効であ
る
に、映像機器、音響機器等の映像端子または音声端子に
おいて任意のインピーダンスによる終端処理を行うため
の半導体装置に関する。本発明による終端機能付半導体
装置は、TV、VTR等の映像機器、音響機器あるいは
小型ハンディカメラを主とする小型AV機器に利用さ
れ、外部からの入力と外部への出力を共通化した端子を
備えた機器に対して終端処理を行う場合に特に有効であ
る
【0002】
【従来の技術】図3に従来形の一例としての終端回路の
構成が示される。図示の終端回路50は、所定周波数のク
ロックを発生する発振回路21と、該発振回路のクロック
に応答して負電圧を発生するDC−DCコンバータ22
と、終端用nチャネルトランジスタ51と、エミッタが電
源ラインVcc1に接続されたpnp型トランジスタ52と、
信号入出力切り換え用の端子I/O とトランジスタ52のベ
ースの間に接続された抵抗器53と、該トランジスタ52の
ベース・エミッタ間に接続された抵抗器54と、トランジ
スタ52のコレクタに接続された抵抗器55と、該抵抗器に
ベースが接続されたnpn型トランジスタ56と、該トラ
ンジスタのコレクタと電源ラインVcc2の間に接続された
抵抗器57と、トランジスタ56のエミッタとグランドライ
ンの間に接続された抵抗器58と、トランジスタ56のエミ
ッタとDC−DCコンバータ22の出力端の間に接続され
た抵抗器59とを有している。
構成が示される。図示の終端回路50は、所定周波数のク
ロックを発生する発振回路21と、該発振回路のクロック
に応答して負電圧を発生するDC−DCコンバータ22
と、終端用nチャネルトランジスタ51と、エミッタが電
源ラインVcc1に接続されたpnp型トランジスタ52と、
信号入出力切り換え用の端子I/O とトランジスタ52のベ
ースの間に接続された抵抗器53と、該トランジスタ52の
ベース・エミッタ間に接続された抵抗器54と、トランジ
スタ52のコレクタに接続された抵抗器55と、該抵抗器に
ベースが接続されたnpn型トランジスタ56と、該トラ
ンジスタのコレクタと電源ラインVcc2の間に接続された
抵抗器57と、トランジスタ56のエミッタとグランドライ
ンの間に接続された抵抗器58と、トランジスタ56のエミ
ッタとDC−DCコンバータ22の出力端の間に接続され
た抵抗器59とを有している。
【0003】終端素子としてのトランジスタ51のソース
は接地され、ゲートはトランジスタ56のコレクタに接続
され、そしてバックゲート(基板側)はトランジスタ56
のエミッタに接続されている。また、トランジスタ51の
ドレインは、映像機器Mのインピーダンス素子(4,5) を
介して入出力兼用の映像端子VTに結合されている。DC
−DCコンバータ22は、抵抗器59を介して終端用トラン
ジスタ51のバックゲートに所定の負電圧を供給してい
る。
は接地され、ゲートはトランジスタ56のコレクタに接続
され、そしてバックゲート(基板側)はトランジスタ56
のエミッタに接続されている。また、トランジスタ51の
ドレインは、映像機器Mのインピーダンス素子(4,5) を
介して入出力兼用の映像端子VTに結合されている。DC
−DCコンバータ22は、抵抗器59を介して終端用トラン
ジスタ51のバックゲートに所定の負電圧を供給してい
る。
【0004】また、映像機器Mは、機器内部回路1から
の映像出力信号を増幅する出力用増幅器2と、該増幅さ
れた映像出力信号の位相調整を適宜行って入出力兼用の
映像端子VTに出力するインピーダンス回路(キャパシタ
3、抵抗器4および5)と、該映像端子VTから抵抗器5
を介して入力された映像入力信号を増幅して機器内部回
路1に出力する入力用増幅器6とを有している。
の映像出力信号を増幅する出力用増幅器2と、該増幅さ
れた映像出力信号の位相調整を適宜行って入出力兼用の
映像端子VTに出力するインピーダンス回路(キャパシタ
3、抵抗器4および5)と、該映像端子VTから抵抗器5
を介して入力された映像入力信号を増幅して機器内部回
路1に出力する入力用増幅器6とを有している。
【0005】上述した従来の終端回路50は、各素子およ
び回路が例えば基板上にそれぞれ別個に搭載されて構成
されており、言い換えると、映像端子等の終端処理は個
別部品の集合体から成る終端回路50によって実現されて
いた。
び回路が例えば基板上にそれぞれ別個に搭載されて構成
されており、言い換えると、映像端子等の終端処理は個
別部品の集合体から成る終端回路50によって実現されて
いた。
【0006】
【発明が解決しようとする課題】従来の終端処理の方式
では、上述したように終端回路を個別部品で実現してい
たので、ある程度の個数の部品を必要とする。特にハン
ディカメラ等の小型AV機器では、僅かな部品点数の違
いが装置の大きさを左右するため、使用される部品は極
力小型化されることが望ましい。
では、上述したように終端回路を個別部品で実現してい
たので、ある程度の個数の部品を必要とする。特にハン
ディカメラ等の小型AV機器では、僅かな部品点数の違
いが装置の大きさを左右するため、使用される部品は極
力小型化されることが望ましい。
【0007】また、部品点数が多くなると製品のコスト
が上昇し、さらには使用部品が多い分だけ動作不良もし
くは故障をひき起こす可能性も高くなり、ひいては信頼
性の点で問題があり、好ましくない。本発明は、かかる
従来技術における課題に鑑み創作されたもので、装置の
小型化を図ると共に、コストを低減し、ひいては信頼性
の向上に寄与することができる終端機能付半導体装置を
提供することを目的としている。
が上昇し、さらには使用部品が多い分だけ動作不良もし
くは故障をひき起こす可能性も高くなり、ひいては信頼
性の点で問題があり、好ましくない。本発明は、かかる
従来技術における課題に鑑み創作されたもので、装置の
小型化を図ると共に、コストを低減し、ひいては信頼性
の向上に寄与することができる終端機能付半導体装置を
提供することを目的としている。
【0008】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、終端回路の部分を個別の部品で構成す
るのではなく、CMOS等のプロセスを用いた半導体装
置(チップ)の形態で構成している。従って本発明によ
れば、少なくとも一つの終端回路と、該終端回路に所定
のバイアス電圧を供給するバイアス電圧発生回路と、信
号入出力切り換え信号に応答して前記終端回路の動作を
制御する信号入出力切り換え回路とを具備し、前記終端
回路、バイアス電圧発生回路及び信号入出力切り換え回
路を集積回路の形態で1チップ内に集積したことを特徴
とする終端機能付半導体装置が提供される。
め、本発明では、終端回路の部分を個別の部品で構成す
るのではなく、CMOS等のプロセスを用いた半導体装
置(チップ)の形態で構成している。従って本発明によ
れば、少なくとも一つの終端回路と、該終端回路に所定
のバイアス電圧を供給するバイアス電圧発生回路と、信
号入出力切り換え信号に応答して前記終端回路の動作を
制御する信号入出力切り換え回路とを具備し、前記終端
回路、バイアス電圧発生回路及び信号入出力切り換え回
路を集積回路の形態で1チップ内に集積したことを特徴
とする終端機能付半導体装置が提供される。
【0009】
【作用】上述した構成によれば、終端回路を含む終端処
理のための各回路を1チップ内に集積回路の形態で構成
しているので、従来形に比して、回路規模を小さくし、
装置の小型化を図ることができる。また、CMOS等の
プロセスを用いて一体的に回路を形成することができる
ので、コストを低減することができると共に、従来形に
比して動作不良もしくは故障の可能性が極めて低くな
り、高信頼度の終端処理が可能となる。
理のための各回路を1チップ内に集積回路の形態で構成
しているので、従来形に比して、回路規模を小さくし、
装置の小型化を図ることができる。また、CMOS等の
プロセスを用いて一体的に回路を形成することができる
ので、コストを低減することができると共に、従来形に
比して動作不良もしくは故障の可能性が極めて低くな
り、高信頼度の終端処理が可能となる。
【0010】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【0011】
【実施例】図1に本発明の一実施例としての終端機能付
半導体装置の構成が示される。図示の半導体装置Cは、
CMOS回路(図2参照)によって構成されたチップの
形態を有している。図中、T1およびT2は終端用端子、I/
O は信号入出力切り換え用端子、10および11はそれぞれ
終端用端子T1およびT2に接続された終端回路、20は終端
回路10,11に所定のバイアス電圧(本実施例では所定の
負電圧)を供給するバイアス電圧発生回路、30は信号入
出力切り換え用端子I/O から入力される制御信号(信号
入出力切り換え信号I/O)に応答して終端回路10,11 を活
性状態または非活性状態に制御する信号入出力切り換え
回路を示す。
半導体装置の構成が示される。図示の半導体装置Cは、
CMOS回路(図2参照)によって構成されたチップの
形態を有している。図中、T1およびT2は終端用端子、I/
O は信号入出力切り換え用端子、10および11はそれぞれ
終端用端子T1およびT2に接続された終端回路、20は終端
回路10,11に所定のバイアス電圧(本実施例では所定の
負電圧)を供給するバイアス電圧発生回路、30は信号入
出力切り換え用端子I/O から入力される制御信号(信号
入出力切り換え信号I/O)に応答して終端回路10,11 を活
性状態または非活性状態に制御する信号入出力切り換え
回路を示す。
【0012】本実施例の半導体装置Cの一方の終端用端
子T1は、映像機器Mにおけるインピーダンス回路(3,4,
5) 内の任意のノードを介して入出力兼用の映像端子VT
に結合されている。他方の終端用端子T2についても同様
に、他の映像端子または音声端子(図示せず)に結合さ
れている。なお、映像機器Mの構成については図3の構
成と同じであるので、その説明は省略する。
子T1は、映像機器Mにおけるインピーダンス回路(3,4,
5) 内の任意のノードを介して入出力兼用の映像端子VT
に結合されている。他方の終端用端子T2についても同様
に、他の映像端子または音声端子(図示せず)に結合さ
れている。なお、映像機器Mの構成については図3の構
成と同じであるので、その説明は省略する。
【0013】図2には図1の半導体装置Cの具体的な回
路構成が示される。同図に示すように、終端回路10およ
び11はそれぞれnチャネルトランジスタにより構成さ
れ、各ドレインはそれぞれ終端端子T1およびT2に接続さ
れ、各ソースは接地されている。また、各トランジスタ
10,11 のゲートは信号入出力切り換え回路30の出力端
(ノードN2)に接続され、各トランジスタ10,11 のバッ
クゲートすなわち基板側はバイアス電圧発生回路20の出
力端(ノードN1)に接続されている。
路構成が示される。同図に示すように、終端回路10およ
び11はそれぞれnチャネルトランジスタにより構成さ
れ、各ドレインはそれぞれ終端端子T1およびT2に接続さ
れ、各ソースは接地されている。また、各トランジスタ
10,11 のゲートは信号入出力切り換え回路30の出力端
(ノードN2)に接続され、各トランジスタ10,11 のバッ
クゲートすなわち基板側はバイアス電圧発生回路20の出
力端(ノードN1)に接続されている。
【0014】バイアス電圧発生回路20は、所定周波数の
クロックを発生する発振回路21と、該発振回路のクロッ
クに応答して負電圧を発生するDC−DCコンバータ22
と、2個のデプレッション型トランジスタ(nチャネル
トランジスタ)23および24とを有している。トランジス
タ23のゲートは接地され、そのバックゲートおよびソー
スはDC−DCコンバータ22の出力端に接続され、その
ドレインはノードN1に接続されている。一方、トランジ
スタ24のソースおよびゲートは接地され、そのバックゲ
ートはDC−DCコンバータ22の出力端に接続され、そ
のドレインはノードN1に接続されている。本実施例で
は、各トランジスタ23,24のスレッショルドレベルは−
3V以下に設定されている。また、DC−DCコンバー
タ22は、トランジスタ23,24 を介して終端用トランジス
タ10,11 のバックゲートに所定の負電圧を供給してい
る。
クロックを発生する発振回路21と、該発振回路のクロッ
クに応答して負電圧を発生するDC−DCコンバータ22
と、2個のデプレッション型トランジスタ(nチャネル
トランジスタ)23および24とを有している。トランジス
タ23のゲートは接地され、そのバックゲートおよびソー
スはDC−DCコンバータ22の出力端に接続され、その
ドレインはノードN1に接続されている。一方、トランジ
スタ24のソースおよびゲートは接地され、そのバックゲ
ートはDC−DCコンバータ22の出力端に接続され、そ
のドレインはノードN1に接続されている。本実施例で
は、各トランジスタ23,24のスレッショルドレベルは−
3V以下に設定されている。また、DC−DCコンバー
タ22は、トランジスタ23,24 を介して終端用トランジス
タ10,11 のバックゲートに所定の負電圧を供給してい
る。
【0015】信号入出力切り換え回路30は、電源ライン
Vcc1とグランドラインの間に直列に接続され且つ信号入
出力切り換え信号I/O にそれぞれ応答するpチャネルト
ランジスタ31およびnチャネルトランジスタ32を備えた
CMOSインバータ(31,32)と、同じく電源ラインVcc1
とグランドラインの間に接続されて前段のインバータの
出力に応答するCMOSインバータ(33,34) と、同じく
電源ラインVcc1とグランドラインの間に接続されて前段
のインバータの出力に応答するCMOSインバータ(35,
36) と、同じく電源ラインVcc1とグランドラインの間に
接続されて前段のインバータの出力に応答するCMOS
インバータ(37,38) と、電源ラインVcc1にソースが接続
され且つインバータ(35,36) の出力に応答するpチャネ
ルトランジスタ39と、同じく電源ラインVcc1にソースが
接続され且つインバータ(37,38)の出力に応答するpチ
ャネルトランジスタ40と、トランジスタ39のドレインと
ノードN1の間に接続され且つトランジスタ40のドレイン
端の信号に応答するnチャネルトランジスタ41と、同じ
くトランジスタ40のドレインとノードN1の間に接続され
且つトランジスタ39のドレイン端の信号に応答するnチ
ャネルトランジスタ42と、電源ラインVcc2(<Vcc1)に
ドレインが接続され且つゲートがそのソースに接続され
且つバックゲートがノードN1に接続されたデプレッショ
ン型トランジスタ(nチャネルトランジスタ)43と、ソ
ースおよびバックゲートがノードN1に接続され且つドレ
インがトランジスタ43のソース(ノードN2)に接続され
且つトランジスタ40のドレイン端の信号に応答するnチ
ャネルトランジスタ44とを有している。
Vcc1とグランドラインの間に直列に接続され且つ信号入
出力切り換え信号I/O にそれぞれ応答するpチャネルト
ランジスタ31およびnチャネルトランジスタ32を備えた
CMOSインバータ(31,32)と、同じく電源ラインVcc1
とグランドラインの間に接続されて前段のインバータの
出力に応答するCMOSインバータ(33,34) と、同じく
電源ラインVcc1とグランドラインの間に接続されて前段
のインバータの出力に応答するCMOSインバータ(35,
36) と、同じく電源ラインVcc1とグランドラインの間に
接続されて前段のインバータの出力に応答するCMOS
インバータ(37,38) と、電源ラインVcc1にソースが接続
され且つインバータ(35,36) の出力に応答するpチャネ
ルトランジスタ39と、同じく電源ラインVcc1にソースが
接続され且つインバータ(37,38)の出力に応答するpチ
ャネルトランジスタ40と、トランジスタ39のドレインと
ノードN1の間に接続され且つトランジスタ40のドレイン
端の信号に応答するnチャネルトランジスタ41と、同じ
くトランジスタ40のドレインとノードN1の間に接続され
且つトランジスタ39のドレイン端の信号に応答するnチ
ャネルトランジスタ42と、電源ラインVcc2(<Vcc1)に
ドレインが接続され且つゲートがそのソースに接続され
且つバックゲートがノードN1に接続されたデプレッショ
ン型トランジスタ(nチャネルトランジスタ)43と、ソ
ースおよびバックゲートがノードN1に接続され且つドレ
インがトランジスタ43のソース(ノードN2)に接続され
且つトランジスタ40のドレイン端の信号に応答するnチ
ャネルトランジスタ44とを有している。
【0016】なお、図示はしていないが、バイアス電圧
発生回路20は電源電圧Vcc1の供給を受けて作動し、該電
源電圧Vcc1の喪失時(すなわちバックアップ時)にはそ
の動作を停止する。ただしこの場合(バックアップ時)
でも、第2の電源電圧Vcc2は供給され続ける。上述した
構成において、映像端子VTから映像入力信号を入力する
場合、信号入出力切り換え信号I/O を“H”レベルにす
る。これにより、3段のCMOSインバータを介してト
ランジスタ39のゲートに“L”レベルの信号が入力さ
れ、4段のCMOSインバータを介してトランジスタ40
のゲートに“H”レベルの信号が入力され、トランジス
タ39がオン、トランジスタ40がオフする。トランジスタ
39のオンによってトランジスタ42のゲートに“H”レベ
ルの信号が入力され、該トランジスタ42がオンとなって
そのドレイン端の電位を“L”レベル(この場合、ノー
ドN1における負の電位)にひき下げる。これによってト
ランジスタ44のゲートには“L”レベルの信号が入力さ
れ、該トランジスタ44はカットオフ状態となる。トラン
ジスタ43はデプレッション型であるので、出力端(ノー
ドN2)の電位はほぼ電源電圧Vcc2のレベル(すなわち
“H”レベル)を呈する。これによって終端用トランジ
スタ10,11 は共にターンオンし、それぞれ終端用端子T
1,T2 の電位を“L”レベル(0)にひき下げる。つま
り、映像端子VTが所定のインピーダンス(図1の抵抗器
4および5)で終端されたことになる。
発生回路20は電源電圧Vcc1の供給を受けて作動し、該電
源電圧Vcc1の喪失時(すなわちバックアップ時)にはそ
の動作を停止する。ただしこの場合(バックアップ時)
でも、第2の電源電圧Vcc2は供給され続ける。上述した
構成において、映像端子VTから映像入力信号を入力する
場合、信号入出力切り換え信号I/O を“H”レベルにす
る。これにより、3段のCMOSインバータを介してト
ランジスタ39のゲートに“L”レベルの信号が入力さ
れ、4段のCMOSインバータを介してトランジスタ40
のゲートに“H”レベルの信号が入力され、トランジス
タ39がオン、トランジスタ40がオフする。トランジスタ
39のオンによってトランジスタ42のゲートに“H”レベ
ルの信号が入力され、該トランジスタ42がオンとなって
そのドレイン端の電位を“L”レベル(この場合、ノー
ドN1における負の電位)にひき下げる。これによってト
ランジスタ44のゲートには“L”レベルの信号が入力さ
れ、該トランジスタ44はカットオフ状態となる。トラン
ジスタ43はデプレッション型であるので、出力端(ノー
ドN2)の電位はほぼ電源電圧Vcc2のレベル(すなわち
“H”レベル)を呈する。これによって終端用トランジ
スタ10,11 は共にターンオンし、それぞれ終端用端子T
1,T2 の電位を“L”レベル(0)にひき下げる。つま
り、映像端子VTが所定のインピーダンス(図1の抵抗器
4および5)で終端されたことになる。
【0017】一方、映像出力信号を映像端子VTに出力す
る場合には、信号入出力切り換え信号I/O を“L”レベ
ルにする。これにより、上記の動作とは逆に、トランジ
スタ39がオフ、トランジスタ40がオンし、該トランジス
タ40のドレイン端の電位を“H”レベルにひき上げる。
これによってトランジスタ44のゲートには“H”レベル
の信号が入力され、該トランジスタ44はターンオンし、
出力端(ノードN2)の電位を“L”レベル(ノードN1に
おける負の電位)にひき下げる。これによって終端用ト
ランジスタ10,11 はカットオフし、映像端子VTは、映像
機器M内のインピーダンス回路(3,4,5) によって終端さ
れることになる。
る場合には、信号入出力切り換え信号I/O を“L”レベ
ルにする。これにより、上記の動作とは逆に、トランジ
スタ39がオフ、トランジスタ40がオンし、該トランジス
タ40のドレイン端の電位を“H”レベルにひき上げる。
これによってトランジスタ44のゲートには“H”レベル
の信号が入力され、該トランジスタ44はターンオンし、
出力端(ノードN2)の電位を“L”レベル(ノードN1に
おける負の電位)にひき下げる。これによって終端用ト
ランジスタ10,11 はカットオフし、映像端子VTは、映像
機器M内のインピーダンス回路(3,4,5) によって終端さ
れることになる。
【0018】以上説明したように本実施例の構成によれ
ば、終端回路10,11 を含む終端処理のための各回路20,3
0 がCMOSプロセスを用いて1チップ内に集積されて
いるので、回路規模の小型化を図ると共に、コストの低
減化も図ることができる。また、従来形のように個別部
品で終端回路を実現する構成に代えて、ICチップの形
態で終端回路を構成しているので、従来形に比して動作
不良もしくは故障の可能性が極めて低くなり、終端処理
に際してその信頼性を高めることができる。
ば、終端回路10,11 を含む終端処理のための各回路20,3
0 がCMOSプロセスを用いて1チップ内に集積されて
いるので、回路規模の小型化を図ると共に、コストの低
減化も図ることができる。また、従来形のように個別部
品で終端回路を実現する構成に代えて、ICチップの形
態で終端回路を構成しているので、従来形に比して動作
不良もしくは故障の可能性が極めて低くなり、終端処理
に際してその信頼性を高めることができる。
【0019】さらに本実施例では、信号入出力切り換え
回路30内の主電源電圧Vcc1が仮に喪失された場合(つま
りバックアップ時)でも、終端用トランジスタ10,11 の
ゲート(ノードN2)にはVcc2の電圧が供給されるので、
該トランジスタ10,11 はオン状態となり、上記の終端処
理を行うことができる。
回路30内の主電源電圧Vcc1が仮に喪失された場合(つま
りバックアップ時)でも、終端用トランジスタ10,11 の
ゲート(ノードN2)にはVcc2の電圧が供給されるので、
該トランジスタ10,11 はオン状態となり、上記の終端処
理を行うことができる。
【0020】
【発明の効果】以上説明したように本発明によれば、終
端処理のための各回路を1チップ内に集積回路の形態で
構成することにより、装置の小型化およびコストの低減
化を図ることができ、ひいては終端処理の信頼性を高め
ることが可能となる。
端処理のための各回路を1チップ内に集積回路の形態で
構成することにより、装置の小型化およびコストの低減
化を図ることができ、ひいては終端処理の信頼性を高め
ることが可能となる。
【図1】本発明の一実施例としての終端機能付半導体装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図2】図1の装置の一構成例を示す回路図である。
【図3】従来形の一例としての終端回路の構成を示す回
路図である。
路図である。
C…終端機能付半導体装置 M…映像機器 VT…映像入出力端子 T1,T2 …終端端子 I/O …信号入出力切り換え用端子(信号入出力切り換え
信号) 10,11 …終端回路(MOSトランジスタ) 20…バイアス電圧発生回路 22…DC−DCコンバータ 23,24 …デプレッション型MOSトランジスタ 30…信号入出力切り換え回路 Vcc1,Vcc2 …電源電圧
信号) 10,11 …終端回路(MOSトランジスタ) 20…バイアス電圧発生回路 22…DC−DCコンバータ 23,24 …デプレッション型MOSトランジスタ 30…信号入出力切り換え回路 Vcc1,Vcc2 …電源電圧
フロントページの続き (56)参考文献 特開 平1−110748(JP,A) 特開 昭61−224446(JP,A) 特開 平3−195108(JP,A) 特開 平2−226901(JP,A) 特開 平1−318310(JP,A) 特開 平3−49440(JP,A) 特開 平2−89357(JP,A) 特開 昭62−92355(JP,A) 特開 平2−165216(JP,A) 実開 昭57−115756(JP,U) (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/822 H04N 5/14 H04N 5/225 H04N 5/44
Claims (4)
- 【請求項1】 少なくとも一つの終端回路と、 該終端回路に所定のバイアス電圧を供給するバイアス電
圧発生回路と、 信号入出力切り換え信号に応答して前記終端回路の動作
を制御する信号入出力切り換え回路 とを具備し、 前記終端回路、バイアス電圧発生回路及び信号入出力切
り換え回路を集積回路の形態で1チップ内に集積したこ
とを特徴とする終端機能付半導体装置。 - 【請求項2】 前記終端回路はMOSトランジスタによ
り構成されていることを特徴とする請求項1に記載の終
端機能付半導体装置。 - 【請求項3】 前記バイアス電圧発生回路は、クロック
を発生する発振回路と、該発振回路からのクロックに応
答して負電圧を発生するDC−DCコンバータと、該D
C−DCコンバータの出力端にソース又はドレインが接
続された第1のトランジスタと、前記DC−DCコンバ
ータの出力端にバックゲートが接続された第2のトラン
ジスタとを有することを特徴とする請求項1又は2に記
載の終端機能付半導体装置。 - 【請求項4】 前記信号入出力切り換え回路は、それぞ
れ第1の電源ラインとグランドラインの間に設けられ、
互いに直列接続された複数のインバータと、該複数のイ
ンバータのうちの最終段のインバータの入力端にゲート
が接続された第1のトランジスタと、前記最終段のイン
バータの出力端にゲートが接続された第2のトランジス
タと、該第2のトランジスタのドレイン又はソースにゲ
ートが接続された第3のトランジスタと、前記第1のト
ランジスタのドレイン又はソースにゲートが接続された
第4のトランジスタと、前記第2のトランジスタのドレ
イン又はソースにゲートが接続された第5のトランジス
タと、該第5のトランジスタと第2の電源ラインの間に
設けられた第6のトランジスタとを有することを特徴と
する請求項1又は2に記載の終端機能付半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3220073A JP2993534B2 (ja) | 1991-08-30 | 1991-08-30 | 終端機能付半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3220073A JP2993534B2 (ja) | 1991-08-30 | 1991-08-30 | 終端機能付半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05136346A JPH05136346A (ja) | 1993-06-01 |
JP2993534B2 true JP2993534B2 (ja) | 1999-12-20 |
Family
ID=16745520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3220073A Expired - Fee Related JP2993534B2 (ja) | 1991-08-30 | 1991-08-30 | 終端機能付半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2993534B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6534111B2 (ja) * | 2014-08-18 | 2019-06-26 | パナソニックIpマネジメント株式会社 | 信号入出力装置、表示装置 |
CN113614919B (zh) * | 2019-03-22 | 2023-11-24 | 罗姆股份有限公司 | 半导体集成电路 |
-
1991
- 1991-08-30 JP JP3220073A patent/JP2993534B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05136346A (ja) | 1993-06-01 |
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