JP2991168B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロ波・ミリ
波通信装置等に用いられるパッケージングあるいはモジ
ュール化された半導体装置および該装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packaged or modular semiconductor device used for a microwave / millimeter wave communication device and the like, and a method of manufacturing the device.
【０００２】[0002]
【従来の技術】図７は、従来例の半導体装置の斜視図で
ある。2. Description of the Related Art FIG. 7 is a perspective view of a conventional semiconductor device.
【０００３】マイクロ波・ミリ波帯の通信装置等には、
パッケージングあるいはモジュール化された半導体装置
が用いられる。従来、このような半導体装置では、図７
に示すように、個別トランジスタやマイクロ波モノリシ
ック集積回路（以下ＭＭＩＣという）チップ２を、マイ
クロ波・ミリ波入出力リード端子７１，７２およびバイ
アスリード端子７３，７４を有する金属やセラミック製
のパッケージ７５内に装着し、ボンディングでこれら端
子に接続し、キャップ７６を被せて封止することが行わ
れている。[0003] Microwave and millimeter wave band communication devices and the like include:
A packaged or modularized semiconductor device is used. Conventionally, in such a semiconductor device, FIG.
As shown in FIG. 2, an individual transistor and a microwave monolithic integrated circuit (hereinafter referred to as MMIC) chip 2 are connected to a metal or ceramic package 75 having microwave / millimeter wave input / output lead terminals 71 and 72 and bias lead terminals 73 and 74. Mounted inside, connected to these terminals by bonding, covered with a cap 76 and sealed.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな方法では、パッケージが高価であり、また組み立て
工程が複雑で、量産化、低コスト化および超小型化に不
利であった。さらにＭＭＩＣ等をチップ化してから組み
立てるために、ＭＭＩＣの半導体基板を薄化した後これ
らの工程を行うので、取り扱いが難しい欠点もあった。
本発明はこのような従来技術における欠点を解消するパ
ッケージングあるいはモジュール化された半導体装置お
よびその製造方法を提供するものである。However, in such a method, the package is expensive and the assembling process is complicated, which is disadvantageous for mass production, low cost, and ultra miniaturization. Furthermore, in order to assemble the MMIC or the like after forming it into a chip, these steps are performed after the semiconductor substrate of the MMIC is thinned.
SUMMARY OF THE INVENTION The present invention provides a packaged or modularized semiconductor device and a method of manufacturing the same, which solve the above-mentioned drawbacks in the prior art.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の個別トランジスタ、ＭＭＩＣ等の半導体
装置の能動領域を囲む絶縁体壁が設けられ、その絶縁体
壁上面にカバー基板が装着されて、パッケージングある
いはモジュール化されたことを特徴とする、半導体装置
である。According to the present invention, there is provided a semiconductor device comprising:
Individual transistors on a semiconductor substrate, an insulating wall surrounding an active region of a semiconductor device such as an MMIC is provided, and a cover substrate is mounted on the upper surface of the insulating wall, and the semiconductor device is packaged or modularized. It is a semiconductor device.
【０００６】なお、本発明の半導体装置は、カバー基板
がＳｉ基板であること、カバー基板がセラミック基板で
あること、あるいはカバー基板が金属板であることが好
ましい。In the semiconductor device of the present invention, it is preferable that the cover substrate is a Si substrate, the cover substrate is a ceramic substrate, or the cover substrate is a metal plate.
【０００７】また、カバー基板を接地するために、メタ
ライズされたあるいは導電性のカバー基板と、絶縁体壁
におけるメタライズとが使用されたものであることが好
ましく、さらに、入出力電極がビームリードであるこ
と、入出力電極にバンプが形成されていることも好まし
い。Preferably, a metallized or conductive cover substrate and a metallization on an insulator wall are used to ground the cover substrate, and the input / output electrodes are formed by beam leads. It is also preferable that bumps are formed on the input / output electrodes.
【０００８】そして、本発明の半導体装置の製造方法
は、 ａ）半導体ウェハー表面にトランジスタ、ＭＭＩＣ等半
導体装置を形成する工程、 ｂ）これら装置の能動領域を囲む壁を樹脂等の絶縁体で
形成する工程、 ｃ）壁の上面にカバー基板を接着する工程、 ｄ）半導体基板の薄化，表面電極と裏面とを接続するビ
アホールの形成，裏面金属膜の形成等の工程、および ｅ）半導体基板およびカバー基板をカットし、各半導体
装置を分離する工程を含むことを特徴とする、パッケー
ジングあるいはモジュール化された半導体装置の製造方
法である。The method of manufacturing a semiconductor device according to the present invention includes: a) a step of forming a semiconductor device such as a transistor or an MMIC on the surface of a semiconductor wafer; b) forming a wall surrounding an active region of the device with an insulator such as a resin. C) a step of bonding a cover substrate to the upper surface of the wall; d) a step of thinning the semiconductor substrate, forming a via hole connecting the front electrode and the back surface, forming a back metal film, and the like; and e) the semiconductor substrate. And a step of cutting a cover substrate and separating each semiconductor device.
【０００９】[0009]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１０】図１（ａ）は、本発明の半導体装置の一実
施形態例の斜視図、（ｂ）は、（ａ）の中心部を左右に
通る垂直断面図である。FIG. 1A is a perspective view of an embodiment of a semiconductor device according to the present invention, and FIG. 1B is a vertical sectional view passing right and left through a central portion of FIG.
【００１１】本形態例は、個別トランジスタであるＦＥ
Ｔ（電界効果トランジスタ）をパッケージングしたもの
であり、（ａ）では、内部の様子が判るように、便宜上
カバーの中心部を欠損している。本実施形態例では、図
１に、ＦＥＴチップ１が、半導体基板１１上に形成さ
れ、接地裏面金属膜１２、ゲート（入力）端子１３、ド
レイン（出力）端子１４、ソース（接地）端子１５、絶
縁体壁１６、カバー基板１７が示されている。ＦＥＴの
本体部分すなわち能動領域を囲んで絶縁体壁１６が形成
され、その上にカバー基板１７が装着されている。した
がって、ＦＥＴの本体部分すなわち能動領域はシールさ
れ、チップレベルでパッケージングされた状態となって
いる。In this embodiment, the FE which is an individual transistor is used.
T (field-effect transistor) is packaged. In FIG. 7A, the center of the cover is omitted for convenience so that the inside can be seen. In the present embodiment, the FET chip 1 is formed on a semiconductor substrate 11 in FIG. 1, and a ground back metal film 12, a gate (input) terminal 13, a drain (output) terminal 14, a source (ground) terminal 15, Insulator wall 16 and cover substrate 17 are shown. An insulator wall 16 is formed around the body portion of the FET, that is, the active area, and a cover substrate 17 is mounted thereon. Therefore, the body portion of the FET, that is, the active region is sealed, and is packaged at a chip level.
【００１２】図２は、第２の実施形態例であって、本発
明の技術をＭＭＩＣに対して適用した場合の斜視図、図
３（ａ）〜（ｅ）は、本実施形態例の製造方法を工程順
に示す、中心部左右に通る垂直断面図である。FIG. 2 is a perspective view of a second embodiment, in which the technique of the present invention is applied to an MMIC. FIGS. 3 (a) to 3 (e) show the production of this embodiment. It is a vertical sectional view which passes a center part right and left, and shows a method in order of a process.
【００１３】図２に示すように、この場合のＭＭＩＣチ
ップ２は伝送線路や整合回路として、マイクロストリッ
プ線路を用いている。裏面接地層を兼ねる金メッキ放熱
層２１、入力端子２２、出力端子２３、ビアホールによ
り金メツキ放熱層とつながっている接地端子２４、バイ
アス端子２５，２６が示されている。ここでは入出力端
子２２，２３の構成として、ＲＦプローバで特性の測定
が可能なようにしている。第１の実施の形態例と同様
に、ＭＭＩＣ２の能動領域を囲んで絶縁体壁１６が形成
され、その上にカバー基板１７が装着、シールされてい
る。したがって．ＭＭＩＣが送信や受信回路の場合に
は、チップレベルでモジュール化された状態となってい
る。As shown in FIG. 2, the MMIC chip 2 in this case uses a microstrip line as a transmission line or a matching circuit. A gold-plated heat radiation layer 21 also serving as a back surface ground layer, an input terminal 22, an output terminal 23, a ground terminal 24 connected to the gold plating heat radiation layer by a via hole, and bias terminals 25 and 26 are shown. Here, the configuration of the input / output terminals 22 and 23 is such that characteristics can be measured with an RF prober. Similarly to the first embodiment, an insulator wall 16 is formed around the active area of the MMIC 2, and a cover substrate 17 is mounted and sealed thereon. Therefore. When the MMIC is a transmission or reception circuit, it is in a state of being modularized at a chip level.
【００１４】図３（ａ）〜（ｅ）に順に示す各工程は、
（ａ） 半導体ウエハー１１1 表面にＭＭＩＣ２を多数
形成する工程、（ｂ） ＭＭＩＣの能動領域を囲む壁１
６を、絶縁体の成膜およびドライエッチング等で形成す
る工程、（ｃ） 壁の上面にＳｉウェハー、セラミック
基板等のカバー基板１７を接着する工程、（ｄ） 半導
体ウエハーの薄化、表面電極と裏面とを接続するビアホ
ールの形成、裏面金メッキ放熱層２１形成等の裏面工
程、および（ｅ） 半導体基板およびカバー基板をカッ
トし、各ＭＭＩＣを分離する工程である。Each of the steps shown in FIGS.
(A) a step of forming a large number of MMICs 2 on the surface of a semiconductor wafer 11 1 ; (b) a wall 1 surrounding an active area of the MMIC 2
(C) bonding a cover substrate 17 such as a Si wafer or a ceramic substrate to the upper surface of the wall, (d) thinning the semiconductor wafer, surface electrodes And (e) a step of cutting the semiconductor substrate and the cover substrate to separate each MMIC.
【００１５】以上の実施形態例から判るように、本願発
明では、個別トランジスタやＭＭＩＣチップ内でパッケ
ージングあるいはモジュール化されるので超小型化が可
能であり、またこれらは半導体ウェハープロセスで製造
できるので、量産化、低コスト化が可能である。さらに
Ｓｉウェハー、アルミナ基板等のカバー基板が接着され
た状態で、すなわちカバー基板を支持板として、半導体
ウェハーの薄化、ビアホール形成、金メッキ放熱層の形
成等の裏面工程およびチップ化ができるので、ウェハー
およびチップの取り扱いが容易である。ここにおいてＳ
ｉウェハーを用いれば、完全に半導体ウェハープロセス
となるので、量産化、高歩留まりが期待できる。As can be seen from the above embodiments, in the present invention, since it is packaged or modularized in an individual transistor or MMIC chip, it is possible to miniaturize it, and since these can be manufactured by a semiconductor wafer process. , Mass production and cost reduction are possible. Further, in a state where a cover substrate such as an Si wafer or an alumina substrate is bonded, that is, using the cover substrate as a support plate, a back surface process such as thinning of a semiconductor wafer, formation of a via hole, formation of a gold plating heat radiation layer, and chip formation can be performed. Handling of wafers and chips is easy. Where S
If an i-wafer is used, the semiconductor wafer process is completely performed, so that mass production and high yield can be expected.
【００１６】図４は、第３の実施形態例の、カバー基板
が装着される直前の状態の斜視図である。FIG. 4 is a perspective view of the third embodiment in a state immediately before the cover substrate is mounted.
【００１７】本実施形態例においては、カバー基板およ
び能動領域を囲む壁１６によって電気シールドをとるた
めに、ＭＭＩＣ２上に設けた接地電極４１に壁１６にお
けるビアホール４２によって、カバー基板を接続してい
る。ここで本例では、カバー基板に接地用金属膜４３を
設けているが、より良いシールドをとるために金属板そ
のものを用いても良い。ここでは入出力端子２２，２３
はＡｕ厚メッキ層を用い、ビ−ムリード型として、外部
回路との接続を容易にしている。In this embodiment, the cover substrate is connected to a ground electrode 41 provided on the MMIC 2 by a via hole 42 in the wall 16 in order to provide an electric shield by the cover substrate and the wall 16 surrounding the active area. . Here, in this example, the grounding metal film 43 is provided on the cover substrate, but the metal plate itself may be used for better shielding. Here, the input / output terminals 22 and 23
Uses an Au thick plating layer and is a beam lead type to facilitate connection to an external circuit.
【００１８】図５は、第４の実施形態例の、カバー基板
が装着される直前の状態の斜視図である。FIG. 5 is a perspective view of the fourth embodiment just before the cover substrate is mounted.
【００１９】本実施形態例においては、カバー基板およ
び能動領域を囲む壁１６によって電気シールドをとるた
めに、ＭＭＩＣ２上に設けた接地電極４１に壁１６にお
ける）表面メタライズ５１によって、カバー基板を接続
している。ここで本例では、カバー基板に導電性の低抵
抗Ｓｉ基板５２を用いているが、より良いシールドをと
るために金属板そのものを用いても良い。ここで本例の
場合はＭＭＩＣの線路の形式としてコプレーナ線路を用
い、接地電極４１を広く採り、カバー基板の接地を容易
にしている。In this embodiment, the cover substrate is connected by a surface metallization 51 (at the wall 16) to a ground electrode 41 provided on the MMIC 2 to provide electrical shielding by the cover substrate and the wall 16 surrounding the active area. ing. Here, in this example, the conductive low-resistance Si substrate 52 is used as the cover substrate, but the metal plate itself may be used for better shielding. Here, in the case of this example, a coplanar line is used as the line type of the MMIC, and the ground electrode 41 is widely used to facilitate grounding of the cover substrate.
【００２０】図６は、第５の実施形態のＭＭＩＣの、図
１（ｂ）と同様な垂直断面図である。FIG. 6 is a vertical sectional view similar to FIG. 1B of the MMIC of the fifth embodiment.
【００２１】ここでは半導体基板中のビアホール６１に
よって入出力電極６２，６３およびバイアス電極（図示
せず）をＭＭＩＣ２の基板の裏側に形成している。さら
に外部回路との接続、実装を容易に、かつ高信頼にする
ようバンプ６４，６５を設けている。この構成では、能
動領域を囲む壁１６全体にメタライズすることができ、
電気シールドが良い。また前述の図３の工程を適用した
場合、半導体基板１１およびカバー基板１７を同時にカ
ットできるので、各ＭＭＩＣ２の分離が容易である。Here, input / output electrodes 62 and 63 and a bias electrode (not shown) are formed on the back side of the substrate of the MMIC 2 by via holes 61 in the semiconductor substrate. Further, bumps 64 and 65 are provided so that connection with an external circuit and mounting are easy and high reliability is provided. With this configuration, the entire wall 16 surrounding the active area can be metallized,
Electric shield is good. In addition, when the above-described step of FIG. 3 is applied, the semiconductor substrate 11 and the cover substrate 17 can be cut at the same time, so that the MMICs 2 can be easily separated.
【００２２】以下、具体的寸法を伴った実施例について
説明する。An embodiment with specific dimensions will be described below.
【００２３】第１の実施例（図１）は、前記第１の実施
形態例に対応するもので、ＧａＡｓ基板１１上に形成し
た低雑音ＦＥＴの周囲を、幅５０μｍ、高さ５０μｍの
ポリイミドの壁１６で囲む。その上を厚さ２５０μｍの
アルミナ基板１７でカバーする。なおＧａＡｓ基板１１
の厚さは１５０μｍで、裏面に接地およびマウント用の
Ａｕ層１２を形成している。したがって、能動領威は封
止され、パッケージングされた状態が実現できる。The first embodiment (FIG. 1) corresponds to the first embodiment, in which a low-noise FET formed on a GaAs substrate 11 is surrounded by a polyimide 50 μm wide and 50 μm high. Surrounded by wall 16. It is covered with an alumina substrate 17 having a thickness of 250 μm. The GaAs substrate 11
Has a thickness of 150 μm, and an Au layer 12 for grounding and mounting is formed on the back surface. Therefore, the active authority is sealed and a packaged state can be realized.
【００２４】第２の実施例（図２）は、前記第２の実施
形態例に対応するもので、ＧａＡｓ基板１１上にＡｌＧ
ａＡｓ／ＩｎＧａＡｓヘテロ接合ＦＥＴを能動素子とし
て、ＦＭ変調用の電圧制御発振器と出力増幅器とからな
る送信ＭＭＩＣチップ２のべ−スバンド信号入力端子２
２、ＲＦ出力端子２３およびバイアス端子２５，２６の
内側を幅８０μｍ、高さ１００μｍの非晶質弗化カーボ
ンの壁で囲む。その上を厚さ３００μｍのＳｉ基板１７
でカバーする。なおＧａＡｓ基板１１の厚さは５０μｍ
で、裏面に接地および放熱用のＡｕメッキ層を形成して
いる。これにより、超小型の送信モジュールが実現され
る。The second embodiment (FIG. 2) corresponds to the second embodiment, in which an AlG
A base band signal input terminal 2 of a transmission MMIC chip 2 comprising a voltage controlled oscillator for FM modulation and an output amplifier using an aAs / InGaAs heterojunction FET as an active element.
2. The inside of the RF output terminal 23 and the bias terminals 25 and 26 is surrounded by an amorphous carbon fluoride wall having a width of 80 μm and a height of 100 μm. On top of that, a 300 μm thick Si substrate 17
Cover with. The thickness of the GaAs substrate 11 is 50 μm.
Thus, an Au plating layer for grounding and heat radiation is formed on the back surface. Thereby, a very small transmission module is realized.
【００２５】第３の実施例（図３）は、同じ前記第２の
実施形態例の製造工程に対応するもので、厚さ６６０μ
ｍのＧａＡｓ基板１１上に能動層をエピタキシャル成長
したウェハー１１1 を用いてＭＭＩＣ２の表面工程を行
う。ウェハー１１1 表面全面にＣＶＤによって１００μ
ｍの厚さの非晶質弗化カーボン膜および０．５μｍの厚
さのＳｉＯ2 膜を形成する。ＭＭＩＣ２の能動領域を囲
む幅８０μｍのＳｉＯ 2 膜のパターンを形成し、それを
マスクにＯ2 のプラズマエッチングによって非晶質弗化
カーボン膜をエッチングし、絶縁体壁１６を形成する。
次いでその上に厚さ３００μｍのＳｉ基板１７を接着す
る。次いでＳｉ基板１７を支持板として、ＧａＡｓ基板
１１を厚さ５０μｍまで研磨し、接地用ビアホールを形
成し、さらに裏面に接地および放熱用のＡｕメッキ層２
１を形成する。次いでＳｉ基板１７、さらにＧａＡｓ基
板１１をカットすればモジュール化されたＭＭＩＣ２が
完成する。The third embodiment (FIG. 3) is similar to the second embodiment.
It corresponds to the manufacturing process of the embodiment and has a thickness of 660 μm.
epitaxial growth of active layer on m-type GaAs substrate 11
Wafer 111 The surface process of MMIC2 using
U. Wafer 111 100μ by CVD over the entire surface
m thick amorphous carbon fluoride film and 0.5 μm thick
Sano SiOTwo Form a film. Surrounds the active area of MMIC2
80 μm wide SiO Two Form the pattern of the film and
O on the maskTwo Fluorination by plasma etching
The insulating film 16 is formed by etching the carbon film.
Next, a 300 μm thick Si substrate 17 is bonded thereon.
You. Next, a GaAs substrate is used as the Si substrate 17 as a support plate.
11 is polished to a thickness of 50 μm to form a via hole for grounding.
Au plating layer 2 for grounding and heat dissipation
Form one. Next, the Si substrate 17 and the GaAs base
If the board 11 is cut, the modularized MMIC 2
Complete.
【００２６】第４の実施例（図４）は第３の実施形態例
に対応するもので、ＭＭＩＣ２の能動領域を囲む幅８０
μｍ、高さ３０μｍの非晶質弗化カーボン膜の絶縁体壁
１６に直径２０μｍのビアホールを多数設け、Ａｕのメ
タライズによってＭＭＩＣ２の接地電極４１とＳｉカバ
ー基板１７とを接続している。ここでＳｉカバー基板１
７の内側にはＡｕ層４３が形成されている。入出力端子
２２，２３はＧａＡｓ基板１１上に２０μｍ厚のＡｕメ
ッキ層を形成して、ビームリード型として引き出してい
る。この製造工程としては、第３の実施例（図３）にお
いて、ＳｉＯ2膜マスクを用いたＯ2 のプラズマエッチ
ングによる非晶質弗化カーボン膜の絶縁体壁１６形成の
ときに、ビアホールの開口パターンをＳｉＯ2 膜マスク
に形成しておけば、同時にビアホールが形成でき、次い
でビアホールおよび絶縁体壁１６上面にメタライズすれ
ば良い。The fourth embodiment (FIG. 4) corresponds to the third embodiment, and has a width 80 surrounding the active region of the MMIC 2.
A large number of via holes having a diameter of 20 μm are provided in the insulator wall 16 of an amorphous carbon fluoride film having a thickness of 30 μm and a height of 30 μm, and the ground electrode 41 of the MMIC 2 is connected to the Si cover substrate 17 by metallizing Au. Here, Si cover substrate 1
7, an Au layer 43 is formed. The input / output terminals 22 and 23 are formed as a beam lead type by forming a 20 μm thick Au plating layer on the GaAs substrate 11. In this manufacturing process, in the third embodiment (FIG. 3), when the insulator wall 16 of the amorphous carbon fluoride film is formed by O 2 plasma etching using a SiO 2 film mask, the opening of the via hole is formed. If the pattern is formed on the SiO 2 film mask, a via hole can be formed at the same time, and then the via hole and the upper surface of the insulator wall 16 may be metallized.
【００２７】第５の実施例（図５）は前記第４の実施形
態に対応するもので、ＭＭＩＣ２の能動領域を囲む幅８
０μｍ、高さ３０μｍの非晶質弗化カーボン膜の絶縁体
壁の、入出力電極およびバイアス電極の引き出し部分以
外の上面および側面にＡｕ膜を設け、カバー基板５２に
厚さ３００μｍの抵抗率０．０１Ωｃｍのｎ型低抵抗Ｓ
ｉを用い電気的シールドを得ている。The fifth embodiment (FIG. 5) corresponds to the fourth embodiment, and has a width 8 surrounding the active region of the MMIC 2.
An Au film is provided on the upper and side surfaces of the insulator wall of the amorphous carbon fluoride film having a thickness of 0 μm and a height of 30 μm other than the lead-out portions of the input / output electrodes and the bias electrodes. .01 Ωcm n-type low resistance S
An electric shield is obtained using i.
【００２８】第６の実施例（図６）は前記第５の実施形
態に対応するもので、ＭＭＩＣ２の表面電極の外側に表
面メタライズされた幅８０μｍ、高さ３０μｍの非晶質
弗化カーボン膜の絶縁体壁１６を設け、入出力電極６
２，６３およびバイアス電極を厚さ４０μｍのＧａＡｓ
基板１１の裏側に設け、表面側の線路と直径３０μｍの
ビアホールで接続している。さらに裏面の各電極６２，
６３には、Ａｕメッキによる高さ４０μｍ、直径５０μ
ｍのバンプ６４，６５を設けている。The sixth embodiment (FIG. 6) corresponds to the fifth embodiment. An amorphous carbon fluoride film having a width of 80 .mu.m and a height of 30 .mu.m is formed on the outside of the surface electrode of the MMIC 2 by metallization. Of the input / output electrode 6
GaAs having a thickness of 40 .mu.m
It is provided on the back side of the substrate 11 and is connected to the line on the front side by a via hole having a diameter of 30 μm. Further, each electrode 62 on the back surface,
63 has a height of 40 μm and a diameter of 50 μm by Au plating.
m bumps 64 and 65 are provided.
【００２９】[0029]
【発明の効果】以上説明したように本発明は、半導体装
置の能動領域を囲む絶縁体壁およびこれらのカバーを設
ける構造とすること等により、半導体ウェハー工程を用
いて個別トランジスタやＭＭＩＣをチップ内で封止でき
るので、超小型、低コストのパッケージングあるいはモ
ジュール化された半導体装置が量産でき、マイクロ波・
ミリ波通信装置の量産化、低コスト化に大きく寄与する
半導体装置およびその製造方法を提供できる効果があ
る。As described above, according to the present invention, individual transistors and MMICs can be formed in a chip by using a semiconductor wafer process by providing an insulator wall surrounding the active region of the semiconductor device and a structure for providing these covers. Ultra-small, low-cost packaged or modularized semiconductor devices can be mass-produced.
This has the effect of providing a semiconductor device and a method of manufacturing the same that greatly contribute to mass production and cost reduction of the millimeter wave communication device.
【図１】（ａ）は、本発明の半導体装置の一実施形態例
の斜視図、（ｂ）は、（ａ）の中心部を左右に通る垂直
断面図である。FIG. 1A is a perspective view of an embodiment of a semiconductor device according to the present invention, and FIG. 1B is a vertical sectional view passing right and left through a central portion of FIG.
【図２】第２の実施形態例であって、本発明の技術をＭ
ＭＩＣに対して適用した場合の斜視図である。FIG. 2 is a second embodiment example, in which the technique of the present invention is applied to M
It is a perspective view at the time of applying to MIC.
【図３】（ａ）〜（ｅ）は、第２の実施形態例の製造方
法を工程順に示す、中心部を左右に通る垂直断面図であ
る。FIGS. 3A to 3E are vertical cross-sectional views showing a manufacturing method according to a second embodiment in the order of steps and passing right and left through a central portion.
【図４】第３の実施形態例の、カバー基板が装着される
直前の状態の斜視図である。FIG. 4 is a perspective view of a state immediately before a cover substrate is mounted according to a third embodiment.
【図５】第４の実施形態例の、カバー基板が装着される
直前の状態の斜視図である。FIG. 5 is a perspective view of a state immediately before a cover substrate is mounted according to a fourth embodiment.
【図６】第５の実施形態のＭＭＩＣの、図１（ｂ）と同
様な垂直断面図である。FIG. 6 is a vertical sectional view similar to FIG. 1B, showing an MMIC according to a fifth embodiment;
【図７】従来例の半導体装置の斜視図である。FIG. 7 is a perspective view of a conventional semiconductor device.
１ ＦＥＴチツプ ２ ＭＭＩＣチツプ １１ 半導体基板 １１1 半導体ウェハー １２ 裏面金属膜 ｌ３ ゲート（入力）端子 １４ ドレイン（出力）端子 １５ ソース（接地）端子 １６ 絶縁体壁 １７ カバー基板 ２１ 金メッキ放熱層 ２２ 入力端子 ２３ 出力端子 ２４ 接地端子 ２５，２６ バイアス端子 ４１ 接地電極 ４２ ビアホール ４３ 接地用金属膜 ５１ メタライズ ５２ 低抵抗Ｓｉカバー基板 ６１ 半導体基板中のビアホール ６２ 入力電極 ６３ 出力電極 ６４，６５ バンブ ７１ 入力リード端子 ７２ 出力リード端子 ７３，７４ バイアスリード端子 ７５ パッケージ ７６ キャップ ７７ 金属ベースReference Signs List 1 FET chip 2 MMIC chip 11 Semiconductor substrate 11 1 Semiconductor wafer 12 Backside metal film 13 Gate (input) terminal 14 Drain (output) terminal 15 Source (ground) terminal 16 Insulator wall 17 Cover substrate 21 Gold-plated heat radiation layer 22 Input terminal 23 Output terminal 24 Ground terminal 25, 26 Bias terminal 41 Ground electrode 42 Via hole 43 Ground metal film 51 Metallize 52 Low resistance Si cover substrate 61 Via hole in semiconductor substrate 62 Input electrode 63 Output electrode 64, 65 Bambu 71 Input lead terminal 72 Output Lead terminal 73, 74 Bias lead terminal 75 Package 76 Cap 77 Metal base
Claims (9)
ック集積回路等の半導体装置の能動領域を囲む絶縁体壁
が設けられ、該絶縁体壁上面にカバー基板が装着され
て、前記半導体装置がパッケージングあるいはモジュー
ル化されたことを特徴とする、半導体装置。An insulator wall surrounding an active region of a semiconductor device such as an individual transistor or a microwave monolithic integrated circuit on a semiconductor substrate, and a cover substrate is mounted on an upper surface of the insulator wall. A semiconductor device, wherein the semiconductor device is packaged or modularized.
載の半導体装置。2. The semiconductor device according to claim 1, wherein the cover substrate is a Si substrate.
項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the cover substrate is a ceramic substrate.
の半導体装置。4. The semiconductor device according to claim 1, wherein the cover substrate is a metal plate.
ズされたあるいは導電性のカバー基板と、絶縁体壁にお
けるメタライズとが使用された、請求項１ないし４記載
の半導体装置。5. The semiconductor device according to claim 1, wherein a metallized or conductive cover substrate and metallization on an insulator wall are used to ground the cover substrate.
１ないし５記載の半導体装置。6. The semiconductor device according to claim 1, wherein the input / output electrode is a beam lead.
求項１ないし５記載の半導体装置。7. The semiconductor device according to claim 1, wherein a bump is formed on the input / output electrode.
れている請求項１ないし７記載の半導体装置。8. The semiconductor device according to claim 1, wherein the input / output electrode is provided on a back surface of the semiconductor substrate.
ノリシック集積回路等半導体装置を形成する工程、 ｂ）該装置の能動領域を囲む壁を樹脂等の絶縁体で形成
する工程、 ｃ）該壁の上面にカバー基板を接着する工程、 ｄ）半導体基板の薄化，表面電極と裏面とを接続するビ
アホールの形成，裏面金属膜の形成等の工程、および ｅ）半導体基板およびカバー基板を所定位置毎にカット
し、カットされた各半導体装置を分離する工程を含むこ
とを特徴とする、パッケージングあるいはモジュール化
された半導体装置の製造方法。9. A method of manufacturing a semiconductor device, comprising: a) a step of forming a semiconductor device such as a transistor or a microwave monolithic integrated circuit on a surface of a semiconductor wafer; b) a wall surrounding an active region of the device with an insulator such as a resin. C) a step of bonding a cover substrate to the upper surface of the wall, d) a step of thinning the semiconductor substrate, forming a via hole connecting the front electrode and the back surface, forming a back metal film, and e). A method for manufacturing a packaged or modularized semiconductor device, comprising a step of cutting a semiconductor substrate and a cover substrate at predetermined positions and separating the cut semiconductor devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258597A JP2991168B2 (en) | 1997-09-24 | 1997-09-24 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258597A JP2991168B2 (en) | 1997-09-24 | 1997-09-24 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197564A JPH1197564A (en) | 1999-04-09 |
| JP2991168B2 true JP2991168B2 (en) | 1999-12-20 |
Family
ID=17322488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9258597A Expired - Fee Related JP2991168B2 (en) | 1997-09-24 | 1997-09-24 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991168B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110165B2 (en) * | 2002-10-29 | 2006-09-19 | Wavestream Wireless Technologies | Power management for spatial power combiners |
| FR2879889B1 (en) * | 2004-12-20 | 2007-01-26 | United Monolithic Semiconduct | MINIATURE MICROFREQUENCY HOUSING AND METHOD FOR MANUFACTURING THE HOUSING |
| JP4783272B2 (en) * | 2006-12-01 | 2011-09-28 | 株式会社東芝 | Semiconductor package |
| JP2009176930A (en) | 2008-01-24 | 2009-08-06 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
| JP2010186959A (en) * | 2009-02-13 | 2010-08-26 | Toshiba Corp | Semiconductor package, and method of fabricating the same |
| US8202786B2 (en) * | 2010-07-15 | 2012-06-19 | Infineon Technologies Austria Ag | Method for manufacturing semiconductor devices having a glass substrate |
| JP7135576B2 (en) * | 2018-08-17 | 2022-09-13 | セイコーエプソン株式会社 | Vibrating device, manufacturing method of vibrating device, electronic device and moving object |
-
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| Publication number | Publication date |
|---|---|
| JPH1197564A (en) | 1999-04-09 |
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