JP2985179B2 - RAM simultaneous test circuit - Google Patents
RAM simultaneous test circuitInfo
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は論理LSI（大規模集積回路）の試験容易化
技術に係り、特に複数の被試験RAM（ランダムアクセス
メモリ）の機能試験を並行して実施することを可能なら
しめるRAM同時テスト回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for facilitating the test of a logic LSI (large-scale integrated circuit), and in particular, performs a function test of a plurality of RAMs (random access memories) under test in parallel. The present invention relates to a RAM simultaneous test circuit that can be implemented by using a RAM.
「従来の技術」 LSIの量産時、LSIテスタを用いて、LSIの機能および
電気的特性の試験が行われる。高集積化、製造プロセス
改善等によりコストダウンが進むに従い、LSIテスタを
使用するのに要するコスト、いわゆる測定コストが無視
できなくなってきている。また、LSIの測定時間は、LSI
の受注から客先への引き渡しまでの期間、いわゆるTAT
（ターンアラウンドタイム）に直接影響を与えるため、
測定時間の短縮が切望されている。[Prior Art] At the time of mass production of LSIs, LSI functions and electrical characteristics are tested using an LSI tester. As costs have been reduced due to higher integration, improved manufacturing processes, and the like, the cost of using an LSI tester, that is, the so-called measurement cost, cannot be ignored. The measurement time of the LSI is
The period from order receipt to delivery to customer, so-called TAT
(Turnaround time),
There is a strong need for a reduction in measurement time.
LSIテスタの中には、いわゆるMulti−DUT測定機能
（複数の被試験LSIを同時に測定する機能）を備えたも
のがあり、上述の要望に応えている。この種のLSIテス
タには、多数のテスタピンが設けられていると共に、こ
れらのテスタピンと対応して、被試験LSIに供給する試
験用入力信号の発生回路、被試験LSIからの出力信号を
判定する判定回路、被試験LSIの電気的特性（入力電
流、出力電流、出力電圧等）を測定するDCユニット等の
試験ユニットが多数装備されている。そして、これらの
試験ユニットは対応するテスタピンを介して被試験LSI
のピンに接続されるようになっている。Some LSI testers have a so-called Multi-DUT measurement function (a function of simultaneously measuring a plurality of LSIs to be tested), which meets the above-mentioned demands. This type of LSI tester is provided with a large number of tester pins, and corresponding to these tester pins, a test input signal generating circuit to be supplied to the LSI under test and an output signal from the LSI under test are determined. A large number of test units such as a DC circuit and the like for measuring the electrical characteristics (input current, output current, output voltage, etc.) of the LSI under test are provided. These test units are connected to the LSI under test via the corresponding tester pins.
It is designed to be connected to the pins.
Multi−DUT測定において、これらのテスタピンは、あ
るグループは第１の被試験LSIに、別のあるグループは
第２の被試験LSIにという具合に複数の被試験LSIに分け
て割り当てられる。そして、複数の被試験LSIの試験が
並行して行われる。In the Multi-DUT measurement, these tester pins are assigned to a plurality of LSIs under test, with one group being assigned to the first LSI under test and another being assigned to the second LSI under test. Then, the tests of the plurality of LSIs under test are performed in parallel.
「発明が解決しようとする課題」 ところで、上述したMulti−DUT機能付LSIテスタは非
常に高価である。従って、この種のLSIテスタを導入す
れば、確かにテスト処理能力は向上するものの、設備投
資に膨大な費用を要してしまうという問題があった。ま
た、比較的安価なRAM専用テスタもテスタメーカーによ
って開発されているが、この種のテスタはRAMのテスト
を主目的としており、汎用性に欠けるという問題があっ
た。[Problems to be Solved by the Invention] The above-described LSI tester with a Multi-DUT function is very expensive. Therefore, if this type of LSI tester is introduced, although the test processing ability is certainly improved, there is a problem that an enormous cost is required for capital investment. Testers also develop relatively inexpensive RAM-dedicated testers, but this type of tester is primarily intended for testing RAM and has the problem of lack of versatility.
この発明は上述した事情に鑑みてなされたもので、ピ
ン数の比較的少ない安価な汎用テスタによって複数のRA
Mの機能試験を同時に並行して実行することを可能にす
るRAM同時テスト回路を提供することを目的としてい
る。The present invention has been made in view of the above circumstances, and a plurality of RAs are provided by an inexpensive general-purpose tester having a relatively small number of pins.
It is an object of the present invention to provide a RAM simultaneous test circuit capable of executing M functional tests in parallel.
「課題を解決するための手段」 この発明は、LSIテスタから供給されるテストデータ
を被試験RAMに書き込み、その書き込まれたテストデー
タを読み出す機能試験を複数の被試験RAMに対して並行
して実施するRAM同時テスト回路であって、前記複数の
被試験RAMに共用して設けられ、前記LSIテスタから前記
複数の被試験RAMに対して連続して順次書き込まれるテ
ストデータを期待値データとして格納する期待値データ
記憶手段と、前記複数の被試験RAMから連続して順次読
み出される読み出しデータと前記期待値データ記憶手段
から読み出された期待値データとをそれぞれ比較する前
記複数の被試験RAMに対応して設けられた複数の比較手
段と を具備することを特徴としている。[Means for Solving the Problems] The present invention writes a test data supplied from an LSI tester into a RAM under test, and performs a function test for reading the written test data in parallel with a plurality of RAMs under test. A RAM simultaneous test circuit to be implemented, which is provided commonly to the plurality of RAMs to be tested, and stores test data continuously and sequentially written from the LSI tester to the plurality of RAMs to be tested as expected value data. Expected value data storage means, and the plurality of RAMs under test for comparing read data sequentially read sequentially from the plurality of RAMs under test with expected value data read from the expected value data storage means. And a plurality of comparing means provided correspondingly.
「作用」 上記構成によれば、書込モード時、LSIテスタから供
給されたテストデータは複数の被試験RAMに書き込まれ
ると同時に期待値記憶手段に書き込まれる。そして、読
出モード時、複数の被試験RAMから連続して順次読み出
されたデータは対応する比較手段によって各々期待値記
憶手段に記憶された対応するデータと比較される。そし
て、上記比較結果から、複数の被試験RAMの機能が正常
であるか否かが判定される。[Operation] According to the above configuration, in the write mode, the test data supplied from the LSI tester is written to the plurality of RAMs under test and simultaneously to the expected value storage means. Then, in the read mode, the data sequentially and sequentially read from the plurality of RAMs under test are compared with the corresponding data stored in the expected value storage means by the corresponding comparison means. Then, based on the comparison result, it is determined whether or not the functions of the plurality of RAMs under test are normal.
「実施例」 以下、図面を参照して本発明の一実施例について説明
する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例によるRAM同時テスト回
路および被試験RAMを示す回路図である。この図におい
て、1Aおよび1Bは各々被試験RAMであり、16×ｍの記憶
番地を有している。そして、各記憶番地は４ビットの記
憶容量を有する。これらの被試験RAM1Aおよび1Bの各入
力端子は、１メーク型リレースイッチ3Aおよび3Bを介し
て、図示してないLSIテスタのテスタピンに接続されて
いる。そして、LSIテスタから各入力端子に、書込デー
タD0〜D3、アドレスデータA0〜An、出力イネーブル信号
OE、書込イネーブル信号WEが供給されるようになってい
る。そして、被試験RAM1Aおよび1Bにおいては、アドレ
スデータA0〜ｎの上位ビットデータによって列指定（CO
L0〜ｍ）、下位ビットデータによって行指定（０〜Ｆ）
が行われ、当該記憶番地におけるデータ書き込みおよび
データ読み出しが行われる。FIG. 1 is a circuit diagram showing a RAM simultaneous test circuit and a RAM under test according to an embodiment of the present invention. In this figure, 1A and 1B are RAMs to be tested, each having a storage address of 16 × m. Each storage address has a storage capacity of 4 bits. The input terminals of the RAMs 1A and 1B to be tested are connected to tester pins of an LSI tester (not shown) via 1-make relay switches 3A and 3B. Then, the write data D 0 to D 3 , the address data A 0 to An, the output enable signal
OE and a write enable signal WE are supplied. Then, in the tested RAMs 1A and 1B, a column is designated by the upper bit data of the address data A 0 to n (CO
L 0 to m), line designation by lower bit data (0 to F)
Is performed, and data writing and data reading at the storage address are performed.
２は期待値レジスタである。この期待値レジスタ２の
各入力端子は、１メーク型リレースイッチ４を介してLS
Iテスタのテスタピンに接続されており、各入力端子に
は書込データD0〜D3、出力イネーブル信号OE、書込イネ
ーブル信号WEが供給されるようになっている。また、LS
IテスタからのテストクロックTCLKがNORゲート８を介
し、シフトクロックSCLKとして供給されるようになって
いる。第２図は期待値レジスタ２の内部構成を示す回路
図である。この回路は４ビットのレジスタREG1〜REG17
が縦続接続されてなり、４ビット17ステージのシフトレ
ジスタとして機能する。各レジスタにはシフトクロック
SCLKが供給されるようになっている。また、初段のREG1
のデータ入力端子I0〜I3にはセレクタS0〜S3の出力端が
接続されている。これらのセレクタS0〜S3の一方の入力
端子にはレジスタREG16の出力端子O0〜O3が各々接続さ
れ、他方の入力端子にはデータD0〜D3が各々接続されて
いる。そして、信号OEおよびWEがインバータＶおよびＷ
を介してセレクト信号ＬおよびＳとして供給され、これ
らのセレクト信号によって、初段レジスタREG1への入力
データが切り換えられるようになっている。2 is an expected value register. Each input terminal of the expected value register 2 is connected to the LS through a one-make relay switch 4.
Is connected to the tester pin of I tester, the input write data D 0 to D to the terminal 3, the output enable signal OE, a write enable signal WE is adapted to be supplied. Also, LS
A test clock TCLK from the I tester is supplied as a shift clock SCLK via a NOR gate 8. FIG. 2 is a circuit diagram showing an internal configuration of the expected value register 2. This circuit is a 4-bit register REG1-REG17
Are cascade-connected to function as a 4-bit 17-stage shift register. Each register has a shift clock
SCLK is supplied. Also, the first stage REG1
The data input terminal I 0 ~I 3 is connected to the output terminal of the selector S 0 to S 3. These are the one input terminal of the selector S 0 to S 3 is connected to the output terminal O 0 ~ O 3 registers REG16 each data D 0 to D 3 are respectively connected to the other input terminal. Then, signals OE and WE are applied to inverters V and W
, Are supplied as select signals L and S through these terminals, and the input data to the first-stage register REG1 is switched by these select signals.
5Aおよび5Bは、各々４ビットのフリップフロップであ
り、被試験RAM1Aおよび1Bの出力データO0A〜O3AおよびO
0B〜O3Bが、１メーク型リレースイッチ6Aおよび6Bを介
し、入力データとして供給される。これらのフリップフ
ロップ5Aおよび5Bのクロック端子CKには、LSIテスタか
らのテストクロックTCLKがインバータ９を介して供給さ
れる。10Aおよび10Bは、各々比較回路である。比較回路
10Aは、フリップフロップ5Aの出力データSO0A〜SO3Aと
期待値レジスタ２の出力データEO0〜EO3とを対応するビ
ット同志比較し、いずれかのビットにおいて不一致が検
出された場合に検出信号F11を出力する。同様に、比較
回路10Bは、フリップフロップ5Aの出力データSO0B〜SO3
Bと期待値レジスタ２の出力データEO0〜EO3との比較を
行い、不一致が検出された場合に検出信号F12を出力す
る。5A and 5B are 4-bit flip-flops, respectively, and output data O 0 A to O 3 A and O 3 A of RAM under test 1A and 1B.
0 B to O 3 B are supplied as input data via the 1-make relay switches 6A and 6B. The test clock TCLK from the LSI tester is supplied to the clock terminals CK of these flip-flops 5A and 5B via the inverter 9. 10A and 10B are comparison circuits, respectively. Comparison circuit
10A is bit-comrades compared to the corresponding output data SO 0 A~SO 3 A flip-flop 5A and output data EO 0 ~EO 3 expectation value register 2, when a mismatch is detected in any bit The detection signal F11 is output. Similarly, the comparison circuit 10B outputs the output data SO 0 B to SO 3 of the flip-flop 5A.
B and compares the output data EO 0 ~EO 3 expectation value register 2, and outputs a detection signal F12 when a mismatch is detected.
11AはＲ−Ｓフリップフロップであり、LSIテスタから
供給されるスタート信号STATによってセットされ、検出
信号F11によってリセットされる。12Aはフリップフロッ
プであり、クロック端子CKにLSIテスタからのテストク
ロックTCLKが供給され、このテストクロックTCLKのタイ
ミングでＲ−Ｓフリップフロップ11Aの出力データを取
り込み、信号FLAG11として出力する。13AはANDゲートで
あり、フリップフロップ12Aの出力データと検出信号F11
との論理積を出力する。RSフリップフロップ11B、フリ
ップフロップ12B、ANDゲート13Bは検出信号F12に対して
設けられたものであり、Ｒ−Ｓフリップフロップ11A、
フリップフロップ12A、ANDゲート13Aからなる回路と同
様の構成となっている。14はORゲートであり、ANDゲー
ト13A、13Bの出力データの論理和を信号FLAG2として出
力する。15はトランスファー型リレースイッチであり、
接点1aおよび1bを有するスイッチS1と、接点2aおよび2b
を有するスイッチS2とからなる。これらのスイッチはLS
Iテスタから供給されるコントロール信号RLによって切
り換えられる。そして、ORゲート14の出力信号FLAG2、
フリップフロップ12Aの出力信号FLAG11、フリップフロ
ップ12Bの出力信号FLAG12の内、いずれかが信号FLGとし
て検出される。11A is an RS flip-flop, which is set by a start signal STAT supplied from an LSI tester and reset by a detection signal F11. A flip-flop 12A is supplied with a test clock TCLK from an LSI tester to a clock terminal CK, captures output data of the RS flip-flop 11A at the timing of the test clock TCLK, and outputs it as a signal FLAG11. 13A is an AND gate, which outputs the output data of the flip-flop 12A and the detection signal F11.
And is output. The RS flip-flop 11B, the flip-flop 12B, and the AND gate 13B are provided for the detection signal F12, and the RS flip-flop 11A,
It has the same configuration as the circuit including the flip-flop 12A and the AND gate 13A. An OR gate 14 outputs a logical sum of output data of the AND gates 13A and 13B as a signal FLAG2. 15 is a transfer type relay switch,
Switch S1 having contacts 1a and 1b, and contacts 2a and 2b
And a switch S2 having These switches are LS
It is switched by a control signal RL supplied from the I tester. Then, the output signal FLAG2 of the OR gate 14,
Either the output signal FLAG11 of the flip-flop 12A or the output signal FLAG12 of the flip-flop 12B is detected as the signal FLG.
次に、このRAM同時テスト回路の動作を説明する。RAM
の機能試験には、被試験RAMにおいて、記憶領域内の各
番地におけるデータ“0"および“1"の書込／読出が正し
く行われるか否かを確認するデータチェックと、アドレ
ス指定が正常に行われるか否かを確認するアドレスチェ
ックがある。Next, the operation of the RAM simultaneous test circuit will be described. RAM
In the functional test, in the RAM under test, a data check for confirming whether writing / reading of data “0” and “1” at each address in the storage area is performed correctly, and an address specification is normally performed. There is an address check to see if this is done.
第３図は、データチェック実行時における回路各部の
動作を示すタイムチャートである。このタイムチャート
の前半は、被試験RAM1Aおよび1Bの各番地および期待値
レジスタ２にテストデータを書き込むデータライト期間
ＴWにおける動作、後半は、被試験RAM1Aおよび1Bから記
憶データを読み出して期待値レジスタ２内の対応するデ
ータと比較するデータリード期間ＴRにおける動作が示
されている。FIG. 3 is a time chart showing the operation of each part of the circuit when executing the data check. The first half of this time chart shows the operation in each address of the RAMs 1A and 1B under test and the data write period TW in which test data is written to the expected value register 2, and the latter half reads out the stored data from the RAMs 1A and 1B and The operation in the data read period TR for comparing with the corresponding data in the data is shown.
データライト期間ＴWにおいて、まず、被試験RAM1Aお
よび1Bの記憶領域COL0へのデータ書込が行われる。この
期間、LSIテスタからは、アドレスデータA0〜An、書込
データD0〜D3が所定のタイミングで切り換えられて順次
出力され、これらが被試験RAM1Aおよび1Bに供給され
る。ここで、アドレスデータA0〜Anとしては、データ00
〜0Fが順次供給され、これらと対応する書込データとし
てはデータA051A253〜ＡE5F（ただし、添字０〜Ｆは番
地と対応させて付したものである）が順次供給される。
また、これらアドレスデータA0〜Anおよび書込データD0
〜D3の切り換わり時点から一定時間経過する毎に、LSI
テスタから負のパルスが出力され、これが書込イネーブ
ル信号WEとして被試験RAM1Aおよび1Bに供給される。そ
して、この書込イネーブル信号WEが“L"レベルになった
時点で、被試験RAM1Aおよび1BのアドレスデータA0〜An
と対応する番地にデータD0〜D3が書き込まれる。このよ
うにして、第４図に示すように、被試験RAM1Aおよび1B
の記憶領域COL0（00〜0F番地）に、データA051A253〜Ａ
E5Fが各々書き込まれる。In the data write period TW, firstly, data writing to the storage area COL 0 of the test RAM1A and 1B are performed. This period, from the LSI tester, is sequentially output address data A 0 .about.An, the write data D 0 to D 3 are switched at a predetermined timing, it is supplied to the DUT RAM1A and 1B. Here, as address data A 0 to An, data 00
To 0F are sequentially supplied, and data A 0 5 1 A 2 5 3 to AE 5 F (subscripts 0 to F are provided in correspondence with addresses) are sequentially supplied as write data corresponding thereto. You.
The address data A 0 to An and the write data D 0
Every time a certain length of time has elapsed since switched the time of the ~D 3, LSI
The tester outputs a negative pulse, which is supplied as a write enable signal WE to the RAMs under test 1A and 1B. Then, when the write enable signal WE becomes "L" level, the address data A 0 of the test RAM1A and 1B .about.An
Data D 0 to D 3 are written to the corresponding addresses and. In this way, as shown in FIG. 4, the tested RAMs 1A and 1B
Data A 0 5 1 A 2 5 3 to A in storage area COL 0 (addresses 00 to 0F)
E5F is written respectively.
一方、この期間、LSIテスタからは、アドレスデータA
0〜ｎおよび書込データD0〜３の切り換わりと同期して
テストクロックTCLKが出力される。そして、この時、コ
ントロール信号CONTは“L"レベルなので、テストクロッ
クTCLKはNORゲート８によって反転され、シフトクロッ
クSCLKとして期待値レジスタ２に供給される。そして、
信号OEが“H"レベルであり、かつ、シフトクロックSCLK
の立ち上がり時点において信号WEが“L"レベルであるの
で、セレクタS0〜S3によってデータD0〜D3が選択され、
被試験RAM1Aおよび1Bに書き込まれたのと同じデータが
期待値レジスタ２に読み込まれる。そして、この読み込
まれたデータは、シフトクロックSCLKが供給されるに従
い、レジスタREG1からレジスタREG16まで順次シフトさ
れる。そして、16個のシフトクロックSCLKが出力される
と、期待値レジスタ２の各レジスタREG1〜REG17には、
第５図に示すようにデータが格納される。このようにし
て、レジスタREG16〜REG1は、被試験RAM1Aおよび1Bの00
〜0F番地の各記憶データと同じデータが期待値データと
して各々記憶される。On the other hand, during this period, the address data A is output from the LSI tester.
The test clock TCLK is output in synchronization with the switching of 0 to n and the write data D 0 to 3 . At this time, since the control signal CONT is at the “L” level, the test clock TCLK is inverted by the NOR gate 8 and supplied to the expected value register 2 as the shift clock SCLK. And
When the signal OE is at “H” level and the shift clock SCLK
Since the signal WE is at the “L” level at the rise of the data, the data D 0 to D 3 are selected by the selectors S 0 to S 3 ,
The same data written in the RAMs under test 1A and 1B is read into the expected value register 2. Then, the read data is sequentially shifted from the register REG1 to the register REG16 as the shift clock SCLK is supplied. When the 16 shift clocks SCLK are output, the registers REG1 to REG17 of the expected value register 2 include:
Data is stored as shown in FIG. In this way, the registers REG16 to REG1 store the RAMs under test 1A and 1B
The same data as the stored data at addresses 0 to 0F is stored as expected value data.
次に、被試験RAM1Aおよび1Bの記憶領域COL1へのデー
タ書込が行われる。この期間、アドレスデータA0〜Anと
しては、データ10〜1Fが供給され、これらと対応する書
込データとしてはデータ510A11512〜51EA1F（ただし、
添字10〜1Fは番地と対応させて付したものである）が供
給される。そして、これらアドレスデータA0〜Anおよび
書込データD0〜D3と共に書込イネーブル信号WEが供給さ
れ、第３図に示すように、被試験RAM1Aおよび1Bの記憶
領域COL1の各アドレス10〜1Fには、データ510A11512〜5
1EA1Fが書き込まれる。Next, data writing to the storage area COL 1 under test RAM1A and 1B are performed. This period, the address data A 0 .about.An, data 10~1F is supplied, these and corresponding data 5 10 as write data to A 11 5 12 ~5 1 EA 1 F ( where
Subscripts 10 ~ 1 F are those marked in correspondence with address) is supplied. Then, a write enable signal WE is supplied together with the address data A 0 to An and the write data D 0 to D 3 , and as shown in FIG. 3, each address 10 in the storage area COL 1 of the RAM under test 1 A and 1 B is supplied. ~ 1F, data 5 10 A 11 5 12 ~ 5
1 EA 1 F is written.
一方、この期間も、LSIテスタからは、アドレスデー
タA0〜ｎおよび書込データD0〜３の切り換わりと同期し
てテストクロックTCLKが出力されるが、コントロール信
号CONTが“H"レベルなので、シフトクロックSCLKは出力
されない。従って、期待値レジスタ２の記憶データは変
化しない。そして、以後、同様にして、被試験RAM1Aお
よび1Bの記憶領域COL2〜COLmへのデータ書込が行われ
る。そして、全アドレスへのデータ書込が終了すると、
被試験RAM1Aおよび1Bは第４図に示す記憶状態となる。
以上のようにして被試験RAM1Aおよび1Bの全記憶領域（C
OL0〜COLm）へのデータ書き込みが終了すると、LSIテス
タからスタート信号STATが出力され、Ｒ−Ｓフリップフ
ロップ11Aおよび11Bがセットされる。On the other hand, during this period, from the LSI tester, although address data A 0 ~n and write data D 0 ~ 3 of switched in synchronization with test clock TCLK is output, the control signal CONT is "H" level so , The shift clock SCLK is not output. Therefore, the data stored in the expected value register 2 does not change. Then, thereafter, in the same manner, data writing to the storage area COL 2 ~COLm under test RAM1A and 1B are performed. When data writing to all addresses is completed,
The test RAMs 1A and 1B are in the storage state shown in FIG.
As described above, all the storage areas (C
When the data write to the OL 0 ~COLm) is completed, the start signal STAT from the LSI tester is output, R-S flip-flop 11A and 11B are set.
次に、データリード期間ＴRにおける動作を説明す
る。まず、被試験RAM1Aおよび1Bの記憶領域COL0の記憶
データが読み出される。LSIテスタからは、アドレスデ
ータA0〜Anが所定のタイミングで切り換えられて順次出
力され、これらが被試験RAM1Aおよび1Bに供給される。
ここで、アドレスデータA0〜Anとしては、データ00〜0F
が供給される。また、これらアドレスデータA0〜Anの切
り換わり時点から一定時間経過する毎に、LSIテスタか
ら負のパルスが出力され、これが出力イネーブル信号OE
として被試験RAM1Aおよび1Bに供給される。そして、出
力イネーブル信号OEが“L"レベルになった時点で、被試
験RAM1Aおよび1BにおけるアドレスデータA0〜ｎと対応
する番地の記憶データが、出力データO0A〜O3Aおよび出
力データO0B〜O3Bとして出力され、フリップフロップ5A
および5Bに各々供給される。また、この期間、LSIテス
タからは、アドレスデータA0〜Anの切り換わりと同期し
てテストクロックTCLKが出力され、これがインバータ９
によって反転されてフリップフロップ5Aおよび5Bにクロ
ックとして供給される。そして、データO0A〜O3Aおよび
O0B〜O3Bは、インバータ９から出力されるテストクロッ
クTCLKの反転信号の立ち上がり時に、フリップフロップ
5Aよおび5Bに読み込まれて出力データSO0A〜SO3Aおよび
SO0B〜SO3Bとして各々出力される。このようにして、被
試験RAM1Aおよび1Bの記憶領域COL0（00〜0F番地）にお
ける各記憶データが順次読み出され、データSO0A〜SO3A
およびSO0B〜SO3Bとして比較回路10Aおよび10Bに順次供
給される。Next, the operation in the data read period TR will be described. First, data stored in the storage area COL 0 of the test RAM1A and 1B are read. From the LSI tester, is sequentially output address data A 0 .about.An is switched at a predetermined timing, it is supplied to the DUT RAM1A and 1B.
Here, as address data A 0 to An, data 00 to 0F
Is supplied. Also, every time a predetermined time elapses from the switching of the address data A 0 to An, a negative pulse is output from the LSI tester, and this output enable signal OE is output.
Is supplied to the RAM under test 1A and 1B. Then, when the output enable signal OE is set to the "L" level, the data stored at the address corresponding to the address data A 0 ~n in tested RAM1A and 1B are, output data O 0 A to O 3 A and the output data Output as O 0 B to O 3 B, flip-flop 5A
And 5B respectively. During this period, the test clock TCLK is output from the LSI tester in synchronization with the switching of the address data A 0 to An, and this is output to the inverter 9.
And supplied as a clock to flip-flops 5A and 5B. And data O 0 A to O 3 A and
O 0 B to O 3 B are flip-flops when the inverted signal of the test clock TCLK output from the inverter 9 rises.
Output data SO 0 A to SO 3 A which are read into 5A and 5B and
Output as SO 0 B to SO 3 B, respectively. In this way, the respective storage data in the storage areas COL 0 (addresses 00 to 0F) of the RAMs 1A and 1B to be tested are sequentially read, and the data SO 0 A to SO 3 A
And SO 0 B to SO 3 B are sequentially supplied to the comparison circuits 10A and 10B.
また、この期間において、コントロール信号CONTは
“L"レベルなので、テストクロックTCLKはNORゲート８
によって反転されてシフトクロックSCLKとして期待値レ
ジスタ２に供給される。そして、信号WEが“H"レベルで
あり、かつ、シフトクロックSCLKの立ち上がり時点にお
いて信号OEが“L"レベルであるので、セレクタS0〜S3に
よってレジスタREG16の出力データが選択され、期待値
レジスタ２においてはシフトクロックSCLKに応じて記憶
データのローテートシフト（巡回シフト）動作が行われ
る。In this period, since the control signal CONT is at the “L” level, the test clock TCLK is supplied to the NOR gate 8.
And supplied to the expected value register 2 as the shift clock SCLK. Since the signal WE is at the “H” level and the signal OE is at the “L” level at the rise of the shift clock SCLK, the output data of the register REG16 is selected by the selectors S 0 to S 3 , and the expected value In register 2, a rotate shift (cyclic shift) operation of stored data is performed according to shift clock SCLK.
第６図はシフトクロックSCLKに対する期待値レジスタ
２の記憶データの遷移を示したものである。この図に示
すように、期待値レジスタ２では、シフトクロックSCLK
に応じ、レジスタREG1〜REG16間でローテートシフトが
行われる。そして、レジスタREG16の記憶データは最終
段のレジスタREG17を介して期待値データEO0〜EO3とし
て比較回路10Aおよび10Bに供給される。このデータリー
ド期間ＴRの直前において、レジスタREG16〜REG1には、
被試験RAM1Aおよび1Bの00〜0F番地に対応する期待値デ
ータが記憶されており、第１発目のシフトクロックSCLK
の入力によって00番地に対応する期待値データが、第２
発目のシフトクロックSCLKの入力によって01番地に対応
する期待値データが、という具合にシフトクロックSCLK
に応じて00〜0F番地に対応する期待値データEO0〜EO3が
順次出力され、比較回路10Aおよび10Bに供給される。FIG. 6 shows a transition of data stored in the expected value register 2 with respect to the shift clock SCLK. As shown in this figure, in the expected value register 2, the shift clock SCLK
, A rotate shift is performed between the registers REG1 to REG16. Then, the data stored in the register REG16 is supplied to the comparison circuit 10A and 10B as the expected value data EO 0 ~EO 3 via the register REG17 in the last stage. Immediately before the data read period TR, the registers REG16 to REG1 contain:
The expected value data corresponding to the addresses 00 to 0F of the RAMs 1A and 1B to be tested is stored, and the first shift clock SCLK
The expected value data corresponding to address 00 is entered in the second
The expected value data corresponding to address 01 is input by the input of the first shift clock SCLK, and so on.
Expected value data EO 0 ~EO 3 corresponding to 00~0F address are sequentially output and supplied to the comparison circuit 10A and 10B in accordance with the.
そして、比較回路10Aによって、出力信号SO0A〜SO3A
と期待値データEO0〜EO3とが比較され、対応する各ビッ
ト間で不一致が検出された場合に検出信号F11が出力さ
れる。同様に、比較回路10Bによって、出力信号SO0B〜S
O3Bと期待値データEO0〜EO3とが比較される。そして、
検出信号F11が出力されると、Ｒ−Ｓフリップフロップ1
1Aがリセットされる。そして、その直後のテストクロッ
クTCLKの立ち上がり時に、フリップフロップ11Aの出力
データがフリップフロップ12Aに取り込まれ、信号FLAG1
1として出力される。検出信号F12が出力された場合も同
様である。Then, the output signals SO 0 A to SO 3 A are output by the comparison circuit 10A.
Is compared with the expected value data EO 0 to EO 3, and when a mismatch is detected between corresponding bits, a detection signal F11 is output. Similarly, the output signals SO 0 B to S
O 3 B is compared with expected value data EO 0 to EO 3 . And
When the detection signal F11 is output, the RS flip-flop 1
1A is reset. Then, at the rise of the test clock TCLK immediately after that, the output data of the flip-flop 11A is taken into the flip-flop 12A, and the signal FLAG1
Output as 1. The same applies when the detection signal F12 is output.
第７図は、データリード期間ＴRにおける回路動作を
示したものであり、被試験RAM1Aの00番地および被試験R
AM1Bの02番地の記憶データが異常である場合を例に、不
良検出タイミングを示したものである。このように、被
試験RAM1Aあるいは1Bから読み出された記憶データに不
良があった場合、テストクロックTCLKの立ち下がり時
に、検出信号F11あるいはF12が出力される。また、検出
信号F11が出力された場合はそれ以降信号FLAG11が“L"
レベルとなり、検出信号F12が出力された場合はそれ以
降信号FLAG12が“L"レベルとなる。このようにして、被
試験RAM1Aおよび1Bにおける記憶データの判定が行われ
る。FIG. 7 shows the circuit operation during the data read period TR.
This figure shows the failure detection timing by taking as an example a case where the storage data at address 02 of AM1B is abnormal. As described above, when there is a defect in the storage data read from the RAM under test 1A or 1B, the detection signal F11 or F12 is output when the test clock TCLK falls. When the detection signal F11 is output, the signal FLAG11 thereafter becomes “L”.
Level, and when the detection signal F12 is output, the signal FLAG12 thereafter becomes "L" level. In this way, the determination of the data stored in the test RAMs 1A and 1B is performed.
次に、被試験RAM1Aおよび1Bの記憶領域COL1における
記憶データの読み出し判定が行われる。LSIテスタから
はアドレスデータA0〜Anとして、データ10〜1Fが出力さ
れ、出力イネーブル信号OEと共に、被試験RAM1Aおよび1
Bに順次供給される。そして、被試験RAM1Aおよび1Bの10
〜1F番地の記憶データが順次読み出され、フリップフロ
ップ5Aおよび5Bを介し、データSO0A〜SO3AおよびSO0B〜
S03Bとして比較回路10Aおよび10Bに供給される。Next, read determination of the storage data in the storage area COL 1 under test RAM1A and 1B are performed. As address data A 0 .about.An from LSI tester, data 10~1F is output, the output enable signal OE, tested RAM1A and 1
B is sequentially supplied. And 10 of RAM1A and 1B under test
11F are sequentially read out, and the data SO 0 A to SO 3 A and SO 0 B〜 are read out through the flip-flops 5A and 5B.
It is supplied to the comparison circuit 10A and 10B as S 0 3B.
上記動作と並行して期待値レジスタ２から期待値デー
タEO0〜EO3が出力される。前述した第４図に示すよう
に、被試験RAM1Aおよび1Bの記憶状態は、各列において
は行番号に応じてA5A5〜と変化し、列番号が１つ変わる
毎に、行番号に対する記憶データの並びが１番地シフト
するようになっている。従って、このRAMテスト回路で
は、以下説明するように、記憶領域COL0の期待値データ
を１クロック位相シフトしたデータを以て記憶領域COL1
の期待値データとして供給するようにしている。In parallel with the above operation, expected value data EO 0 to EO 3 are output from expected value register 2. As shown in FIG. 4 described above, the storage state of the RAMs under test 1A and 1B changes from A5A5 to A5A in each column according to the row number, and each time the column number changes by one, the storage data for the row number changes. The arrangement shifts by one address. Therefore, in this RAM test circuit below as described, stores the expected value data storage area COL 0 with a 1 clock phase shifted data area COL 1
Is supplied as expected value data.
この期間においても、アドレスデータA0〜Anの切り換
えと同期してテストクロックTCLKが出力される。しか
し、この場合、テストクロックTCLKの第１発目の出力時
点では、コントロール信号CONTが“H"レベルであり、シ
フトクロックSCLKが出力されず、期待値レジスタ２にお
いてローテートシフト動作は行われない。そして、テス
トクロックTCLKの第２発目〜第16発目に対してはシフト
クロックSCLKが出力される。この結果、記憶領域COL1の
期待値データとしては、前述した記憶領域COL0の期待値
データよりも１クロック位相が遅れたデータが順次出力
される。In this period, the test clock TCLK is output in synchronization with the switching of the address data A 0 .about.An. However, in this case, at the time of the first output of the test clock TCLK, the control signal CONT is at the “H” level, the shift clock SCLK is not output, and the expected value register 2 does not perform the rotate shift operation. The shift clock SCLK is output for the second to sixteenth test clocks TCLK. As a result, as the expected value data in the storage area COL 1, data one clock phase delayed are sequentially output than the expected value data storage area COL 0 described above.
そして、記憶領域COL0の場合と同様に被試験RAM1Aお
よび1Bの記憶データと期待値データEO0〜EO3との比較が
行われる。以後、記憶領域COL2〜COLnについても記憶領
域COL1の場合と同様の動作により記憶データの確認が行
われる。The comparison in the case of storage area COL 0 and similarly to be tested RAM1A and 1B of the stored data with the expected value data EO 0 ~EO 3 is performed. Thereafter, confirmation of the stored data is performed by the case and the same operation storage area COL 1 also storage area COL 2 ~COLn.
次にアドレスチェックについて説明する。アドレスチ
ェックもデータチェックと同様の手順で行われる。デー
タライト期間ＴWにおいて、被試験RAM1Aおよび1Bの各記
憶領域（COL0〜COLm）には、第８図に示すデータが書き
込まれる。ここで、記憶データは行番号に応じて012〜E
Fと変化しており、列番号が１つシフトする毎に行番号
に対する記憶データの並びが１番地シフトするようにな
っている。このような記憶状態にすることで、行指定に
対する動作確認と列指定に対する動作確認が可能となっ
ている。Next, the address check will be described. The address check is performed in the same procedure as the data check. In the data write period TW, the respective storage areas of the test RAM1A and 1B (COL 0 ~COLm), the data shown in FIG. 8 is written. Here, the stored data is 012 to E according to the row number.
F, and the arrangement of the stored data with respect to the row number shifts by one address each time the column number shifts by one. With such a storage state, it is possible to confirm the operation for the row designation and the operation confirmation for the column designation.
データリード期間ＴRにおいては、被試験RAM1Aおよび
1BにアドレスデータA0〜Anが供給されて記憶データが順
次読み出されると共に、期待値レジスタ２から対応する
期待値データが順次読み出され、両者の比較が行われ
る。データチェックの場合と同様に、１つの記憶領域
（列番号を同じくする記憶番地）のチェックは、16発の
テストクロックTCLKに同期して行われる。In the data read period TR, the RAM under test 1A and
Together with the address data A 0 .about.An is stored data are supplied are sequentially read in 1B, the expected value data from the corresponding expected value register 2 are sequentially read out, both comparisons are performed. As in the case of the data check, the check of one storage area (the storage address having the same column number) is performed in synchronization with the 16 test clocks TCLK.
第９図〜第11図はこれら16発のテストクロックTCLKと
出力される期待値レジスタ２の記憶状態との対応を示し
たものであり、第９図は記憶領域COL0のチェック時、第
10図は記憶領域COL1のチェック時、第11図は記憶領域CO
L2のチェック時の期待値レジスタ２のデータ記憶状態を
示したものである。これらの図に示すように、記憶領域
COL0のチェック時には期待値データとして0,1,2,〜,E,F
が、記憶領域COL1のチェック時には期待値データF,0,1,
〜,D,Eが、という具合に列番号が１つ変わる毎に１番地
分シフトして期待値データが供給される。この列が変わ
る毎に行われる期待値データのシフトは、前述したデー
タチェックと同様、コントロール信号CONTによってシフ
トクロックSCLKを１発だけキャンセルすることによって
行われる。このようにして、データチェックの場合と同
様の手順で、第８図のテストデータに従ったアドレスチ
ェックが行われる。Figure 9 - Figure 11 is shows the correspondence between the storage state of the expected value register 2 output these 16 rounds of the test clock TCLK, FIG. 9 when the check storage area COL 0, the
FIG. 10 shows the storage area COL 1 when checked, and FIG. 11 shows the storage area CO
Shows the data storage state of the expected value register 2 during the checking L 2. As shown in these figures, the storage area
When COL 0 is checked, 0, 1, 2, ..., E, F
However, when the storage area COL 1 is checked, the expected value data F, 0, 1,
, D, and E are shifted by one address each time the column number changes by one, and the expected value data is supplied. The shift of the expected value data performed every time this column changes is performed by canceling only one shift clock SCLK by the control signal CONT as in the data check described above. In this way, the address check according to the test data in FIG. 8 is performed in the same procedure as in the data check.
このRAMテスト回路を用いる場合、トランスファー型
リレースイッチ15（第１図）は、スイッチS2を接点2a側
に切り換え、信号FLAG2を観測しながら、上述の手順で
被試験RAM1Aおよび1Bの機能試験を進める。そして、試
験中に信号FLAG2が検出された場合は、スイッチS2を接
点2b側に切り換える。そして、スイッチS1を接点1a側に
切り換えて信号FLAG11を確認し、スイッチS1を接点1b側
に切り換えて信号FLAG12を確認する。このようにするこ
とで、複数の被試験RAMの機能判定が、多くのテスタピ
ンを使用することなく能率的に行われる。When using the RAM test circuit, transfer type relay switch 15 (FIG. 1) switches the switch S 2 to the contact 2a side, while observing the signal FLAG2, a functional test of the test RAM1A and 1B in accordance with the procedure described above Proceed. Then, if the signal FLAG2 is detected during the test, switches the switch S 2 to the contact 2b side. Then, check the signal FLAG11 switches the switch S 1 to the contact 1a side to confirm the signal FLAG12 switches the switch S 1 to the contact 1b side. In this way, the function determination of the plurality of RAMs under test is efficiently performed without using many tester pins.
そして、第12図のフローチャートに示すように、機能
試験で合格となった被試験RAMに対しては、DC（直流）
テストが実施される。以下、このRAMテスト回路を用い
た場合におけるDCテストの手順について説明する。Then, as shown in the flowchart of FIG. 12, for the RAM under test that has passed the functional test, a DC (direct current)
A test is performed. Hereinafter, a procedure of a DC test using the RAM test circuit will be described.
まず、入力電流テストの場合を説明する。被試験RAM1
Aの入力電流をテストする場合は、スイッチ3AのみをON
とし、スイッチ４および3BはOFFとする。このようにす
ることで、被試験RAM1Aの入力端子のみがLSIテスタと接
続され、入力電流のテストが可能となる。被試験RAM1B
をテストする場合も同様である。First, the case of the input current test will be described. RAM under test 1
When testing the input current of A, turn ON only switch 3A
And switches 4 and 3B are OFF. By doing so, only the input terminal of the RAM under test 1A is connected to the LSI tester, and the input current can be tested. RAM under test 1B
The same applies when testing.
次に、出力電流テストの場合を説明する。被試験RAM1
Aの出力電流をテストする場合は、スイッチ6Aおよび6B
をOFFとし、トランスファー型リレースイッチ７を被試
験RAM1Aの出力側に切り換える。このようにすること
で、被試験RAM1Aの出力端子がトランスファーリレー型
スイッチ７を介してLSIテスタと接続され、出力電流の
テストが可能となる。被試験RAM1Bをテストする場合も
同様である。なお、本発明のRAM同時テスト回路は、複
数個のRAMデバイスとLSIテスタとの間に介在させて実施
される。また、単一のLSIの中の所定のロジック回路と
複数のRAMが混在しているような場合では、本発明のRAM
同時テスト回路を同LSIの中に集積して同LSI内の複数の
RAMのテストを行うようにしてもよい。Next, the case of the output current test will be described. RAM under test 1
When testing the A output current, use switches 6A and 6B
Is turned off, and the transfer type relay switch 7 is switched to the output side of the RAM 1A under test. By doing so, the output terminal of the RAM under test 1A is connected to the LSI tester via the transfer relay type switch 7, and the output current can be tested. The same applies when testing the RAM under test 1B. The RAM simultaneous test circuit of the present invention is implemented by interposing between a plurality of RAM devices and an LSI tester. Further, in a case where a predetermined logic circuit and a plurality of RAMs are mixed in a single LSI, the RAM of the present invention is used.
Simultaneous test circuits are integrated in the same LSI and multiple
A test of the RAM may be performed.
「発明の効果」 以上説明したように、この発明によれば、複数の被試
験RAMに共用して設けられ、LSIテスタから複数の被試験
RAMに対して連続して順次書き込まれるテストデータを
期待値データとして格納する期待値データ記憶手段と、
複数の被試験RAMから連続して順次読み出される読み出
しデータと期待値データ記憶手段から読み出された期待
値データとをそれぞれ比較する複数の被試験RAMに対応
して設けられた複数の比較手段とを設けたので、比較的
ピン数の少ない安価な汎用テスタによって複数の被試験
RAMの機能試験を同時に並行して実施することができ
る。[Effects of the Invention] As described above, according to the present invention, a plurality of RAMs to be tested are provided in
Expected value data storage means for storing test data continuously and sequentially written to the RAM as expected value data;
A plurality of comparing means provided corresponding to the plurality of RAMs to be tested for respectively comparing read data sequentially read from the plurality of RAMs to be tested and expected value data read from the expected value data storage means; , So multiple inexpensive general-purpose testers with relatively few pins
RAM functional tests can be performed simultaneously in parallel.
第１図はこの発明の一実施例によるRAMテスト回路の回
路図、第２図は同実施例における期待値レジスタ２の構
成を示す回路図、第３図は同実施例における動作を示す
タイムチャート、第４図は同実施例におけるデータチェ
ック用テストデータマップ、第５図は同実施例において
テストデータ書込終了時点における期待値レジスタ２の
記憶状態を示す図、第６図は同実施例のデータチェック
時における期待値レジスタ２の記憶データの遷移を示す
図、第７図は同実施例におけるデータリード期間におけ
る不良検出タイミングを示すタイムチャート、第８図は
同実施例におけるアドレスチェック用テストデータマッ
プ、第９図〜第11図は同実施例におけるアドレスチェッ
ク時の期待値レジスタ２の記憶状態を示す図、第12図は
同実施例を採用した場合のRAMの試験手順を示すフロー
チャートである。 1A、1B……被試験RAM、２……期待値レジスタ、10A、10
B……比較回路。FIG. 1 is a circuit diagram of a RAM test circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a configuration of an expected value register 2 in the embodiment, and FIG. 3 is a time chart showing an operation in the embodiment. FIG. 4 is a test data map for data check in the embodiment, FIG. 5 is a diagram showing the storage state of the expected value register 2 at the end of test data writing in the embodiment, and FIG. FIG. 7 is a diagram showing a transition of data stored in the expected value register 2 at the time of data check, FIG. 7 is a time chart showing a failure detection timing in a data read period in the embodiment, and FIG. 8 is test data for address check in the embodiment. FIGS. 9 to 11 are diagrams showing the storage state of the expected value register 2 at the time of address check in the embodiment, and FIG. 12 is a diagram showing a case where the embodiment is adopted. 9 is a flowchart showing a test procedure of the RAM in the case of FIG. 1A, 1B ... RAM under test, 2 ... Expected value register, 10A, 10
B: Comparison circuit.
Claims (1)
被試験RAMに書き込み、その書き込まれたテストデータ
を読み出す機能試験を複数の被試験RAMに対して並行し
て実施するRAM同時テスト回路であって、 前記複数の被試験RAMに共用して設けられ、前記LSIテス
タから前記複数の被試験RAMに対して連続して順次書き
込まれるテストデータを期待値データとして格納する期
待値データ記憶手段と、 前記複数の被試験RAMから連続して順次読み出される読
み出しデータと前記期待値データ記憶手段から読み出さ
れた期待値データとをそれぞれ比較する前記複数の被試
験RAMに対応して設けられた複数の比較手段と を具備することを特徴とするRAM同時テスト回路。1. A RAM simultaneous test circuit for writing test data supplied from an LSI tester to a RAM under test and performing a function test for reading the written test data in parallel on a plurality of RAMs under test. An expected value data storage unit that is provided in common with the plurality of RAMs to be tested and stores test data that is sequentially written from the LSI tester to the plurality of RAMs under test as expected value data; A plurality of RAMs provided corresponding to the plurality of RAMs to be tested, which compare read data sequentially read from the plurality of RAMs to be tested and expected value data read from the expected value data storage means, respectively. A RAM simultaneous test circuit, comprising: comparing means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117994A JP2985179B2 (en) | 1989-05-11 | 1989-05-11 | RAM simultaneous test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02297236A JPH02297236A (en) | 1990-12-07 |
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Family Applications (1)
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Family Cites Families (3)
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|---|---|---|---|---|
| JPS52130533A (en) * | 1976-04-27 | 1977-11-01 | Fujitsu Ltd | Memory card tester |
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1989
- 1989-05-11 JP JP1117994A patent/JP2985179B2/en not_active Expired - Fee Related
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