JP3538334B2 - Memory test method, memory test circuit, and semiconductor integrated circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ランダムアクセス
メモリ（以下、ＲＡＭという）のテスト技術に関するも
のである。The present invention relates is, random access memory (hereinafter referred to as RAM) it relates to test technology.

【０００２】[0002]

【従来の技術】図２は、従来のメモリテスト回路を示す
構成図である。半導体集積回路１にＲＡＭ２と共に形成
された従来のメモリテスト回路１０は、信号線Ｌ１を介
してテスト信号Ｓｔを入力し、該テスト信号Ｓｔの状態
に基づいた制御信号Ｓ１１を該ＲＡＭ２に送ると共に、
テストモードまたは通常モードを設定するモード設定信
号Ｓ１１ａ，Ｓ１１ｂを発生する制御部１１と、アドレ
ス供給部１２と、データ供給部１３と、比較回路１４と
で構成されている。アドレス供給部１２は、外部アドレ
スＡＤｏを入力する信号線Ｌ２と該ＲＡＭ２と制御部１
１との間に接続され、制御部１１からのモード設定信号
Ｓ１１ａによりテストモードが設定されたときには、内
部アドレスＡＤｉを生成してＲＡＭ２に与え、通常モー
ドが設定されたときには、外部アドレスＡＤｏをＲＡＭ
２に伝達する機能を有している。データ供給部１３は、
データを伝送する信号線Ｌ３とＲＡＭ２と制御部１１と
比較回路１４との間に接続され、該ＲＡＭ２にアクセス
するデータＤを該信号線Ｌ３を介して入出力すると共
に、テストモードが設定されたときには、ＲＡＭ２から
読出されたデータＤｒに対応する期待値データＤｓを比
較回路１４側へ出力するものである。比較回路１４は、
データ供給部１３とＲＡＭ２との間に接続され、ＲＡＭ
２から読出されたデータＤｒと期待値データＤｓを比較
し、この比較結果を、信号線Ｌｐを介して外部に出力す
る回路である。2. Description of the Related Art FIG. 2 is a configuration diagram showing a conventional memory test circuit. A conventional memory test circuit 10 formed together with a RAM 2 in a semiconductor integrated circuit 1 inputs a test signal St via a signal line L1, sends a control signal S11 based on the state of the test signal St to the RAM 2,
It comprises a control unit 11 for generating mode setting signals S11a and S11b for setting a test mode or a normal mode, an address supply unit 12, a data supply unit 13, and a comparison circuit 14. The address supply unit 12 includes a signal line L2 for inputting the external address ADo, the RAM 2 and the control unit 1.
1 when the test mode is set by the mode setting signal S11a from the control unit 11, the internal address ADi is generated and supplied to the RAM 2, and when the normal mode is set, the external address ADo is stored in the RAM 2.
2 has a function of transmitting the information. The data supply unit 13
The signal line L3 for transmitting data, the RAM 2, the control unit 11, and the comparison circuit 14 are connected to each other. Data D for accessing the RAM 2 is input / output via the signal line L3, and the test mode is set. Sometimes, the expected value data Ds corresponding to the data Dr read from the RAM 2 is output to the comparison circuit 14 side. The comparison circuit 14
A RAM connected between the data supply unit 13 and the RAM 2;
2 is a circuit that compares the data Dr read from the data No. 2 with the expected value data Ds and outputs the comparison result to the outside via the signal line Lp.

【０００３】次に、ＲＡＭ２のテストを行う場合のメモ
リテスト回路１０の動作を説明する。テスト信号Ｓｔが
例えば“Ｈ”になってテストの実行が指示されると、制
御部１１は制御信号Ｓ１１をＲＡＭ２に与えると共に、
テストモードをモード設定信号Ｓ１１ａ，Ｓ１１ｂで示
す。モード設定信号Ｓ１１ａにより、テストモードが指
示されたアドレス供給部１２は、内部アドレスＡＤｉを
順次に生成してＲＡＭ２に与える。モード設定信号Ｓ１
１ｂによってテストモードが指示されたデータ供給部１
３は、このとき信号線Ｌ３から与えられたテスト用デー
タＤをＲＡＭ２に与えると共に、該データＤに対応する
期待値データＤｓを比較回路１４に与える。Next, the operation of the memory test circuit 10 when testing the RAM 2 will be described. When the test signal St becomes, for example, “H” and the execution of the test is instructed, the control unit 11 supplies the control signal S11 to the RAM 2 and
The test mode is indicated by mode setting signals S11a and S11b. The address supply unit 12 instructed in the test mode by the mode setting signal S11a sequentially generates the internal address ADi and supplies the internal address ADi to the RAM 2. Mode setting signal S1
1b, the data supply unit 1 in which the test mode is designated
3 supplies the test data D supplied from the signal line L3 to the RAM 2 at this time, and also supplies the expected value data Ds corresponding to the data D to the comparison circuit 14.

【０００４】ＲＡＭ２は制御信号Ｓ１１によってアクセ
ス制御され、データ供給部１３から与えられたデータＤ
を内部アドレスＡＤｉの位置に書込み、それを読出して
記憶データＤｒとして比較回路１４に与える。比較回路
１４は、データＤｓとデータＤｒを比較し、ＲＡＭ２中
の内部アドレスＡＤｉに対応するメモリセルへのアクセ
スが正常か異常かを判断し、正常の場合には“Ｌ”の出
力信号Ｓ１４を信号線Ｌｐから出力し、異常の場合には
“Ｈ”の出力信号Ｓ１４を信号線Ｌｐから出力する。The access of the RAM 2 is controlled by a control signal S 11, and the data D
Is written at the position of the internal address ADi, and is read and applied to the comparison circuit 14 as storage data Dr. The comparison circuit 14 compares the data Ds and the data Dr to determine whether the access to the memory cell corresponding to the internal address ADi in the RAM 2 is normal or abnormal. If the access is normal, the output signal S14 of “L” is output. The signal is output from the signal line Lp, and if abnormal, the output signal S14 of “H” is output from the signal line Lp.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、従来の
図２のメモリテスト回路１０では、次のような課題があ
った。出力信号Ｓ１４を観測することにより、ＲＡＭ２
が異常なメモリを含むか否かを判定することができる
が、どのメモリセルが異常かは示していないので、不良
解析や、不良メモリセルを置き換えるための冗長検索が
困難であった。また、半導体集積回路が複数のＲＡＭ２
や他の順序回路等を有する場合には、複数のＲＡＭ２に
対するテストと該他の順序回路等の試験を別々に行うの
で、総合的な半導体集積回路に対するテスト結果を出す
のに、多大な時間を要するという課題があった。However, the conventional memory test circuit 10 shown in FIG. 2 has the following problems. By observing the output signal S14, the RAM2
It is possible to determine whether a memory cell includes an abnormal memory or not. However, since it does not indicate which memory cell is abnormal, it has been difficult to perform a failure analysis and a redundant search for replacing a defective memory cell. Further, the semiconductor integrated circuit has a plurality of RAMs 2
And other sequential circuits, etc., a test for a plurality of RAMs 2 and a test for the other sequential circuits are performed separately. Therefore, it takes a lot of time to obtain a comprehensive test result for a semiconductor integrated circuit. There was a problem that it required.

【０００６】[0006]

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１及び第２の発明は、メモリテス
ト方法を、正規メモリセルアレイの全アドレスに書き込
まれたテストデータを順次読出して対応する期待値デー
タに一致するか否かを比較し、前記正規メモリセルアレ
イから読出されたテストデータの内で前記期待値データ
と異なるものがあった場合に、その異なるテストデータ
が読出された前記正規メモリセルアレイのアドレスを記
憶し、前記正規メモリセルアレイにおける全アドレスの
テストデータの比較が終了し、かつその比較処理中に前
記期待値データと異なるものが検出された場合に、冗長
メモリセルアレイに書き込まれたテストデータを順次読
出して対応する期待値データに一致するか否かを比較
し、前記冗長メモリセルアレイから読出されたテストデ
ータが前記期待値データに一致した時に、そのテストデ
ータが読出された該冗長メモリセルアレイのアドレスに
前記異なるテストデータが読出された前記正規メモリセ
ルアレイのアドレスを割当てるように構成している。 In order to solve the above-mentioned problems, first and second inventions of the present invention provide a memory tester.
Write method to all addresses of the normal memory cell array
The read out test data is read sequentially and the corresponding expected value data is read out.
Whether the memory cell matches the normal memory cell array.
The expected value data in the test data read from
If there is something different, the different test data
Indicates the address of the read normal memory cell array.
Recall that all addresses in the normal memory cell array
The comparison of test data is completed and during the comparison process
If something different from the expected value data is detected,
Test data written to the memory cell array is read sequentially.
And compare it with the corresponding expected value data
Test data read from the redundant memory cell array.
When the data matches the expected value data, the test data
Data is read from the address of the redundant memory cell array
The normal memory cell from which the different test data has been read.
It is configured to assign addresses of the array.

【０００７】第３及び第４の発明は、メモリテスト回路
を、正規メモリセルアレイ及び冗長メモリセルアレイか
ら読出されたテストデータが対応する期待値データに一
致するか否かを比較する比較手段と、前記正規メモリセ
ルアレイから読出されたテストデータの内で前記期待値
データと異なるものがあった場合に、その異なるテスト
データが読出された前記正規メモリセルアレイのアドレ
スを記憶する記憶手段と、前記正規メモリセルアレイ中
の不良メモリセルを前記冗長メモリセルアレイのメモリ
セルで置換えるアドレス割当手段とを備え、前記正規メ
モリセルアレイの全アドレスに書込まれたテストデータ
を順次読出して対応する期待値データと異なるものが検
出された場合に、前記冗長メモリセルアレイのテストデ
ータを順次読出して対応する期待値データに一致するか
否かを比較し、該冗長メモリセルアレイから読出された
テストデータが該期待値データに一致した時に、そのテ
ストデータが読出された冗長メモリセルアレイのアドレ
スに前記記憶手段に記憶された前記不良メモリセルのア
ドレスを割当てるように構成している。 The third and fourth inventions provide a memory test circuit.
Are the normal memory cell array and the redundant memory cell array
Test data read from the
Comparing means for comparing whether or not there is a match;
Of the expected value in the test data read from the array
If there is something different from the data, that different test
The address of the normal memory cell array from which data was read.
Storage means for storing the data in the normal memory cell array.
The defective memory cell in the memory of the redundant memory cell array.
Address assigning means for replacing cells with cells.
Test data written to all addresses of the memory cell array
Are read out sequentially, and those that differ from the corresponding expected value data are detected.
When the test data is output, the test data of the redundant memory cell array is output.
Data is read out sequentially and matches the corresponding expected value data
Whether or not the data is read from the redundant memory cell array.
When the test data matches the expected value data,
Address of the redundant memory cell array from which the
Address of the defective memory cell stored in the storage means.
It is configured to assign dresses.

【０００８】第１〜第４の発明では、このような構成を
採用したことにより、ＲＡＭの正規メモリセルアレイの
中に不良メモリセルが存在するか否かを試験するだけで
なく、不良メモリセルが存在する場合には、冗長メモリ
セルアレイの中から正常なメモリセルを探し出し、その
不良メモリセルを正常な冗長メモリセルで置換えること
ができる。 In the first to fourth inventions, such a configuration is provided.
By adopting, the regular memory cell array of RAM
Just test if there are any bad memory cells inside
No, if there is a defective memory cell, the redundant memory
Find a normal memory cell from the cell array,
Replacing bad memory cells with normal redundant memory cells
Can be.

【０００９】第５〜第８の発明は、それぞれ自己テスト
回路を有するＮ（Ｎは、２以上の整数）個のＲＡＭと、
複数のフリップフロップを持つ周辺回路とを有し、該複
数のフリップフロップが縦続接続されてシフト動作でデ
ータを転送するスキャンチェーンが形成された半導体集
積回路において、各ＲＡＭの自己テスト回路として、第
３の発明のようなメモリテスト回路を設けている。 The fifth to eighth inventions each have a self-test
N (N is an integer of 2 or more) RAMs having circuits;
A peripheral circuit having a plurality of flip-flops;
Flip-flops are cascaded and shifted by shift operation.
Semiconductors with scan chains to transfer data
In the integrated circuit, a self-test circuit for each RAM
A memory test circuit as in the third invention is provided.

【００１０】[0010]

【００１１】[0011]

【００１２】[0012]

【００１３】[0013]

【００１４】[0014]

【００１５】[0015]

【００１６】[0016]

【００１７】[0017]

【００１８】[0018]

【００１９】[0019]

【００２０】[0020]

【００２１】[0021]

【００２２】[0022]

【００２３】[0023]

【００２４】[0024]

【００２５】[0025]

【００２６】[0026]

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すメモリテスト回
路の構成図である。このメモリテスト回路２０は、従来
の図２と同様に、半導体集積回路１１にＲＡＭ１２と共
に設けられ、該ＲＡＭ１２のテストを行う回路であり、
信号線Ｌ１を介してテスト信号Ｓｔを入力し、該テスト
信号Ｓｔの状態に基づいた制御信号Ｓ２１を該ＲＡＭ１
２に送ると共に、テストモードまたは通常モードを設定
するモード設定信号Ｓ２１ａ，Ｓ２１ｂを発生する制御
部２１と、外部アドレスＡＤｏを入力する信号線Ｌ２と
該ＲＡＭ１２との間に設けられたアドレス供給部２２
と、ＲＡＭ１２にアクセスするデータＤを入出力する信
号線Ｌ３とＲＡＭ１２との間に設けられたデータ供給部
２３と、比較回路２４とを備えている。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a configuration diagram of a memory test circuit showing a first embodiment of the present invention. The memory test circuit 20 is provided in the semiconductor integrated circuit 11 together with the RAM 12 and tests the RAM 12, as in the conventional circuit shown in FIG.
A test signal St is input via a signal line L1, and a control signal S21 based on the state of the test signal St is transmitted to the RAM1.
2 and a control unit 21 for generating mode setting signals S21a and S21b for setting a test mode or a normal mode, and an address supply unit 22 provided between the signal line L2 for inputting an external address ADo and the RAM 12.
A data supply unit 23 provided between the RAM 12 and a signal line L3 for inputting and outputting data D for accessing the RAM 12; and a comparison circuit 24.

【００２７】図３は、図１中のアドレス供給部２２の構
成例を示す回路図である。アドレス供給回路２２は、通
常モードのときには外部アドレスＡＤｏをＲＡＭ１２に
与え、テストモードのときには内部で作成した内部アド
レスＡＤｉをＲＡＭ１２に与えるものであり、該内部ア
ドレスＡＤｉを生成するカウンタ等で構成された内部ア
ドレス発生回路２２ａと、外部アドレスＡＤｏ及び該内
部アドレスＡＤｉを入力とするセレクタ２２ｂとを有し
ている。セレクタ２２ｂは、モード設定信号Ｓ２１ａが
テストモードを示すときに、内部アドレスＡＤｉを選択
し、通常モードを示すときには外部アドレスＡＤｏを選
択する構成になっている。FIG. 3 is a circuit diagram showing a configuration example of the address supply unit 22 in FIG. The address supply circuit 22 supplies an external address ADo to the RAM 12 in the normal mode, and supplies an internally generated internal address ADi to the RAM 12 in the test mode, and includes a counter for generating the internal address ADi. It has an internal address generation circuit 22a and a selector 22b that receives the external address ADo and the internal address ADi as inputs. The selector 22b selects the internal address ADi when the mode setting signal S21a indicates the test mode, and selects the external address ADo when the mode setting signal S21a indicates the normal mode.

【００２８】図４は、図１中のデータ供給部２３の構成
例を示す回路図である。信号線Ｌ３は、データ供給部２
３を通って比較回路２４に接続されている。これに対
し、データ供給部２３は、信号線Ｌ３から与えられたデ
ータＤをＲＡＭ１２に与える信号線Ｌ３ａと、モード設
定信号Ｓ２１ｂで通常モードに設定された時にはＲＡＭ
１２から読出されたデータＤｒを信号線Ｌ３に与えて外
部に転送し、テストモードが設定されたときにはハイイ
ンピーダンスとなるスリーステート回路２３ａとで構成
されている。このような構成にすることで、通常モード
のときには、信号線Ｌ３から与えられたデータＤがＲＡ
Ｍ１２に与えられ、ＲＡＭ１２から読出されたデータＤ
ｒが信号線Ｌ３を介して外部に与えられるようになって
いる。また、テストモードが設定されたときには、信号
線Ｌ３から与えられたデータＤをテストデータＤｔとし
てＲＡＭ１２に与えると共に、信号線Ｌ３が比較回路１
４に接続されているので、該データＤを期待値データＤ
ｓとして比較回路２４に与えるようになっている。FIG. 4 is a circuit diagram showing a configuration example of the data supply unit 23 in FIG. The signal line L3 is connected to the data supply unit 2
3 and connected to the comparison circuit 24. On the other hand, the data supply unit 23 includes a signal line L3a for providing the data D supplied from the signal line L3 to the RAM 12, and a RAM when the mode is set to the normal mode by the mode setting signal S21b.
The data Dr read out of the circuit 12 is supplied to a signal line L3 and transferred to the outside, and is configured by a three-state circuit 23a which becomes high impedance when a test mode is set. With such a configuration, in the normal mode, data D given from signal line L3 is RA
Data D given to M12 and read from RAM 12
r is supplied to the outside via the signal line L3. When the test mode is set, the data D supplied from the signal line L3 is supplied to the RAM 12 as test data Dt, and the signal line L3 is
4 is connected to the expected value data D
This is given to the comparison circuit 24 as s.

【００２９】比較回路２４は、期待値データＤｓとＲＡ
Ｍ１２から読出されたデータＤｒを比較し、書込みを行
ったメモリセルのアクセスが正常であったか異常であっ
たかを判定し、該判定結果を示す出力信号Ｓ２４を信号
線Ｌｐｆを介して出力する構成になっている。このメモ
リテスト回路２０には、さらに、フェイルアドレス抽出
手段２５が設けられている。フェイルアドレス抽出手段
は、２入力ＡＮＤゲート２５ａ及びスリーステート回路
２５ｂで構成されている。ＡＮＤゲート２５ａの一方の
入力側は、信号線Ｌｐｆに接続され、他方の入力側は、
信号線Ｌ４を介して外部からリペア信号Ｓｒｐを入力す
る構成になっている。ＡＮＤゲート２５ａの出力端子
は、スリーステート回路２５ｂに接続されている。スリ
ーステート回路２５ｂの入力端には、アドレス供給部２
２の出力端子が接続され、該スリーステート回路２５ｂ
の出力端子が信号線Ｌ３に接続されている。The comparison circuit 24 calculates the expected value data Ds and RA
The data Dr read from M12 is compared to determine whether the access of the memory cell to which writing has been performed is normal or abnormal, and an output signal S24 indicating the determination result is output via the signal line Lpf. ing. The memory test circuit 20 is further provided with a fail address extracting means 25. The fail address extracting means includes a two-input AND gate 25a and a three-state circuit 25b. One input side of the AND gate 25a is connected to the signal line Lpf, and the other input side is
The configuration is such that the repair signal Srp is input from the outside via the signal line L4. The output terminal of the AND gate 25a is connected to the three-state circuit 25b. The input terminal of the three-state circuit 25b has an address supply unit 2
2 is connected to the three-state circuit 25b.
Are connected to the signal line L3.

【００３０】次に、メモリテスト回路２０の動作を説明
する。“Ｈ”のテスト信号Ｓｔが与えられると、制御部
２１は、アドレス供給部２２及びデータ供給部２３に対
し、モード設定信号Ｓ２１ａ，Ｓ２１ｂでテストモード
を指定すると共に、テストモードでのアクセス制御を行
うための制御信号Ｓ２１をＲＡＭ１２に与える。Next, the operation of the memory test circuit 20 will be described. When the test signal St of “H” is given, the control unit 21 specifies the test mode with the mode setting signals S21a and S21b to the address supply unit 22 and the data supply unit 23, and controls the access control in the test mode. A control signal S21 for performing the operation is given to the RAM 12.

【００３１】モード設定信号Ｓ２１ａを入力したアドレ
ス供給部２２では、テストモードをとなり、セレクタ２
２ｂが内部アドレス発生回路２２ａの生成した内部アド
レスＡＤｉを選択し、ＲＡＭ１２に与える。モード設定
信号Ｓ２１ｂを入力してテストモードが設定されたデー
タ供給部２３では、外部から与えられたデータＤをテス
ト用データＤｔとし、信号線Ｌ３ａを介してＲＡＭ１２
に与える。制御信号Ｓ２１に基づき、ＲＡＭ１２がこの
データＤｔをアドレスＡＤｉのメモリセルに書込む。Ｒ
ＡＭ１２の読出しを行うときには、アドレスＡＤｉのメ
モリセルに格納されたデータを読出しデータＤｒとして
読出す。ＲＡＭ１２から読出されたデータＤｒは、比較
回路２４のみに与えられる。比較回路２４は、与えられ
たデータＤｒとこのときにデータ供給部２３から与えら
れた期待値データＤｓとを比較し、一致していれば
“Ｌ”、不一致の場合には“Ｈ”を出力信号Ｓ２４とし
て出力する。In the address supply unit 22 to which the mode setting signal S21a has been input, the test mode is set and the selector 2
2b selects the internal address ADi generated by the internal address generation circuit 22a and gives it to the RAM 12. In the data supply unit 23 to which the test mode is set by inputting the mode setting signal S21b, the data D supplied from outside is used as the test data Dt, and the RAM 12 is connected to the RAM 12 via the signal line L3a.
Give to. Based on the control signal S21, the RAM 12 writes the data Dt into the memory cell at the address ADi. R
When reading the AM12, the data stored in the memory cell at the address ADi is read as the read data Dr. Data Dr read from RAM 12 is applied only to comparison circuit 24. The comparison circuit 24 compares the given data Dr with the expected value data Ds given from the data supply unit 23 at this time, and outputs "L" if they match and outputs "H" if they do not match. Output as signal S24.

【００３２】出力信号Ｓ２４が“Ｈ”の場合、つまり、
ＲＡＭ１２から読出されたデータＤｒが期待値データＤ
ｓと異なる場合には、例えばリペア信号Ｓｒｐを“Ｈ”
にしておけばＡＮＤゲート２５ａが“Ｈ”を出力するの
で、トライステート回路２５ｂがオンする。スリーステ
ート回路２５ｂがオン状態になると、アドレス供給部２
２が出力している内部アドレスＡＤｉが、信号線Ｌ３に
与えられる。この内部アドレスＡＤｉは、対象となるデ
ータＤｒが書き込まれていた不良メモリセルのアドレス
（以下、このアドレスをフェイルアドレスという）であ
り、フェイルアドレスが信号線Ｌ３を介して外部に出力
されることになる。テスト信号Ｓｔが“Ｌ”のときに
は、通常動作が指定されている。このときには、制御部
２１がアドレス供給部２２及びデータ供給部２３に対
し、モード設定信号Ｓ２１ａ，Ｓ２１ｂで通常モードを
指定すると共に、通常モードでのアクセス制御を行うた
めの制御信号Ｓ２１をＲＡＭ１２に与える。When the output signal S24 is "H", that is,
The data Dr read from the RAM 12 is the expected value data D
s, the repair signal Srp is set to “H”, for example.
Since the AND gate 25a outputs "H", the tristate circuit 25b is turned on. When the three-state circuit 25b is turned on, the address supply unit 2
2 is supplied to the signal line L3. The internal address ADi is an address of a defective memory cell in which the target data Dr has been written (hereinafter, this address is referred to as a fail address), and the fail address is output to the outside via the signal line L3. Become. When the test signal St is “L”, the normal operation is designated. At this time, the control unit 21 specifies the normal mode with the mode setting signals S21a and S21b to the address supply unit 22 and the data supply unit 23, and supplies the RAM 12 with a control signal S21 for performing access control in the normal mode. .

【００３３】通常モードが指示されたアドレス供給部２
２では、セレクタ２２ｂが信号線Ｌ２から与えられた外
部アドレスＡＤｏをＲＡＭ１２に与える。通常モードが
指示されたデータ供給部２３では、ＲＡＭ１２に書込む
とき、信号線Ｌ３から与えられたデータＤを信号線Ｌ３
ａを介してＲＡＭ１２に与える。制御信号Ｓ２１に基づ
き、ＲＡＭ１２がこのデータＤをアドレスＡＤｏのメモ
リセルに書き込む。ＲＡＭ１２の読出しを行うときに
は、アドレスＡＤｏのメモリセルに格納されたデータＤ
ｒを読出す。ＲＡＭ１２から読出されたデータＤｒは、
データ供給部２３内のスリーステート回路２３ａを介し
て信号線Ｌ３に与えられ、該データＤｒは信号線Ｌ３を
介して外部に出力される。Address supply unit 2 in which normal mode is specified
In 2, the selector 22b gives the RAM 12 the external address ADo given from the signal line L2. In the data supply unit 23 in which the normal mode has been instructed, the data D given from the signal line L3 is written to the signal line L3 when writing into the RAM 12.
a to the RAM 12 Based on the control signal S21, the RAM 12 writes the data D into the memory cell at the address ADo. When reading data from the RAM 12, the data D stored in the memory cell at the address ADo is read.
Read r. The data Dr read from the RAM 12 is
The data Dr is supplied to the signal line L3 via the three-state circuit 23a in the data supply unit 23, and the data Dr is output to the outside via the signal line L3.

【００３４】以上のように、この第１の実施形態では、
制御部２１，アドレス供給部２２、データ供給部２３及
び比較回路２４を備えた従来と同様のメモリテスト回路
２０に、ＡＮＤゲート２５ａとスリーステート回路２５
ｂとからなるフェイルアドレス抽出手段２５を設けたの
で、従来と同様に、テストパターンを用いなくても自動
的にＲＡＭ１２のテストを行えるばかりなく、フェイル
アドレスが出力できるようになり、不良メモリセルを置
換するための冗長検索ができる。As described above, in the first embodiment,
An AND gate 25a and a three-state circuit 25 are added to a conventional memory test circuit 20 including a control unit 21, an address supply unit 22, a data supply unit 23, and a comparison circuit 24.
b, the fail address extracting means 25 comprising the memory cell b can be provided, so that the RAM 12 can be automatically tested without using a test pattern, and the fail address can be output as in the prior art. Redundant search for replacement is possible.

【００３５】第２の実施形態 図５は、本発明の第２の実施形態を示すメモリテスト回
路の構成図である。このメモリテスト回路３０は、第１
の実施形態と同様に、半導体集積回路１１内にＲＡＭ１
２に対応して設けられて該ＲＡＭ１２のテストを行う回
路であり、第１の実施形態と同様の制御部３１、アドレ
ス供給部３２、データ供給部３３、比較回路３４、及び
フェイルアドレス抽出手段３５を構成するＡＮＤゲート
３５ａ及びスリーステート回路３５ｂを有し、これらが
図１と同様に接続されている。このメモリテスト回路３
０には、第１の実施形態には無かったカウンタ３７が新
たに設けられている。カウンタ３７は、比較回路３４の
出力側の信号線Ｌｐｆに接続され、比較回路３４の出力
信号Ｓ３４が“Ｈ”になる回数をカウントし、オーバー
フローした場合に、オーバーフロー信号ＯＦを出力する
ようになっている。 Second Embodiment FIG. 5 is a configuration diagram of a memory test circuit according to a second embodiment of the present invention. The memory test circuit 30 has a first
As in the first embodiment, the RAM 1 is stored in the semiconductor integrated circuit 11.
2, a control unit 31, an address supply unit 32, a data supply unit 33, a comparison circuit 34, and a fail address extraction unit 35 similar to those of the first embodiment. And an AND gate 35a and a three-state circuit 35b, which are connected in the same manner as in FIG. This memory test circuit 3
At 0, a counter 37 not provided in the first embodiment is newly provided. The counter 37 is connected to the signal line Lpf on the output side of the comparison circuit 34, counts the number of times the output signal S34 of the comparison circuit 34 becomes “H”, and outputs an overflow signal OF when an overflow occurs. ing.

【００３６】次に、このメモリテスト回路の動作を説明
する。テスト信号Ｓｔが“Ｈ”なると、制御部３１は、
アドレス供給部３２及びデータ供給部３３に対し、モー
ド設定信号Ｓ３１ａ，Ｓ３１ｂでテストモードを指定す
ると共に、テストモードでのアクセス制御を行うための
制御信号Ｓ３１をＲＡＭ１２に与える。Next, the operation of the memory test circuit will be described. When the test signal St becomes “H”, the control unit 31
To the address supply unit 32 and the data supply unit 33, the test mode is designated by the mode setting signals S31a and S31b, and a control signal S31 for performing access control in the test mode is given to the RAM 12.

【００３７】テストモードが指示されたアドレス供給部
３２は、内部アドレスＡＤｉをＲＡＭ１２に与える。テ
ストモードが設定されたデータ供給部３３は、外部から
与えられたデータＤをテスト用データＤｔとしてＲＡＭ
１２に与える。制御信号Ｓ３１に基づき、ＲＡＭ１２が
このデータＤｔをアドレスＡＤｉのメモリセルに書込
む。ＲＡＭ１２の読出しを行うときには、アドレスＡＤ
ｉのメモリセルに格納されたデータを読出しデータＤｒ
として読出す。比較回路３４は、与えられたデータＤｒ
とこのときにデータ供給部３３から与えられた期待値デ
ータＤｓとを比較し、一致していれば“Ｌ”、不一致の
場合には“Ｈ”を信号Ｓ３４として出力する。出力信号
Ｓ３４が“Ｈ”の場合、ＡＮＤゲート３５ａが“Ｈ”を
出力するので、トライステート回路３５ｂがオンし、ア
ドレス供給部３２が出力している内部アドレスＡＤｉ
が、信号線Ｌ３に与えられる。The address supply unit 32 instructed in the test mode gives the internal address ADi to the RAM 12. The data supply unit 33 in which the test mode is set uses the data D supplied from the outside as the test data Dt in the RAM.
Give to 12. Based on the control signal S31, the RAM 12 writes the data Dt into the memory cell at the address ADi. When reading the RAM 12, the address AD
Read data stored in the memory cell of i.
And read it out. The comparison circuit 34 receives the given data Dr.
Is compared with the expected value data Ds given from the data supply unit 33 at this time, and if they match, "L" is output, and if they do not match, "H" is output as a signal S34. When the output signal S34 is "H", the AND gate 35a outputs "H", the tristate circuit 35b is turned on, and the internal address ADi output from the address supply unit 32 is output.
Is supplied to the signal line L3.

【００３８】一方、カウンタ３７は、比較回路３４が出
力する信号Ｓ３４が“Ｈ”になると、カウントアップす
る。ここで、信号Ｓ３４が“Ｈ”になる回数が多く、カ
ウンタ３７がオーバーフローした場合には、例えば
“Ｈ”のオーバーフロー信号ＯＦがカウンタ３７から出
力される。テスト信号Ｓｔが“Ｌ”で、通常動作が指示
された場合には、制御部３１が、アドレス供給部３２及
びデータ供給部３３に対し、モード設定信号Ｓ３１ａ，
Ｓ３１ｂで通常モードを指定すると共に、通常モードで
のアクセス制御を行うための制御信号Ｓ３１をＲＡＭ１
２に与える。On the other hand, the counter 37 counts up when the signal S34 output from the comparison circuit 34 becomes "H". Here, when the number of times the signal S34 becomes “H” is large and the counter 37 overflows, for example, an overflow signal OF of “H” is output from the counter 37. When the test signal St is “L” and the normal operation is instructed, the control unit 31 sends a mode setting signal S 31 a to the address supply unit 32 and the data supply unit 33.
In S31b, a normal mode is designated, and a control signal S31 for performing access control in the normal mode is transmitted to the RAM1.
Give to 2.

【００３９】通常モードが指示されたアドレス供給部３
２では、信号線Ｌ２から与えられた外部アドレスＡＤｏ
をＲＡＭ１２に与える。通常モードが指示されたデータ
供給部３３では、ＲＡＭ１２に書込むとき、信号線Ｌ３
から与えられたデータＤをＲＡＭ１２に与える。制御信
号Ｓ２１に基づき、ＲＡＭ１２がこのデータＤをアドレ
スＡＤｏのメモリセルに書込む。ＲＡＭ１２の読出しを
行うときには、アドレスＡＤｏのメモリセルに格納され
たデータＤｒを読出す。ＲＡＭ１２から読出されたデー
タＤｒは、信合線Ｌ３に与えられ、該データＤｒは信号
線Ｌ３を介して外部に出力される。Address supply unit 3 in which the normal mode is specified
2, the external address ADo given from the signal line L2
Is given to the RAM 12. In the data supply unit 33 in which the normal mode is instructed, when writing to the RAM 12, the signal line L3
Is given to the RAM 12. Based on the control signal S21, the RAM 12 writes the data D into the memory cell at the address ADo. When reading data from the RAM 12, the data Dr stored in the memory cell at the address ADo is read. The data Dr read from the RAM 12 is applied to a signal line L3, and the data Dr is output to the outside via a signal line L3.

【００４０】以上のように、この第２の実施形態では、
第１の実施形態と同様のメモリテスト回路にカウンタ３
７を設け、不良メモリセル数が多くなるとオーバーフロ
ー信号ＯＦが出力される構成にしたので、第１の実施形
態と同様に、自動的にＲＡＭ１２のテストを行ってフェ
イルアドレスを出力できるばかりでなく、オーバーフロ
ー信号ＯＦの監視を行えば、冗長救済ができない場合を
判定できるようになり、以降のテストを中止でき、無駄
な試験時間を省略できることになる。As described above, in the second embodiment,
The memory test circuit similar to the first embodiment has a counter 3
7 so that the overflow signal OF is output when the number of defective memory cells increases, similarly to the first embodiment, not only can the RAM 12 be automatically tested to output a fail address, but also If the overflow signal OF is monitored, it is possible to determine the case where the redundancy repair cannot be performed, so that the subsequent tests can be stopped and unnecessary test time can be omitted.

【００４１】第３の実施形態 図６は、本発明の第３の実施形態を示すメモリテスト回
路の構成図である。このメモリテスト回路４０は、第１
の実施形態と同様に、半導体集積回路１１内のＲＡＭ１
２に対応して設けられて該ＲＡＭ１２のテストを行う回
路であり、第１の実施形態と同様の制御部４１、アドレ
ス供給部４２、データ供給部４３、比較回路４４、及び
フェイルアドレス抽出手段４５を構成するＡＮＤゲート
４５ａ及びスリーステート回路４５ｂを有し、これらが
図１と同様に接続されている。 Third Embodiment FIG. 6 is a configuration diagram of a memory test circuit according to a third embodiment of the present invention. The memory test circuit 40 has a first
As in the first embodiment, the RAM 1 in the semiconductor integrated circuit 11 is
2, a control unit 41, an address supply unit 42, a data supply unit 43, a comparison circuit 44, and a fail address extraction unit 45 similar to those of the first embodiment. And an AND gate 45a and a three-state circuit 45b, which are connected in the same manner as in FIG.

【００４２】このメモリテスト回路４０には、第１の実
施形態には無かったカウンタ４７及び第２の比較回路４
８が新たに設けられている。カウンタ４７は、比較回路
４４の出力側の信号線Ｌｐｆに接続され、比較回路４４
の出力信号Ｓ４４が“Ｈ”になる回数をカウントし、カ
ウント結果Ｓ４７を出力するものである。比較回路４８
は、カウント結果Ｓ４７と固定値とを入力して比較を行
い、比較結果を出力信号Ｓ４８で示す構成になってい
る。The memory test circuit 40 includes a counter 47 and a second comparison circuit 4 which are not provided in the first embodiment.
8 is newly provided. The counter 47 is connected to the signal line Lpf on the output side of the comparison circuit 44.
The number of times that the output signal S44 becomes "H" is counted, and a count result S47 is output. Comparison circuit 48
Has a configuration in which a count result S47 and a fixed value are input and compared, and the comparison result is indicated by an output signal S48.

【００４３】次に、このメモリテスト回路の動作を説明
する。テスト信号Ｓｔが“Ｈ”なると、制御部４１は、
アドレス供給部４２及びデータ供給部４３に対し、モー
ド設定信号Ｓ４１ａ，Ｓ４１ｂでテストモードを指定す
ると共に、テストモードでのアクセス制御を行うための
制御信号Ｓ４１をＲＡＭ１２に与える。Next, the operation of the memory test circuit will be described. When the test signal St becomes “H”, the control unit 41
The test mode is designated by the mode setting signals S41a and S41b to the address supply unit 42 and the data supply unit 43, and a control signal S41 for performing access control in the test mode is given to the RAM 12.

【００４４】テストモードが指定されたアドレス供給部
４２は、内部アドレスＡＤｉをＲＡＭ１２に与える。テ
ストモードが設定されたデータ供給部４３は、外部から
与えられたデータＤをテスト用データＤｔとしてＲＡＭ
１２に与える。制御信号Ｓ４１に基づき、ＲＡＭ１２が
このデータＤｔをアドレスＡＤｉのメモリセルに書き込
む。ＲＡＭ１２の読出しを行うときには、アドレスＡＤ
ｉのメモリセルに格納されたデータを記憶データＤｒと
して読出す。比較回路４４は、与えられたデータＤｒと
このときにデータ供給部４３から与えられた期待値デー
タＤｓとを比較し、一致していれば“Ｌ”、不一致の場
合には“Ｈ”を信号Ｓ４４として出力する。出力信号Ｓ
４４が“Ｈ”の場合、ＡＮＤゲート４５ａが“Ｈ”を出
力するので、トライステート回路４５ｂがオンし、アド
レス供給部４２が出力している内部アドレスＡＤｉが、
信号線Ｌ３に与えられる。The address supply unit 42 in which the test mode is specified gives the internal address ADi to the RAM 12. The data supply unit 43 in which the test mode is set uses the data D supplied from the outside as the test data Dt in the RAM.
Give to 12. Based on the control signal S41, the RAM 12 writes the data Dt into the memory cell at the address ADi. When reading the RAM 12, the address AD
The data stored in the memory cell of i is read out as storage data Dr. The comparison circuit 44 compares the given data Dr with the expected value data Ds given from the data supply unit 43 at this time, and outputs a signal "L" if they match and "H" if they do not match. Output as S44. Output signal S
When "44" is "H", the AND gate 45a outputs "H", so that the tristate circuit 45b is turned on, and the internal address ADi output from the address supply unit 42 is
The signal is provided to the signal line L3.

【００４５】一方、カウンタ４７は、比較回路４４が出
力する信号Ｓ４４が“Ｈ”になると、カウントアップ
し、カウント結果Ｓ４７を比較回路４８に与える。比較
回路４８は、固定値とカウント結果Ｓ４７とを比較し、
該カウント結果Ｓ４７が増加して固定値と等しくなった
ときに一致信号として出力信号Ｓ４８に“Ｈ”を示す。
テスト信号Ｓｔが“Ｌ”で通常動作が指示された場合の
動作は、第１及び第２の実施形態と同様である。On the other hand, when the signal S44 output from the comparison circuit 44 becomes "H", the counter 47 counts up and supplies the count result S47 to the comparison circuit 48. The comparison circuit 48 compares the fixed value with the count result S47,
When the count result S47 increases and becomes equal to the fixed value, the output signal S48 indicates "H" as the coincidence signal.
The operation when the normal operation is instructed when the test signal St is “L” is the same as in the first and second embodiments.

【００４６】以上のように、この第３の実施形態では、
第１の実施形態と同様のメモリテスト回路にカウンタ４
７及び比較回路４８を設け、不良メモリセル数が多くな
ると“Ｈ”の出力信号Ｓ４８が出力される構成にしたの
で、第１の実施形態と同様に、自動的にＲＡＭ１２のテ
ストを行ってフェイルアドレスを出力できるばかりでな
く、出力信号Ｓ４８の監視を行えば、冗長救済ができな
い場合を判定できるようになり、以降のテストを中止で
き、無駄な試験時間を省略できる。ここで、固定値をカ
ウンタ４７がオーバーフローする値よりも小さくしてお
けば、第２の実施形態よりも速くテストを中断できる。As described above, in the third embodiment,
A counter 4 is added to the same memory test circuit as in the first embodiment.
7 and the comparison circuit 48, the output signal S48 of "H" is output when the number of defective memory cells increases, so that the RAM 12 is automatically tested and failed in the same manner as in the first embodiment. By monitoring the output signal S48 in addition to outputting the address, it is possible to determine the case where the redundancy repair cannot be performed, so that the subsequent test can be stopped and unnecessary test time can be omitted. Here, if the fixed value is made smaller than the value at which the counter 47 overflows, the test can be interrupted faster than in the second embodiment.

【００４７】第４の実施形態 図７は、本発明の第４の実施形態を示すメモリテスト回
路の構成図である。半導体集積回路５１にＲＡＭ５２と
共に設けられた本実施形態のメモリテスト回路６０は、
ＲＡＭ５２のメモリテストを行うものであるが、第１の
実施形態と異なる点は、ＲＡＭ５２が正規メモリセルア
レイ（正規アレイ）５２ａと、該正規メモリセルアレイ
５２ａに対して冗長に設けられた冗長メモリセルアレイ
２５ｂと冗長ヒューズ回路５２ｃとを有していることで
ある。冗長メモリセルアレイ２５ｂは、正規メモリセル
アレイ５２ａ中の不良メモリセルの代用となる冗長メモ
リセルをアレイ化したものであり、冗長ヒューズ回路５
２ｃは必要に応じて内部のヒューズが溶断され、外部か
ら与えられたアドレスが正規メモリセルアレイ５２ａ中
の不良メモリセルを示す場合にそれを検出し、代用とな
る冗長メモリセルのアドレスを該冗長メモリセルアレイ
５２ｂに与える構成になっている。 Fourth Embodiment FIG. 7 is a configuration diagram of a memory test circuit according to a fourth embodiment of the present invention. The memory test circuit 60 of the present embodiment, which is provided in the semiconductor integrated circuit 51 together with the RAM 52,
The difference from the first embodiment is that the RAM 52 is subjected to a memory test. The RAM 52 is different from the first embodiment in that a normal memory cell array (normal array) 52a and a redundant memory cell array 25b provided redundantly to the normal memory cell array 52a are provided. And a redundant fuse circuit 52c. The redundant memory cell array 25b is an array of redundant memory cells that substitute for the defective memory cells in the normal memory cell array 52a.
2c, if an internal fuse is blown as necessary and an externally applied address indicates a defective memory cell in the normal memory cell array 52a, this is detected, and the address of the redundant memory cell as a substitute is replaced with the redundant memory cell. The configuration is applied to the cell array 52b.

【００４８】このメモリテスト回路６０は、正規メモリ
セルアレイ５２ａに対して第１の実施形態と同様のメモ
リテストを実施するために、第１の実施形態と同様の制
御部６１、アドレス供給部６２、データ供給部６３、比
較回路６４及びフェイルアドレス抽出手段６５を構成す
るＡＮＤゲート６５ａ及びスリーステート回路６５ｂを
備えている。これらは、第１の実施形態を示す図１と同
様に接続されている。このメモリテスト回路６０は、正
規メモリセルアレイ５２ａに対するメモリテストを行っ
たときに１つでも異常なメモリセルが発見された場合
に、該メモリテストの後に、冗長メモリセルアレイ５２
ｂのメモリセルのテストも行う機能を有し、該メモリテ
スト回路６０には、比較回路６４の出力信号を伝達する
信号線Ｌｐｆに接続された記憶回路６６と、選択回路で
ある２入力セレクタ６７とが設けられている。The memory test circuit 60 performs the same memory test as that of the first embodiment on the normal memory cell array 52a, so that the same control unit 61, address supply unit 62, It includes an AND gate 65a and a three-state circuit 65b that constitute the data supply unit 63, the comparison circuit 64, and the fail address extraction means 65. These are connected in the same manner as in FIG. 1 showing the first embodiment. When at least one abnormal memory cell is found when a memory test is performed on the normal memory cell array 52a, the memory test circuit 60 executes the redundant memory cell array 52 after the memory test.
The memory test circuit 60 also has a function of testing the memory cell b. The memory test circuit 60 includes a storage circuit 66 connected to a signal line Lpf transmitting an output signal of the comparison circuit 64, and a two-input selector 67 as a selection circuit. Are provided.

【００４９】記憶回路６６は、比較回路６４が異常を示
す出力信号Ｓ６４を出力したときに、それを記憶し、テ
ストが終了するまで記憶し続けるものである。記憶回路
６６の出力側が制御部６１に接続されると共に２入力セ
レクタ６７のセレクト信号端子に接続されている。セレ
クタ６７の一方の入力ポートには、アドレス供給部６２
の出力側が接続され、該セレクタ６７の他方の入力ポー
トには、冗長ヒューズ回路５２ｂの出力側が接続されて
いる。セレクタ６７の出力側が冗長メモリセルアレイ５
２ｂに接続されている。When the comparison circuit 64 outputs the output signal S64 indicating an abnormality, the storage circuit 66 stores the output signal S64 and keeps storing it until the test is completed. The output side of the storage circuit 66 is connected to the control unit 61 and to the select signal terminal of the two-input selector 67. One input port of the selector 67 is connected to the address supply unit 62.
The output side of the redundant fuse circuit 52b is connected to the other input port of the selector 67. The output side of the selector 67 is the redundant memory cell array 5
2b.

【００５０】次に、このメモリテスト回路の動作を説明
する。テスト信号Ｓｔが“Ｈ”なると、制御部６１は、
アドレス供給部６２及びデータ供給部６３に対し、モー
ド設定信号Ｓ６１ａ，Ｓ６１ｂでテストモードを指定す
ると共に、テストモードでのアクセス制御を行うための
制御信号Ｓ６１をＲＡＭ５２に与える。モード設定信号
Ｓ６１ａでテストモードが指定されたアドレス供給部６
２はテストモードとなり、内部アドレスＡＤｉを出力す
る。このとき、記憶回路６４は“Ｌ”を保持しており、
セレクタ６７が冗長ヒューズ回路５２ｃの出力側を選択
している状態であるが、冗長ヒューズ回路５２ｃにおけ
るヒューズは溶断されておらず、冗長メモリセルアレイ
５２ｂ中のメモリセルを指定するアドレスは、該冗長メ
モリセルアレイ５２ｂに与えられない。よって、アドレ
ス供給部６２の出力する内部アドレスＡＤｉが、正規メ
モリアレイ５２ａに与えられる。モード設定信号Ｓ６１
ｂを入力してテストモードが設定されたデータ供給部６
３では、このとき外部から与えられたデータＤをテスト
用データＤｔとし、ＲＡＭ５２に与える。制御信号Ｓ６
１に基づき、ＲＡＭ５２がこのデータＤｔをアドレスＡ
Ｄｉのメモリセルに書込む。Next, the operation of the memory test circuit will be described. When the test signal St becomes “H”, the control unit 61
The mode setting signals S61a and S61b designate the test mode to the address supply unit 62 and the data supply unit 63, and provide the RAM 52 with a control signal S61 for performing access control in the test mode. Address supply unit 6 whose test mode is specified by mode setting signal S61a
2 is in the test mode and outputs the internal address ADi. At this time, the memory circuit 64 holds “L”,
Although the selector 67 is selecting the output side of the redundant fuse circuit 52c, the fuse in the redundant fuse circuit 52c is not blown and the address designating the memory cell in the redundant memory cell array 52b is Not provided to cell array 52b. Therefore, the internal address ADi output from the address supply unit 62 is provided to the normal memory array 52a. Mode setting signal S61
The data supply unit 6 in which the test mode is set by inputting "b"
In step 3, the data D supplied from the outside at this time is used as test data Dt and supplied to the RAM 52. Control signal S6
1, the RAM 52 stores the data Dt in the address A
Write to the memory cell of Di.

【００５１】ＲＡＭ５２は、読出しを行うときにはアド
レスＡＤｉのメモリセルに記憶されたデータＤｒを読出
す。ＲＡＭ５２から読出されたデータＤｒは比較回路６
４に与えられる。比較回路６４は、与えられたデータＤ
ｒと、このときにデータ供給部２３から与えられた期待
値データＤｓとを比較し、一致していれば“Ｌ”、不一
致の場合には“Ｈ”を出力信号Ｓ６４で示す。以上の一
連の動作を繰り返し、正規メモリセルアレイ５２ａのす
べてのメモリセルに対する書込みと読出しを行う。正規
メモリセルアレイ５２ａのメモリセルに対する書込みと
読出しを行った結果、いずれかのメモリセルに異常があ
った場合には、比較回路６４から“Ｈ”の出力信号Ｓ６
４が出力される。“Ｈ”の出力信号Ｓ６４が出力された
場合、フェイルアドレス抽出手段６５が第１の実施形態
と同様に動作し、異常のメモリセルに対応するアドレス
ＡＤｉを信号線Ｌ３を介して外部に出力する。記憶回路
６６は“Ｈ”を記憶し、これをテストが終了するまで保
持し続ける。The RAM 52 reads the data Dr stored in the memory cell at the address ADi when performing the reading. The data Dr read from the RAM 52 is supplied to the comparison circuit 6
4 given. The comparison circuit 64 receives the given data D
r is compared with the expected value data Ds given from the data supply unit 23 at this time, and if they match, “L” is shown, and if they do not match, “H” is shown by the output signal S64. By repeating the above series of operations, writing and reading are performed on all the memory cells of the normal memory cell array 52a. As a result of writing and reading to and from the memory cells of the normal memory cell array 52a, if any of the memory cells is abnormal, the output signal S6 of "H" is output from the comparator 64.
4 is output. When the "H" output signal S64 is output, the fail address extraction means 65 operates in the same manner as in the first embodiment, and outputs the address ADi corresponding to the abnormal memory cell to the outside via the signal line L3. . The storage circuit 66 stores "H" and keeps holding it until the test ends.

【００５２】記憶回路６６に“Ｈ”が記憶されている場
合、正規メモリセルアレイ５２ａのすべてのメモリセル
に対する書込みと読出しが終了した後に、記憶回路６６
から“Ｈ”を入力した制御部６１は、アドレス供給部６
２に対し、冗長メモリセルアレイ５２ｂ中のメモリセル
用のアドレスの発生を要求する。この要求に応じてアド
レス供給部６２は、冗長メモリセルアレイ５２ｂ中のメ
モリセル用のアドレスを発生してセレクタ６７に与え
る。記憶回路６６の出力する“Ｈ”をセレクト信号端子
に入力したセレクタ６７は、アドレス供給部６２が発生
するアドレスを選択して冗長メモリセルアレイ５２ｂに
与える。以降、継続してデータ供給部６３、比較回路６
４、フェイルアドレス抽出部６５を動作させることによ
り、正規メモリセルアレイ５２ａ内のメモリセルのテス
トを行った場合と同様に、冗長メモリセルアレイ５２ｂ
中のメモリセルにおける書込みと読出しが行われ、異常
のメモリがあれば、“Ｈ”の出力信号Ｓ６４が信号線Ｌ
ｐｆを介して出力されると共に、該異常のメモリセルに
対応するアドレスが信号線Ｌ３を介して出力される。When "H" is stored in the storage circuit 66, after the writing and reading of all the memory cells of the normal memory cell array 52a are completed, the storage circuit 66
The control unit 61 that has input “H” from the
2 is requested to generate an address for a memory cell in the redundant memory cell array 52b. In response to this request, the address supply unit 62 generates an address for a memory cell in the redundant memory cell array 52b and supplies it to the selector 67. The selector 67 that has input “H” output from the storage circuit 66 to the select signal terminal selects an address generated by the address supply unit 62 and supplies it to the redundant memory cell array 52b. Thereafter, the data supply unit 63 and the comparison circuit 6
4. By operating the fail address extraction unit 65, the redundant memory cell array 52b is operated in the same manner as when the memory cells in the normal memory cell array 52a are tested.
Writing and reading are performed in the middle memory cell, and if there is an abnormal memory, an “H” output signal S64 is output to the signal line L
The signal is output via pf, and the address corresponding to the abnormal memory cell is output via signal line L3.

【００５３】テスト信号Ｓｔが“Ｌ”になると、通常モ
ードが指定される。このときには、セレクタ６７が冗長
ヒューズ回路５２ｃの出力するアドレスを選択し、他の
回路は第１の実施形態と同様に動作する。そのため、ア
ドレス供給部６２は、信号線Ｌ２を介して与えられた外
部アドレスＡＤｏを選択して出力する。この外部アドレ
スＡＤｏが例えば冗長救済したメモリセルに対応する場
合には、冗長ヒューズ回路５２ｃがそれを検出し、代用
となるアドレスを出力する。冗長ヒューズ回路５２ｃが
出力したアドレスが冗長メモリセルアレイ５２ｂに与え
られて、該冗長メモリセルアレイ５２ｂ内のメモリセル
に対するアクセスが行われる。When the test signal St becomes "L", the normal mode is designated. At this time, the selector 67 selects an address output from the redundant fuse circuit 52c, and the other circuits operate in the same manner as in the first embodiment. Therefore, the address supply unit 62 selects and outputs the external address ADo given via the signal line L2. If the external address ADo corresponds to, for example, a memory cell for which redundancy has been relieved, the redundant fuse circuit 52c detects it and outputs a substitute address. The address output from redundant fuse circuit 52c is applied to redundant memory cell array 52b, and access is made to the memory cells in redundant memory cell array 52b.

【００５４】以上のように、この第４の実施形態では、
記憶回路６６とセレクタ６７とを設け、正規メモリセア
レイ５２ａのメモリセルのうちの１つでも異常があれ
ば、その正規メモリセルアレイ５２ａのメモリテスト後
に、追加して冗長メモリセルアレイ５２ｂのテストを行
う構成にしている。そのため、通常、ヒューズ溶断をし
て冗長救済を行った後にメモリテストを行う冗長メモリ
セルアレイ５２ａのテストを、冗長救済前に行うことが
でき、その時点で冗長メモリセルアレイ５２ａにおける
異常なメモリセルを抽出することができ、無駄な冗長救
済を防止でき、冗長救済を含めた総合的なＲＡＭ５２の
テスト時間を短縮できる。As described above, in the fourth embodiment,
A memory circuit 66 and a selector 67 are provided, and if any one of the memory cells of the normal memory cell array 52a has an abnormality, the redundant memory cell array 52b is additionally tested after the memory test of the normal memory cell array 52a. It has a configuration. Therefore, normally, the test of the redundant memory cell array 52a for performing the memory test after the fuse has been blown to perform the redundancy relief can be performed before the redundancy relief, and at that time, an abnormal memory cell in the redundancy memory cell array 52a is extracted. It is possible to prevent unnecessary redundant repair, and to shorten the overall test time of the RAM 52 including the redundant repair.

【００５５】第５の実施形態 図８は、本発明の第５の実施形態を示すメモリテスト回
路の構成図である。このメモリテスト回路は、Ｎ個のＲ
ＡＭ９０₁ ，９０₂ ，…，９０_N と図示しない周辺回路
とを持つ半導体集積回路において、該ＲＡＭ９０₁ ，９
０₂ ，…，９０_N 中のメモリセルが正常か異常かを判定
する回路であり、スキャンチェーン９１と、Ｎ個の自己
テスト回路９２₁ ，９２₂ ，…，９２_N と、（Ｎ−１）
個の縦続接続された論理和回路である２入力ＯＲ回路９
３₂ ，９３₃ ，…９３_N とで構成されている。 Fifth Embodiment FIG. 8 is a configuration diagram of a memory test circuit according to a fifth embodiment of the present invention. This memory test circuit has N R
AM90 _1, 90 _2, ..., in a semiconductor integrated circuit having a peripheral circuit (not shown) and 90 _N, the RAM 90 _1, 9
0 _2, ..., 90 memory cells in _N is a circuit determines whether normal or abnormal, the scan chain 91, N pieces of self-test circuit 92 _1, 92 _2, ..., and 92 _N, (N-1 )
Two-input OR circuits 9 as OR circuits connected in cascade
3 _2, 93 _3, and a ... 93 _N.

【００５６】スキャンチェーン９１は、通常モードのと
きに周辺回路の一部として動作し、テストモードのとき
には縦続接続され、全体としてシフト動作を行う複数の
フリップフロップ９１₁ ，９１₂ ，…，９１_b を備えて
いる。各自己テスト回路９２ ₁ 〜９２_N は、各ＲＡＭ９
０₁ 〜９０_N ごとにそれぞれ設けられた回路であり、例
えば、第１の実施形態の図１中のメモリテスト回路２０
と同様の構成になっている。各ＯＲ回路９３₂ ，９
３₃ ，…９３_N の一方の入力端子は、Ｎ個の自己テスト
回路９２₁ 〜９２_N のうちの自己テスト回路９２₂ 〜９
２_N の比較回路の出力端子に、それぞれ接続されてい
る。ＯＲ回路９３₂ の他方の入力端子は、自己テスト回
路９２₁ の出力端子に接続されている。ＯＲ回路９３₂
〜９３_N-1 の出力端子が、後段のＯＲ回路９３₃ 〜９３
_N の他方の入力端子にそれぞれ接続されている。最終段
のＯＲ回路９３_N の出力端子が、スキャンチェーン９１
の初段のフリップフロップ９１₁ の入力端子に接続され
ている。The scan chain 91 operates in the normal mode.
Operates as part of the peripheral circuit during test mode.
Are connected in cascade and perform a shift operation as a whole.
Flip-flop 91₁, 91_Two, ..., 91_bWith
I have. Each self test circuit 92 ₁~ 92_NIs the RAM 9
0₁~ 90_NCircuits provided for each
For example, the memory test circuit 20 in FIG.
It has the same configuration as. Each OR circuit 93_Two, 9
3_Three, ... 93_NOne input terminal is N self-tests
Circuit 92₁~ 92_NSelf test circuit 92 of_Two~ 9
2_NConnected to the output terminals of
You. OR circuit 93_TwoThe other input terminal of
Road 92₁Output terminal. OR circuit 93_Two
~ 93_N-1The output terminal of the OR circuit 93_Three~ 93
_NAre connected respectively to the other input terminals of Last stage
OR circuit 93_NOf the scan chain 91
First stage flip-flop 91₁Connected to the input terminal of
ing.

【００５７】次に、図５のメモリテスト回路を備えた半
導体集積回路の動作を説明する。ＲＡＭ９０₁ 〜９０_N
中のメモリセルが正常か異常かテストするためのテスト
モードが設定されたとき、半導体集積回路は、フリップ
フロップ９１₁ ，９１₂，…，９１_b を縦続してスキャ
ンチェーン９１を形成する。この状態で、各自己テスト
回路９２₁ 〜９２_N にテスト信号Ｓｔ及びテスト用デー
タを与えると、各自己テスト回路９２₁ 〜９２_N は、第
１の実施形態と同様の動作を行い、メモリセルから読出
したデータと期待値データとの比較結果を、該メモリセ
ルが正常か異常かを示すデータとして順次出力し、各Ｏ
Ｒ回路９３₂ 〜９３_N に与える。各ＯＲ回路９３₂ 〜９
３_N は、自己テスト回路９３₂ 〜９３_N の出力信号と前
段から与えられたデータとの論理和演算を実行し、後段
側に与える。そして、最終段のＯＲ回路９３_N から、
（ａ−１）個のＯＲ回路９３₂ 〜９３_N で行った最終的
な論理和演算結果が順次スキャンチェーン９１へ出力さ
れる。ここで、ＲＡＭ９０₁ 〜９０_N 中のメモリセルの
うちの１つ以上の異常があるときには、各自己テスト回
路９２₁ 〜９２_N の出力するデータのうちの１つ以上が
“１”となり、スキャンチェーン９１に入力されるデー
タは“１”になる。ＲＡＭ９０₁ 〜９０_N中のメモリセ
ルがすべて正常のときには、スキャンチェーン９１に入
力されるデータは“０”になる。スキャンチェーン９１
中のフリップフロップ９１₁ ，９１ ₂ ，…，９１_b は、
シフト動作を行い、“１”または“０”の最終的な論理
和演算結果を転送し、外部に順次出力する。Next, a half provided with the memory test circuit of FIG.
The operation of the conductor integrated circuit will be described. RAM 90₁~ 90_N
Test to test whether the memory cell inside is normal or abnormal
When the mode is set, the semiconductor integrated circuit flips
Flop 91₁, 91_Two, ..., 91_bCascade
The chain 91 is formed. In this state, each self test
Circuit 92₁~ 92_NTest signal St and test data
Data, each self-test circuit 92₁~ 92_NIs the
The same operation as that of the first embodiment is performed to read data from a memory cell.
The comparison result between the obtained data and the expected value data is stored in the memory cell.
Are sequentially output as data indicating whether the
R circuit 93_Two~ 93_NGive to. Each OR circuit 93_Two~ 9
3_NIs a self test circuit 93_Two~ 93_NOutput signal and before
Performs a logical OR operation with the data given from the stage,
Give to the side. Then, the final stage OR circuit 93_NFrom
(A-1) OR circuits 93_Two~ 93_NFinally made in
Logical OR operation results are sequentially output to the scan chain 91.
It is. Here, the RAM 90₁~ 90_NOf the memory cell inside
If there is one or more of these abnormalities,
Road 92₁~ 92_NOne or more of the data output by
It becomes “1” and the data input to the scan chain 91
Data becomes "1". RAM 90₁~ 90_NMemory
If all files are normal, the scan chain 91
The input data becomes "0". Scan chain 91
Flip-flop 91 inside₁, 91 _Two, ..., 91_bIs
Perform a shift operation, and make the final logic “1” or “0”.
The sum operation results are transferred and sequentially output to the outside.

【００５８】通常モードのとき、半導体集積回路は、必
要に応じてＲＡＭ９０₁ 〜９０_N に外部アドレスを与
え、ＲＡＭ９０₁ 〜９０_N 中のメモリセルに対するデー
タの書込み或いは読出しを行う。スキャンチェーン９１
中のフリップフロップ９１₁ ，９１₂ ，…，９１_b は、
このとき縦続接続されておらず、周辺回路の一部として
動作する。[0058] In the normal mode, the semiconductor integrated circuit, applying an external address to RAM 90 ₁ to 90 _N as necessary, performs a write or read of data to the memory cells in RAM 90 ₁ to 90 _N. Scan chain 91
Flip-flop 91 _1, 91 ₂ in the, ..., 91 _b is,
At this time, they are not cascaded and operate as a part of the peripheral circuit.

【００５９】以上のように、この第５の実施形態では、
複数のＲＡＭ９０₁ 〜９０_N と周辺回路とを持つ半導体
集積装置において、該ＲＡＭ９０₁ 〜９０_{N a} 中のメモ
リセルが正常か異常かを判定するメモリテスト回路を、
スキャンチェーン回路９１と、自己テスト回路９２₁ 〜
９２_N と、ＯＲ回路９３₂ 〜９３_N とで構成して、該ス
キャンチェーン９１を使用するようにしている。スキャ
ンチェーン９１は、もともと、ＲＡＭ９０₁ 〜９０_N の
テストとは別のロジック回路で構成された周辺回路のス
キャンテストを行うための回路である。このスキャンチ
ェーン９１を介してＯＲ回路９３₂ 〜９３_N の出力する
論理和演算結果を出力するようにしたので、ＲＡＭ９０
₁ 〜９０_N のメモリテストを、スキャンテストの一部と
して実行できるようになり、スキャンテストとメモリテ
ストを別々に行って半導体集積回路全体のテストを行う
場合よりも、テストパターンを短くできる。As described above, in the fifth embodiment,
In a semiconductor integrated device having a plurality of RAMs 90 _{1 to} 90 _N and peripheral circuits, a memory test circuit for determining whether a memory cell in each of the RAMs 90 _{1 to} 90 _{N a} is normal or abnormal is provided.
A scan chain circuit 91, the self-test circuits 92 ₁ ~
And 92 _N, constituted by an OR circuit 93 ₂ to 93 _N, is to use the scan chain 91. Scan chain 91 is originally a circuit for performing a scan test of the peripheral circuits made up of separate logic circuits and test RAM 90 ₁ to 90 _N. Since the result of the OR operation output from the OR circuits 93 _{2 to} 93 _N is output through the scan chain 91, the RAM 90
The memory test of _{1 to} 90 _N can be executed as a part of the scan test, and the test pattern can be shortened as compared with the case where the scan test and the memory test are separately performed to test the entire semiconductor integrated circuit.

【００６０】第６の実施形態 図９は、本発明の第６の実施形態を示すメモリテスト回
路の構成図である。このメモリテスト回路は、Ｎ（Ｎは
２以上の整数）個のＲＡＭ１００₁ ，１０ ₂ ，…，１０
０_N と、図示しない周辺回路とを持つ半導体集積回路に
おいて、該ＲＡＭ１００₁ 〜１００_N 中のメモリセルが
正常か異常かを判定する回路であり、スキャンチェーン
１０１と、各ＲＡＭ１００₁ 〜１００_N にそれぞれ対応
して設けられたＮ個の自己テスト回路１０２₁ ，１０２
₂ ，…，１０２_N と、該各自己テスト回路１０２₁ 〜１
０２_N に対応して設けられたＮ個の選択回路である２入
力セレクタ１０３₁ ，１０３₂ ，…，１０３_N とで構成
されている。[0060]Sixth embodiment FIG. 9 shows a memory test cycle according to the sixth embodiment of the present invention.
It is a block diagram of a road. This memory test circuit has N (N is
(An integer of 2 or more) RAMs 100₁, 10 _Two, ..., 10
0_NAnd a semiconductor integrated circuit having peripheral circuits (not shown)
The RAM 100₁~ 100_NThe memory cell inside is
A circuit that determines whether the scan chain is normal or abnormal.
101 and each RAM 100₁~ 100_NCorresponding to each
Self test circuits 102 provided as₁, 102
_Two, ..., 102_NAnd each self test circuit 102₁~ 1
02_N2 selection circuits provided corresponding to
Force selector 103₁, 103_Two, ..., 103_NComposed of
Have been.

【００６１】スキャンチェーン回路１０１は、通常動作
モードのときに周辺回路の一部として動作し、テストモ
ードのときには縦続接続され、全体としてシフト動作を
行う複数のフリップフロップを備えている。複数のフリ
ップフロップのうちのフリップフロップ１０１₁ 〜１０
１_N は、各ＲＡＭ１００₁ ，１０₂ ，…，１００_N 及び
自己テスト回路１０２₁ ，１０２₂ ，…，１０２_N にそ
れぞれ対応するものである。The scan chain circuit 101 operates as a part of a peripheral circuit in the normal operation mode, and is connected in cascade in the test mode, and includes a plurality of flip-flops that perform a shift operation as a whole. Flip-flops 101 ₁ to 10 _{1 of the} plurality of flip-flops
1 _N, each RAM 100 _1, 10 _2, ..., 100 _N and self-test circuit 102 _1, 102 _2, ..., which corresponds respectively to 102 _N.

【００６２】自己テスト回路１０２₁ 〜１０２_N は、例
えば第１の実施形態の図１中のメモリテスト回路２０と
同様の構成になっている。各セレクタ１０３₁ 〜１０３
_N の一方の入力端子には、各自己テスト回路１０２₁ 〜
１０２_N の出力端子がそれぞれ接続され、該各セレクタ
１０３₁ 〜１０３_N の出力端子が、スキャンチェーン１
０１の複数のフリップフロップのうちの自己テスト回路
１０２₁ 〜１０２_N に対応するフリップフロップ１０１
₁ 〜１０１_N の入力端子にそれぞれ接続されている。セ
レクタ１０３₁ の他方の入力端子には、スキャンチェー
ン１０１における前段のフリップフロップの出力端子が
接続され、各セレクタ１０１₂ 〜１０１ _N の他方は、フ
リップフロップ１０１₁ 〜１０１_N-1 の出力端子が接続
されている。つまり、セレクタ１０３₁ 〜１０３_N の選
択により、Ｎ個の自己テスト回路１０２₁ 〜１０２_N の
出力するデータが、パラレルにフリップフロップ１０１
₁〜１０１_N に入力される構成になっている。Self test circuit 102₁~ 102_NIs an example
For example, the memory test circuit 20 in FIG.
It has a similar configuration. Each selector 103₁~ 103
_NIs connected to one input terminal of each self-test circuit 102.₁~
102_NOutput terminals are connected to the respective selectors.
103₁~ 103_NOutput terminal is scan chain 1
01 self-test circuit among a plurality of flip-flops
102₁~ 102_NFlip-flop 101 corresponding to
₁~ 101_NAre connected to the input terminals. C
Lecter 103₁The other input terminal of
The output terminal of the preceding flip-flop in
Connected to each selector 101_Two~ 101 _NThe other is
Lip flop 101₁~ 101_N-1Output terminals are connected
Have been. That is, the selector 103₁~ 103_NSelection
Optionally, the N self-test circuits 102₁~ 102_Nof
The data to be output is flip-flop 101 in parallel.
₁~ 101_NIt is configured to be input to.

【００６３】次に、図６のメモリテスト回路を備えた半
導体集積回路の動作を説明する。ＲＡＭ１００₁ 〜１０
０_N 中のメモリセルが正常か異常かをテストする場合に
は、図示しない素子にテストモードを指定する信号を与
えると共に、セレクタ１０３₁ 〜１０３_N には、自己テ
スト回路１０２₁ 〜１０２_N の出力データを選択する選
択信号を与える。この状態で、各自己テスト回路１０２
₁ 〜１０２_N にテスト信号Ｓｔ及びテスト用データを与
える。各自己テスト回路１０２₁ 〜１０２ _N は、第１の
実施形態と同様の動作を行い、メモリセルから読出した
データと期待値データとの比較結果を、該メモリセルが
正常か異常かを示すデータとしてパラレルに出力してセ
レクタ１０３₁ 〜１０３_N に与える。各セレクタ１０３
₁ 〜１０３_N は、自己テスト回路１０２₁ 〜１０２_N の
出力データを選択し、フリップフロップ１０１₁ 〜１０
１_N にラッチさせる。この後、セレクタ１０３₁ 〜１０
３_N に前段のフリップフロップの出力データを選択する
選択信号を与えることにより、フリップフロップ１０１
₁ 〜１０１_N は他のフリップフロップに縦続接続され、
シフト動作で自己テスト回路１０２₁ 〜１０２ _N から与
えられたデータを順に外部に出力する。Next, a half provided with the memory test circuit of FIG.
The operation of the conductor integrated circuit will be described. RAM100₁-10
0_NTo test whether the memory cell inside is normal or abnormal
Gives a signal to specify the test mode to a device not shown.
And selector 103₁~ 103_NHas a self test
Strike circuit 102₁~ 102_NTo select the output data of
Select signal is given. In this state, each self test circuit 102
₁~ 102_NTo the test signal St and test data
I can. Each self test circuit 102₁~ 102 _NIs the first
The same operation as in the embodiment is performed to read out from the memory cell.
The comparison result between the data and the expected value data is
Output in parallel as normal or abnormal data
Lecter 103₁~ 103_NGive to. Each selector 103
₁~ 103_NIs the self test circuit 102₁~ 102_Nof
Select the output data and flip-flop 101₁-10
1_NLatch. Thereafter, the selector 103₁-10
3_NSelect the output data of the preceding flip-flop
By providing the selection signal, the flip-flop 101
₁~ 101_NIs cascaded to other flip-flops,
Self test circuit 102 by shift operation₁~ 102 _NFrom
The obtained data is output to the outside in order.

【００６４】ロジック回路で構成された周辺回路のスキ
ャンテストを行う場合には、半導体集積回路は、図示し
ない素子にテストモードを指定する信号を与え、セレク
タ１０３₁ 〜１０３_N には、フリップフロップ側の出力
データを選択する選択信号を与え、スキャンチェーン１
０１中のフリップフロップ１０１₁ ，１０１₂ ，…，１
０１_N 及び他のフリップフロップを縦続接続し、この状
態でスキャンテストを行う。通常モードのとき、半導体
集積回路は、必要に応じてＲＡＭ１００₁ 〜１００ _N に
外部アドレスを与え、ＲＡＭ１００₁ 〜１００_N 中のメ
モリセルに対するデータの書込み或いは読出しを行う。
スキャンチェーン１０１中のフリップフロップ１０
１₁ ，１０１₂ ，…，１０１_N は、このとき縦続接続さ
れておらず、周辺回路の一部として動作する。Scanning of peripheral circuits composed of logic circuits
When performing a short test, the semiconductor integrated circuit must be
Signal to specify the test mode
TA 103₁~ 103_NIs the output of the flip-flop
A select signal for selecting data is given and scan chain 1
01 flip-flop 101₁, 101_Two, ..., 1
01_NAnd other flip-flops in cascade.
Perform the scan test in the state. In normal mode, semiconductor
The integrated circuit may be connected to the RAM 100 if necessary.₁~ 100 _NTo
Give an external address, RAM 100₁~ 100_NInside
Data is written to or read from the memory cells.
Flip-flop 10 in scan chain 101
1₁, 101_Two, ..., 101_NIs cascaded at this time
It operates as a part of the peripheral circuit.

【００６５】以上のように、この第６の実施形態では、
複数のＲＡＭ１００₁ 〜１００_N と周辺回路とを持つ半
導体集積回路において、該ＲＡＭ１００₁ ，１００₂ ，
…，１００_N 中のメモリセルが正常か異常かを判定する
メモリテスト回路を、スキャンチェーン１０１中のフリ
ップフロップ１０１₁ 〜１０１_N と、自己テスト回路１
０２₁ 〜１０２_N と、セレクタ１０３₂ 〜１０３_N とで
構成し、自己テスト回路１０２₁ 〜１０２_N の出力デー
タをパラレルにフリップフロップ１０１₁ 〜１０１_N に
与え、該スキャンチェーン１０１となるフリップフロッ
プ１０１₁ 〜１０１_N のシフト動作で自己テスト回路１
０２₁ 〜１０２_N の出力データを順に外部に出力するよ
うにしている。そのため、ＲＡＭ１００₁ 〜１００_N の
テストを平行して実施できてテスト時間が短縮できると
共に、スキャンテストとメモリテストを別々に行って半
導体集積回路全体のテストを行う場合よりも、テストパ
ターンを短くでる。その上、外部に出力されるデータを
観測することにより、どのＲＡＭ１００₁ 〜１００_N の
メモリセルに異常があったかを検出できる。As described above, in the sixth embodiment,
In a semiconductor integrated circuit having a plurality of RAMs 100 _{1 to} 100 _N and peripheral circuits, the RAMs 100 ₁ , 100 ₂ ,
.., A memory test circuit for determining whether a memory cell in 100 _N is normal or abnormal, a flip-flop 101 _{1 to} 101 _N in the scan chain 101 and a self test circuit 1
02 _1-102 and _N, constituted by a selector 103 ₂ 10 @ 2 to 10 @ 3 _N, provides an output data of the self-test circuit 102 ₁ to 102 _N in parallel to the flip-flop 101 ₁ to 101 _N, flip-flop serving as the scan chain 101 Self test circuit 1 with shift operation of 101 _{1 to} 101 _N
The output data of 02 _{1 to} 102 _N is sequentially output to the outside. Therefore, the tests of the RAMs 100 _{1 to} 100 _N can be performed in parallel, so that the test time can be shortened, and the test pattern can be made shorter than in the case where the scan test and the memory test are separately performed to test the entire semiconductor integrated circuit. . Moreover, by observing the data output to the outside, it can detect whether there is an abnormality in which RAM 100 ₁ to 100 _N memory cells.

【００６６】第７の実施形態 図１０（ｉ），（ii）は、本発明の第７の実施形態を示
すメモリテスト回路の構成図である。このメモリテスト
回路は、複数のＲＡＭ１１０₁ ，１１０₂ ，…，１１０
_N を備えた半導体集積回路に設けられ、各ＲＡＭ１１０
₁ 〜１１０_N 中のメモリセルが正常か異常かをテストす
るように専用に設けられたものである。各ＲＡＭ１１０
₁ ，１１０₂ ，…，１１０_N は、共通の構成のＲＡＭブ
ロック１２０₁ ，１２０₂ ，…，１２０_N にそれぞれ配
属されている。各ＲＡＭブロック１２０₁ 〜１２０
_N は、対となる第１の信号入力端子ＡＳＩ及び第１の信
号出力端子ＡＳＯと、対となる第２の信号入力端子ＢＳ
Ｉ及び第２の信号出力端子ＢＳＯとを、それぞれ有して
いる。信号入力端子ＡＳＩと信号出力端子ＡＳＯとの間
には、第１のレジスタであるシフトレジスタ１２１と第
２のレジスタであるフリップフロップ１２２と第３のレ
ジスタであるシフトレジスタ１２３とが、縦続接続され
ている。これらシフトレジスタ１２１とフリップフロッ
プ１２２とシフトレジスタ１２３とは、メモリテストを
行うときに利用される書込み手段であり、縦続接続され
ることにより、シフト動作が可能になっている。 Seventh Embodiment FIGS. 10 (i) and (ii) are configuration diagrams of a memory test circuit showing a seventh embodiment of the present invention. This memory test circuit includes a plurality of RAMs 110 ₁ , 110 ₂ ,.
_N provided in a semiconductor integrated circuit having _N
It is provided exclusively for testing whether the memory cells in _{1 to} 110 _N are normal or abnormal. Each RAM 110
_1, 110 _2, ..., 110 _N may, RAM block 120 ₁ of the common configuration, 120 _2, ..., are assigned respectively to 120 _N. RAM blocks 120 _{1 to} 120
_N is a pair of a first signal input terminal ASI and a first signal output terminal ASO, and a pair of a second signal input terminal BS
I and a second signal output terminal BSO. A shift register 121 as a first register, a flip-flop 122 as a second register, and a shift register 123 as a third register are cascaded between the signal input terminal ASI and the signal output terminal ASO. ing. The shift register 121, the flip-flop 122, and the shift register 123 are writing means used when a memory test is performed, and the cascade connection enables a shift operation.

【００６７】シフトレジスタ１２１は、メモリセルを指
定するアドレスを記憶するための必要ビット幅を有し、
その各ビットが各ＲＡＭ１１０₁ 〜１１０_N のアドレス
端子Ａにパラレルに接続されている。フリップフロップ
１２２は、ＲＡＭ１１０₁ 〜１１０_N 中のメモリセルに
書込みを行わせる制御信号を格納するものであり、各Ｒ
ＡＭ１１０₁ 〜１１０_N の制御端子ＷＥＮに、該制御信
号を与えるように接続されている。シフトレジスタ１２
３は、メモリセルに与えるテスト用データを記憶するた
めの必要ビット幅を有し、その各ビットが各ＲＡＭ１１
０₁ 〜１１０_Nのデータ入力端子ＷＤにパラレルに接続
されている。信号入力端子ＢＳＩと信号出力端子ＢＳＯ
との間には、出力用レジスタであるシフトレジスタ１２
４が接続されている。このシフトレジスタ１２４は、Ｒ
ＡＭ１１０₁ 〜１１０_N から読出されたデータを記憶す
るものであり、該記憶に必要なビット幅を有し、これら
の各ビットがＲＡＭ１１０₁ 〜１１０_N の読出しデータ
端子ＲＤにパラレルに接続されている。Shift register 121 has a necessary bit width for storing an address designating a memory cell.
Each bit is connected in parallel to the address terminal A of each of the RAMs 110 _{1 to} 110 _N. The flip-flop 122 stores a control signal for causing a memory cell in the RAMs 110 _{1 to} 110 _N to write data.
The control terminals WEN of the AMs 110 _{1 to} 110 _N are connected to supply the control signals. Shift register 12
3 has a required bit width for storing test data to be given to a memory cell, and each bit is stored in each RAM 11
0 _{1 to} 110 _N are connected in parallel to the data input terminals WD. Signal input terminal BSI and signal output terminal BSO
And a shift register 12 which is an output register.
4 are connected. This shift register 124 has
It stores data read from the AMs 110 _{1 to} 110 _N , has a bit width necessary for the storage, and these bits are connected in parallel to the read data terminals RD of the RAMs 110 _{1 to} 110 _N. .

【００６８】以上のような共通の構成を持つＲＡＭブロ
ック１２０₁ 〜１２０_N は、縦続接続されている。つま
り、初段のＲＡＭブロック１２０₁ の信号出力端子ＡＳ
ＯがＲＡＭブロック１２０₂ の信号入力端子ＡＳＩに接
続され、該ＲＡＭブロック１２０₁ の信号出力端子ＢＳ
ＯがＲＡＭブロック１２０₂ の信号入力端子ＢＳＩに接
続され、以下同様に、前段のＲＡＭブロックの信号出力
端子ＡＳＯが後段のＲＡＭブロックの信号入力端子ＡＳ
Ｉに接続され、前段のＲＡＭブロックの信号出力端子Ｂ
ＳＯが後段のＲＡＭブロックの信号入力端子ＢＳＩに接
続されている。The RAM blocks 120 _{1 to} 120 _N having the above-described common configuration are cascaded. That is, the signal output terminal AS of the _first- stage RAM block 120 ₁
O is connected to the signal input terminal ASI of the RAM block 120 ₂ , and the signal output terminal BS of the RAM block 120 ₁
O is connected to the signal input terminal BSI RAM block 120 _2, and so on, the signal input terminal AS of the signal output terminal ASO of the preceding RAM blocks subsequent RAM block
I, and the signal output terminal B of the preceding RAM block
SO is connected to the signal input terminal BSI of the subsequent RAM block.

【００６９】ＲＡＭブロック１２０₁ 〜１２０_N を縦続
接続することにより、ＲＡＭブロック１２０₁ 〜１２０
_N のシフトレジスタ１２１、フリップフロップ１２２及
びシフトレジスタ１２３からなる書込み制御手段が、す
べて直列に接続されたことになり、全体でスキャンチェ
ーンが形成されてスキャンテストが可能になっている。
また、ＲＡＭブロック１２０₁ 〜１２０_N の出力用レジ
スタであるシフトレジスタ１２４が直列に接続されたこ
とになり、全体でスキャンチェーンが形成され、スキャ
ンテストが可能になっている。[0069] By cascading RAM block 120 _{1-120 N,} RAM block 120 _{1-120
Since the} write control means including the _N shift registers 121, flip-flops 122 and shift registers 123 are all connected in series, a scan chain is formed as a whole to enable a scan test.
Also, the shift registers 124 as output registers of the RAM blocks 120 _{1 to} 120 _N are connected in series, so that a scan chain is formed as a whole, and a scan test is possible.

【００７０】次に、図１０でメモリテストを行う場合の
動作を説明する。初段のＲＡＭブロック１２０₁ の信号
入力端子ＡＳＩから、各段のＲＡＭブロック１２０₁ 〜
１２０_N に与えるテスト用データ、制御信号及びテスト
用の内部アドレスからなるデータ群を逆の順に並べてシ
リアルに入力する。各段のＲＡＭブロック１２０₁ 〜１
２０_N におけるシフトレジスタ１２１、フリップフロッ
プ１２２及びシフトレジスタ１２３は、そのデータ群を
１ビットずつずらしながら、後段側へ出力する。すべて
のＲＡＭブロック１２０₁ 〜１２０_N のテスト用デー
タ、制御信号及び内部アドレスが該ＲＡＭブロック１２
０₁ 〜１２０_N のシフトレジスタ１２１、フリップフロ
ップ１２２及びシフトレジスタ１２３上に到達して記憶
されると、これらのテスト用データ、制御信号及び内部
アドレスは、１２０₁ 〜１２０_N にパラレルに与えられ
る。各ＲＡＭ１１０₁ 〜１１０_N は、与えられたアドレ
スに対応するメモリセルにテスト用データをそれぞれ書
込む。各ＲＡＭ１１０₁ 〜１１０_N のテスト用データが
書込まれたメモリセルから読出された記憶データは、端
子ＲＤからパラレルにシフトレジスタ１２４に与えられ
て記憶される。Next, the operation when a memory test is performed will be described with reference to FIG. From the first stage of the RAM block 120 ₁ of the signal input terminal ASI, RAM blocks 120 ₁ to the respective stages
Test data to be applied to 120 _N, by arranging a group of data consisting of control signals and internal address for testing reverse order to serially input. RAM blocks 120 ₁ to _{1 of} each stage
Shift register 121 in 20 _N, flip-flops 122 and shift register 123, while shifting the data group by one bit, and outputs it to the subsequent stage. The test data, control signals and internal addresses of all the RAM blocks 120 _{1 to} 120 _N are stored in the RAM block 12.
0 ₁ to 120 _N of the shift register 121, and stored in reach the flip-flop 122 and the shift register 123, these test data, control signals and internal address is supplied in parallel to the 120 ₁ to 120 _N . Each of the RAMs 110 _{1 to} 110 _N writes test data into a memory cell corresponding to a given address. The storage data read from the memory cells of each of the RAMs 110 _{1 to} 110 _{N to which} the test data has been written are given to the shift register 124 in parallel from the terminal RD and stored.

【００７１】各段のＲＡＭブロック１２０₁ 〜１２０_N
のシフトレジスタ１２４に記憶された記憶データは、ク
ロックに同期したシフト動作により、１ビットずつずら
して後段側に出力され、最終段のＲＡＭブロック１２０
_N のシフトレジスタ１２４から外部に出力される。即
ち、すべてのＲＡＭブロック１２０₁ 〜１２０_N 中のシ
フトレジスタ１２４に記憶された読出しデータは、メモ
リセルに書込まれたテスト用データに対応するテスト結
果として順に後段側に転送され、最終的にすべての該読
出しデータが最終段のＲＡＭブロック１２０_N のシフト
レジスタ１２４から出力される。The RAM blocks 120 _{1 to} 120 _{N of} each stage
The data stored in the shift register 124 is output to the subsequent stage by shifting one bit at a time by a shift operation synchronized with the clock, and is output to the final stage RAM block 120.
It is output from the _N shift registers 124 to the outside. That is, the read data stored in the shift registers 124 in all the RAM blocks 120 _{1 to} 120 _N are sequentially transferred to the subsequent stage as test results corresponding to the test data written in the memory cells, and finally all said read data is output from the shift register 124 of the RAM block 120 _N of the last stage.

【００７２】以上のように、この第７の実施形態では、
複数のＲＡＭ１１０₁ 〜１１０_N を持つ半導体集積装置
におけるメモリテスト回路を、各ＲＡＭ１１０₁ 〜１１
０_Nに対応して設けられ、シフト動作を行うように縦続
接続されたレジスタ１２１、フリップフロップ１２２及
びシフトレジスタ１２３からなる書込み手段と、該各Ｒ
ＡＭ１１０₁ 〜１１０_N に対応して設けられて読出しデ
ータを記憶するシフトレジスタ１２４とで構成し、該各
ＲＡＭ１１０₁ 〜１１０_N にそれぞれ対応するレジスタ
１２１、フリップフロップ１２２及びシフトレジスタ１
２３で構成される書込み手段を縦続接続してスキャンチ
ェーンを形成し、該各ＲＡＭ１１０₁ 〜１１０_N にそれ
ぞれ対応するシフトレジスタ１２４を縦続接続してスキ
ャンチェーンを形成している。そのため、第５及び第６
の実施形態よりもテスト時間が多少長くなる可能性があ
るが、ＲＡＭ１１０₁ 〜１１０_N のテストパターンをロ
ジック用のテストパターンに含めることが可能となり、
全体のテストパターンを縮小できるばかりでなく、ＲＡ
Ｍ１１０₁ 〜１１０_N をテストするためのメモリテスト
が、シフトレジスタ１２１，１２３，１２４及びフリッ
プフロップ１２２と、これらを縦続接続するための信号
線のみで構成でき、個々の自己テスト回路が不要にな
り、第５及び第６の実施形態よりも、少ない回路量で実
現できる。As described above, in the seventh embodiment,
A memory test circuit in a semiconductor integrated device having a plurality of RAMs 110 _{1 to} 110 _N is connected to each of the RAMs 110 _{1 to} 11N.
0 _N , a writing means comprising a register 121, a flip-flop 122 and a shift register 123 cascaded to perform a shift operation,
AM110 ₁ ~110 _N provided corresponding to constituted by a shift register 124 for storing the read data, the corresponding registers 121, respectively respective RAM 110 ₁ to 110 _N, flip-flops 122 and shift register 1
The write means constituted by 23 are cascaded to form a scan chain, and the shift registers 124 corresponding to the respective RAMs 110 _{1 to} 110 _N are cascaded to form a scan chain. Therefore, the fifth and sixth
Although the test time may be slightly longer than that of the embodiment, the test patterns of the RAMs 110 _{1 to} 110 _N can be included in the test pattern for logic.
Not only can the entire test pattern be reduced, but RA
M110 ₁ to 110 _N memory test for testing is a shift register 121,123,124 and the flip-flop 122, they can only be configured by a signal line for cascading eliminates the need for individual self-test circuit , And can be realized with a smaller amount of circuits than the fifth and sixth embodiments.

【００７３】第８の実施形態 図１１（ｉ），（ii）は、本発明の第８の実施形態を示
すメモリテスト回路の構成図である。このメモリテスト
回路は、複数のＲＡＭ１３０₁ ，１３０₂ ，…，１３０
_N を備えた半導体集積回路に設けられ、各ＲＡＭ１３０
₁ 〜１３０_N 中のメモリセルが正常か異常かをテストす
るように専用に設けられたものである。 Eighth Embodiment FIGS. 11 (i) and 11 (ii) are configuration diagrams of a memory test circuit showing an eighth embodiment of the present invention. This memory test circuit includes a plurality of RAMs 130 ₁ , 130 ₂ ,.
_N provided in a semiconductor integrated circuit having _N
It is provided exclusively for testing whether the memory cells in _{1 to} 130 _N are normal or abnormal.

【００７４】各ＲＡＭ１３０₁ ，１３０₂ ，…，１３０
_N は、共通の構成のＲＡＭブロック１４０₁ ，１４
０₂ ，…，１４０_N にそれぞれ配属されている。各ＲＡ
Ｍブロック１４０₁ 〜１４０_N は、アドレス入力端子Ｉ
Ａに接続されて与えられ、内部アドレスを記憶する第１
のレジスタ１４１と、制御信号入力端子ＩＥＮに接続さ
れ、制御信号を記憶する第２のレジスタであるフリップ
フロップ１４２と、データ入力端子ＩＷＤから入力され
たテスト用データを記憶する第３のレジスタ１４３とを
それぞれ備えている。レジスタ１４１、フリップフロッ
プ１４２及びレジスタ１４３は、書込み手段を構成する
ものであり、これらのレジスタ１４１、フリップフロッ
プ１４２及びレジスタ１４３は出力側がパラレルに各Ｒ
ＡＭ１３０₁〜１３０_N のアドレス端子Ａ、制御端子Ｗ
ＥＮ及びデータ端子ＷＤに接続され、かつ、アドレス出
力端子ＡＬ、制御信号出力端子ＷＥＮＬ及びデータ出力
端子ＷＤＬにそれぞれ接続されている。Each of the RAMs 130 ₁ , 130 ₂ ,.
_N is the RAM block 140 ₁ , 14 of the common configuration
0 _2, ..., it is assigned respectively to 140 _N. Each RA
The M blocks 140 _{1 to} 140 _N have an address input terminal I
A connected to A and provided to store an internal address
, A flip-flop 142 which is connected to the control signal input terminal IEN and is a second register for storing a control signal, and a third register 143 for storing test data inputted from the data input terminal IWD. Are provided. The register 141, the flip-flop 142, and the register 143 constitute a writing means, and the output of the register 141, the flip-flop 142, and the register 143 are parallel to each other.
Address terminals A and control terminals W of AM130 _{1 to} 130 _N
It is connected to EN and a data terminal WD, and is connected to an address output terminal AL, a control signal output terminal WENL, and a data output terminal WDL, respectively.

【００７５】各ＲＡＭブロック１４０₁ 〜１４０_N に
は、さらに、期待値データ入力端子ＩＣＤから入力され
た期待値データを記憶する第４のレジスタ１４４と、期
待値データとＲＡＭ１３０₁ 〜１３０_N から読出された
記憶データとを比較し、該比較結果をテスト結果として
出力する比較回路１４５とが設けられている。レジスタ
１４４の出力側がパラレルに比較回路１４５の一方の入
力端子ＣＤに接続されると共に、期待値データ出力端子
ＣＤＬに接続されている。比較回路１４５の他方の入力
端子ＲＤがＲＡＭ１３０₁ 〜１３０_N のデータ読出し端
子ＲＤに接続され、該比較回路１４５の出力側がテスト
結果出力端子ＰＦに接続されている。Each of the RAM blocks 140 _{1 to} 140 _N further stores a fourth register 144 for storing the expected value data input from the expected value data input terminal ICD, and reads out the expected value data and the RAMs 130 _{1 to} 130 _N. And a comparison circuit 145 that compares the stored data with the stored data and outputs the comparison result as a test result. The output side of the register 144 is connected in parallel to one input terminal CD of the comparison circuit 145 and to the expected value data output terminal CDL. The other input terminal RD of the comparison circuit 145 is connected to the data read terminals RD of the RAMs 130 _{1 to} 130 _N , and the output side of the comparison circuit 145 is connected to the test result output terminal PF.

【００７６】以上のように、共通な構成を持つＲＡＭブ
ロック１４０₁ 〜１４０_N は、縦続接続されている。つ
まり、図１１（ii）のように、初段のＲＡＭブロック１
３０ ₁ のアドレス出力端子ＡＬ、制御信号出力端子ＷＥ
ＮＬ、テストデータ出力端子ＷＤＬ及び期待値データ出
力端子ＣＤＬが、ＲＡＭブロック１３０₂ のアドレス入
力端子ＩＡ、制御信号入力端子ＩＷＥＮ、テスト用デー
タ入力端子ＩＷＤ及び期待値データ入力端子ＩＣＤにそ
れぞれ接続されている。以下同様に、前段のＲＡＭブロ
ックのアドレス出力端子ＡＬ、制御信号出力端子ＷＥＮ
Ｌ、テストデータ出力端子ＷＤＬ及び期待値データ出力
端子ＣＤＬが、後段側のＲＡＭブロックのアドレス入力
端子ＩＡ、制御信号入力端子ＩＷＥＮ、テスト用データ
入力端子ＩＷＤ及び期待値データ入力端子ＩＣＤにそれ
ぞれ接続されている。As described above, RAM blocks having a common configuration
Lock 140₁~ 140_NAre cascaded. One
That is, as shown in FIG. 11 (ii), the first-stage RAM block 1
30 ₁Address output terminal AL, control signal output terminal WE
NL, test data output terminal WDL and expected value data output
The input terminal CDL is connected to the RAM block 130_TwoEnter address
Input terminal IA, control signal input terminal IWEN, test data
Data input terminal IWD and expected value data input terminal ICD.
Each is connected. Similarly, the RAM block in the preceding stage
Address output terminal AL, control signal output terminal WEN
L, test data output terminal WDL and expected value data output
Terminal CDL is used to input the address of the RAM block on the subsequent stage.
Terminal IA, control signal input terminal IWEN, test data
Input terminal IWD and expected value data input terminal ICD
Each is connected.

【００７７】初段のＲＡＭブロック１４０₁ 以外のＲＡ
Ｍブロック１４０₂ 〜１４０_N のテスト結果出力端子Ｐ
Ｅは、２入力ＯＲ回路１５０₂ 〜１５０_N の一方の入力
端子に接続され、該ＲＡＭブロック１４０₂ 〜１４０_N
中の比較回路１４５から比較結果を入力するようになっ
ている。ＯＲ回路１５０₂ の他方の入力端子は、ＲＡＭ
ブロック１４０₁ のテスト結果出力端子ＰＦに接続さ
れ、ＲＡＭブロック１４０₁ 中の比較回路１４５から比
較結果をテスト結果データとして入力し、ＲＡＭブロッ
ク１４０₂ から与えられたテスト結果データとの論理和
を求めて出力するようになっている。各ＯＲ回路１５０
₂ 〜１５０_N-１の出力端子が、後段側のＯＲ回路１５０
₃ 〜１５０_N の他方の入力端子にそれぞれ接続され、該
各ＯＲ回路１５０₃ 〜１５０_N が前段側から与えられた
論理和演算結果のデータと、ＲＡＭブロック１４０₂ 〜
１４０_N から与えられたテスト結果データとの論理和演
算を行い、それぞれ出力する構成になっている。[0077] the first stage of the RAM block 140 ₁ non-RA
Test result output terminal P for M blocks 140 _{2 to} 140 _N
E is connected to one of the input terminals of the two-input OR circuits 150 _{2 to} 150 _N and the RAM blocks 140 _{2 to} 140 _N
The comparison result is input from the middle comparison circuit 145. The other input terminal of the OR circuit 150 ₂ is a RAM
Is connected to a block 140 ₁ of the test result output terminal PF, receives the comparison result as the test result data from the comparison circuit 145 of RAM block 140 in _1, obtains a logical sum of the test result data supplied from the RAM block 140 ₂ Output. Each OR circuit 150
_{2 to} 150 _N-1 output terminal is connected to the OR circuit 150
_3-150 are connected to the other input terminal of the _N, and the data of the logical OR operation result respective OR circuit 0.99 _{3-150 N} is given from the first-stage, RAM blocks 140 ₂ -
Performs logical OR operation between the test result data supplied from 140 _N, have been configured to output, respectively.

【００７８】縦続接続されたＲＡＭブロック１４０₁ 〜
１４０_N 中のレジスタ１４１，１４３，１４４、フリッ
プフロップ１４２及び比較回路１４５と、ＯＲ回路１５
０₂〜１５０_N とによってメモリテスト回路が構成され
ている。そして、ＲＡＭブロック１４０₁ のアドレス入
力端子ＩＡ、制御信号入力端子ＩＥＮ、データ入力端子
ＩＷＤ及びテスト用データ入力端子ＩＣＤが、半導体集
積回路内または外部に設けられたテスト制御部１６０に
接続されている。テスト制御部１６０は、アドレス端子
Ａから内部アドレスを出力し、制御信号を制御信号出力
端子ＷＥＮから出力し、テスト用データをテスト用デー
タ出力端子ＷＤから出力すると共に、期待値データを期
待値データ出力端子ＣＤから出力する機能を持つ回路で
ある。The cascaded RAM blocks 140 _1-
140 registers in _N 141,143,144, and flip-flop 142 and the comparison circuit 145, OR circuit 15
A memory test circuit is constituted by O _{2 to} 150 _N. Then, RAM block 140 ₁ of the address input terminals IA, a control signal input terminal IEN, the data input terminal IWD and test data input terminal ICD is connected to the test control unit 160 provided in the semiconductor integrated circuit or external . The test control unit 160 outputs an internal address from the address terminal A, outputs a control signal from the control signal output terminal WEN, outputs test data from the test data output terminal WD, and outputs expected value data to the expected value data. This is a circuit having a function of outputting from the output terminal CD.

【００７９】次に、図１１（ｉ）（ii）に示されたメモ
リテスト回路の動作を説明する。テスト制御部１６０
は、メモリテストを行うための内部アドレスと制御信号
とテスト用データと該テスト用データに対応する期待値
データとを生成し、アドレス端子Ａと制御信号出力端子
ＷＥＮとテスト用データ出力端子ＷＤと期待値データ出
力端子ＣＤとからそれぞれ出力し、ＲＡＭブロック１４
０₁ のアドレス入力端子ＩＡ、制御信号入力端子ＩＷＥ
Ｎ、テスト用データ入力端子ＩＷＤ及び期待値データ入
力端子ＩＣＤへそれぞれ入力する。ＲＡＭブロック１４
０₁ では、レジスタ１４１が内部アドレスを記憶し、フ
リップフロップ１４２が制御信号を記憶し、レジスタ１
４３がテスト用データを記憶し、ＲＡＭ１３０₁ に記憶
したデータをそれぞれ与えて、該内部アドレスで指定し
たメモリセルにテスト用データを書込む。また、レジス
タ１４４は期待値データを記憶し、比較回路１４５に与
える。Next, the operation of the memory test circuit shown in FIGS. 11 (i) and (ii) will be described. Test control unit 160
Generates an internal address for performing a memory test, a control signal, test data, and expected value data corresponding to the test data, and generates an address terminal A, a control signal output terminal WEN, and a test data output terminal WD. The output from the expected value data output terminal CD and the RAM block 14
0 ₁ address input terminals IA, a control signal input terminal IWE
N, a test data input terminal IWD and an expected value data input terminal ICD. RAM block 14
0 In _1, the register 141 stores the internal address, the flip-flop 142 stores the control signal, the register 1
43 stores test data, giving each the data stored in the RAM 130 _1, writes the test data to the memory cell specified by internal address. Further, the register 144 stores the expected value data and supplies it to the comparison circuit 145.

【００８０】ＲＡＭ１３０₁ のテスト用データが書込ま
れたメモリセルに記憶されたデータは、読出されて比較
回路１４５に与えられる。比較回路１４５は、与えられ
た期待値データと読出された記憶データの比較を行い、
メモリセルが正常であるか異常であるかを判定し、判定
結果を出力する。即ち、ＲＡＭ１３０₁ のメモリテスト
が行われる。このメモリテストが行われるタイミング
で、最初の内部アドレスと制御信号とテスト用データと
期待値データとが、次段のＲＡＭブロック１４０ ₂ に転
送される。以下同様にして、順序よく、各ＲＡＭ１３０
₂ 〜１３０_N のメモリテストが行われる。各メモリテス
トの結果は、縦続接続されたＯＲ回路１５０₂ 〜１５０
_N における論理和演算により、いずれかのＲＡＭ１３０
₂ 〜１３０ _N で異常のメモリセルがあれば、最終的に外
部には“Ｈ”の信号が出力される。RAM 130₁Test data is written
The data stored in the read memory cell is read and compared.
Circuit 145 is provided. The comparison circuit 145 is provided
And compares the read expected data with the read stored data.
Determine whether the memory cell is normal or abnormal, and determine
Output the result. That is, the RAM 130₁Memory test
Is performed. Timing when this memory test is performed
The first internal address, control signal and test data
The expected value data is stored in the RAM block 140 in the next stage. _TwoTurn to
Sent. Similarly, in the same manner, each RAM 130
_Two~ 130_NIs performed. Each memory test
The result of the reset is the OR circuit 150 connected in cascade._Two~ 150
_NOf any of the RAMs 130
_Two~ 130 _NIf there is an abnormal memory cell,
The signal of "H" is output to the section.

【００８１】以上のように、この第８の実施形態では、
各ＲＡＭ１３０₁ 〜１３０_N に対応するレジスタ１４
１，１４３，１４４とフリップフロップ１４２と比較回
路１４５とを設けてＲＡＭブロック１４０₁ 〜１４０_N
を形成し、これらＲＡＭブロック１４０₁ 〜１４０_N の
レジスタ１４１を縦続接続し、ＲＡＭブロック１４０₁
〜１４０_N のフリップフロップ１４２を縦続接続し、Ｒ
ＡＭブロック１４０₁ 〜１４０_N のレジスタ１４３を縦
続接続し、ＲＡＭブロック１４０₁ 〜１４０_N のレジス
タ１４４を縦続接続し、内部アドレスと制御信号とテス
ト用データと期待値データとをＲＡＭブロック１４０₁
〜１４０_N に順に転送するようにし、ＲＡＭブロック１
３０₁ 〜１３０_N に対するメモリテストを行うようにし
ている。そのため、ＲＡＭブロック１４０₁ 〜１４０_N
間の信号線の本数が増加してレイアウトにおける配線面
積が増加する傾向になるが、内部アドレスと制御信号と
テスト用データと期待値データとを生成するテスト制御
部１６０が１つだけですみ、回路量を低減でき、全体の
面積を小さくできる。As described above, in the eighth embodiment,
Register 14 corresponding to each of RAMs 130 _{1 to} 130 _N
1, 143, 144, a flip-flop 142, and a comparison circuit 145 to provide RAM blocks 140 _{1 to} 140 _N
Forming a, a register 141 of the RAM block 140 ₁ to 140 _N are cascaded, RAM blocks 140 ₁
１４０140 _N flip-flops 142 in cascade, and R
The registers 143 of the AM blocks 140 _{1 to} 140 _N are connected in cascade, and the registers 144 of the RAM blocks 140 _{1 to} 140 _N are connected in cascade, and the internal address, the control signal, the test data, and the expected value data are stored in the RAM block 140 ₁
To 140 _N in order, and RAM block 1
And to perform a memory test for 30 ₁ ~130 _N. Therefore, the RAM blocks 140 _{1 to} 140 _N
Although the number of signal lines between them increases and the wiring area in the layout tends to increase, only one test control unit 160 that generates internal addresses, control signals, test data, and expected value data is required. The number of circuits can be reduced, and the entire area can be reduced.

【００８２】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） フェイルアドレス抽出手段２５，３５，４５，
６５は、ＡＮＤゲート２５ａ，３５ａ，４５ａ，６５ａ
とスリーステート回路２５ｂ，３５ｂ，４５ｂ，６５ｂ
で構成したが、レジスタ等で構成することも可能であ
る。 （２） 第５及び第６の実施形態では、自己テスト回路
９２₁ 〜９２_N ，１０２₁ 〜１０２_N を第１の実施形態
のメモリテスト回路２０と同様の構成としたが、従来の
図２のメモリテスト回路１０で構成しても同様の効果を
奏する。Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications. (1) Fail address extraction means 25, 35, 45,
65 is an AND gate 25a, 35a, 45a, 65a
And three-state circuits 25b, 35b, 45b, 65b
However, it is also possible to use a register or the like. (2) In the fifth and sixth embodiments, although the self-test circuit 92 ₁ to 92 _N, 102 ₁ to 102 _N has the same structure as the memory test circuit 20 of the first embodiment, a conventional 2 The same effect can be obtained by using the memory test circuit 10 of FIG.

【００８３】[0083]

【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、正規メモリセルアレイから読出された
テストデータの内で期待値データと異なるもの（即ち、
不良メモリセル）があった場合に、その不良メモリセル
のアドレスを記憶しておき、全アドレスのテストデータ
の比較が終了した後で、冗長メモリセルアレイに書き込
まれたテストデータを順次読出して対応する期待値デー
タに一致するか否かを比較し、この冗長メモリセルアレ
イから読出されたテストデータが期待値データに一致し
た（即ち、正常メモリセルである）時に、その正常メモ
リセルに不良メモリセルのアドレスを割当てるようにし
ている。これにより、正規メモリセルアレイに不良があ
るか否かをテストするだけでなく、不良メモリセルを冗
長メモリセルアレイ中の正常なメモリセルで置換えるこ
とができるという効果がある。 As described in detail above, the first to fourth embodiments are described .
According to the invention, the data read from the normal memory cell array
Test data that differs from expected value data (ie,
Defective memory cell)
Address, and test data for all addresses
After the comparison is completed, the data is written to the redundant memory cell array.
The read out test data is read sequentially and the corresponding expected value data is read out.
Data match with the redundant memory cell array.
Test data read from the
(That is, a normal memory cell)
Assign addresses of defective memory cells to recells
ing. As a result, there is no defect in the normal memory cell array.
Not only test whether or not
Replace with a normal memory cell in the long memory cell array
There is an effect that can be.

【００８４】[0084]

【００８５】[0085]

【００８６】第５の発明によれば、Ｎ個のＲＡＭと周辺
回路とを有する半導体集積回路に設けられるメモリテス
ト回路を、アドレス供給部、データ供給部、制御部、比
較回路をそれぞれ有するＮ個の自己テスト回路と、（Ｎ
−１）個の論理和回路とで構成し、（Ｎ−１）個の論理
和回路の論理和演算結果をスキャンチェーンに入力する
構成にしたので、Ｎ個のＲＡＭのメモリテストをスキャ
ンテストの一部として実行できるようになり、テストパ
ターンを短縮できる。第６の発明によれば、Ｎ個のＲＡ
Ｍと周辺回路とを有する半導体集積回路に設けられるメ
モリテスト回路を、アドレス供給部、データ供給部、制
御部、比較回路をそれぞれ有するＮ個の自己テスト回路
と、各自己テスト回路に対応して設けられ、各自己テス
ト回路の比較回路の出力信号を選択してスキャンチェー
ンを構成する各フリップフロップにパラレルにそれぞれ
入力するＮ個の選択回路とで構成したので、複数のＲＡ
Ｍのメモリテストを周辺回路のスキャンテストに含ませ
ることが可能となり、テストパターンを短縮できる。そ
の上、異常のＲＡＭの抽出も可能になる。According to the fifth aspect, a memory test circuit provided in a semiconductor integrated circuit having N RAMs and peripheral circuits includes N memory test circuits each having an address supply section, a data supply section, a control section, and a comparison circuit. Self test circuit and (N
-1) OR circuits, and the result of the OR operation of the (N-1) OR circuits is input to the scan chain. Therefore, the memory test of the N RAMs is performed by the scan test. It can be executed as a part, and the test pattern can be shortened. According to the sixth invention, N RAs
A memory test circuit provided in a semiconductor integrated circuit having M and peripheral circuits is divided into N self-test circuits each having an address supply unit, a data supply unit, a control unit, and a comparison circuit, and corresponding to each self-test circuit. And N selection circuits that select the output signal of the comparison circuit of each self-test circuit and input the signals in parallel to each flip-flop constituting the scan chain.
The M memory test can be included in the peripheral circuit scan test, and the test pattern can be shortened. In addition, the extraction of the abnormal RAM becomes possible.

【００８７】第７の発明によれば、Ｎ個のＲＡＭを有す
る半導体集積回路のメモリテスト回路を、直列に接続さ
れた第１のレジスタと第２のレジスタと第３のレジスタ
とからなるＮ個の書込み手段と、Ｎ個の出力用レジスタ
とで構成し、該Ｎ個の書込み手段はＮ段に縦続接続し、
該Ｎ個の出力用レジスタはＮ段に縦続接続したので、内
部アドレス、制御信号、テスト用データをＮ段に縦続接
続したＮ個の書込み手段の一端からシフト動作でロード
し、メモリセルから読出された記憶データをＮ段に縦続
接続したＮ個の出力用レジスタのシフト動作で出力する
ことができ、テストパターンの短縮ができる。その上、
個々のＲＡＭに対応して内部アドレス、制御信号、テス
ト用データを発生させる手段を持つ必要がなくなり、回
路量を減じることができる。According to the seventh aspect, the memory test circuit of the semiconductor integrated circuit having N RAMs is divided into N number of serially connected first, second and third registers. , And N output registers, the N writing means being cascaded to N stages,
Since the N output registers are cascade-connected to N stages, the internal address, control signal, and test data are loaded by shift operation from one end of the N write units cascade-connected to N stages, and read out from the memory cells. The stored data can be output by the shift operation of N output registers cascaded in N stages, and the test pattern can be shortened. Moreover,
It is not necessary to have a means for generating an internal address, a control signal, and test data corresponding to each RAM, so that the circuit amount can be reduced.

【００８８】第８の発明によれば、Ｎ個のＲＡＭを有す
る半導体集積回路のメモリテスト回路を、内部アドレス
を格納して該対応するＲＡＭに与える第１のレジスタ、
制御信号を格納して該対応するＲＡＭに与える第２のレ
ジスタ及びテスト用データを格納して該対応するＲＡＭ
に与える第３のレジスタを有するＮ個の書込み手段と、
期待値データをそれぞれ格納するＮ個の第４のレジスタ
と、対応するＲＡＭから読出された記憶データと期待値
データとを比較するＮ個の比較回路とで構成し、Ｎ個の
書込み手段における第１のレジスタはＮ段に縦続接続
し、各第２のレジスタはＮ段に縦続接続し、第３のレジ
スタはＮ段に縦続接続し、Ｎ個の第４のレジスタはＮ段
に縦続接続し、さらに、（Ｎ−１）個の論理和回路を設
けている。そのため、内部アドレスを初段の第１のレジ
スタに、制御信号を第２のレジスタに、テスト用データ
を第３のレジスタにそれぞれ入力するだけで、後段側に
転送されてメモリテストが行える。よって、テストパタ
ーンの短縮ができると共に、個々のＲＡＭに対応して内
部アドレス、制御信号、テスト用データ等を発生させる
手段を持つ必要がなくなり、回路量を減じることができ
る。According to the eighth aspect, the memory test circuit of the semiconductor integrated circuit having N RAMs is provided with a first register for storing an internal address and supplying the internal address to the corresponding RAM.
A second register for storing a control signal to be provided to the corresponding RAM and a corresponding RAM for storing test data;
N write means having a third register to provide
It comprises N fourth registers for respectively storing expected value data, and N comparison circuits for comparing the stored data read from the corresponding RAM with the expected value data. One register is cascaded to N stages, each second register is cascaded to N stages, the third register is cascaded to N stages, and N fourth registers are cascaded to N stages. , And (N-1) OR circuits are provided. Therefore, by merely inputting the internal address to the first register in the first stage, the control signal to the second register, and the test data to the third register, the internal address is transferred to the subsequent stage to perform the memory test. Therefore, the test pattern can be shortened, and it is not necessary to have a means for generating an internal address, a control signal, test data, etc. corresponding to each RAM, and the circuit amount can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態を示すメモリテスト回
路の構成図である。FIG. 1 is a configuration diagram of a memory test circuit according to a first embodiment of the present invention.

【図２】従来のメモリテスト回路を示す構成図である。FIG. 2 is a configuration diagram showing a conventional memory test circuit.

【図３】図１中のアドレス供給部２２の構成例を示す回
路図である。FIG. 3 is a circuit diagram illustrating a configuration example of an address supply unit 22 in FIG. 1;

【図４】図１中のデータ供給部２３の構成例を示す回路
図である。FIG. 4 is a circuit diagram illustrating a configuration example of a data supply unit 23 in FIG. 1;

【図５】本発明の第２の実施形態を示すメモリテスト回
路の構成図である。FIG. 5 is a configuration diagram of a memory test circuit according to a second embodiment of the present invention.

【図６】本発明の第３の実施形態を示すメモリテスト回
路の構成図である。FIG. 6 is a configuration diagram of a memory test circuit according to a third embodiment of the present invention.

【図７】本発明の第４の実施形態を示すメモリテスト回
路の構成図である。FIG. 7 is a configuration diagram of a memory test circuit according to a fourth embodiment of the present invention.

【図８】本発明の第５の実施形態を示すメモリテスト回
路の構成図である。FIG. 8 is a configuration diagram of a memory test circuit according to a fifth embodiment of the present invention.

【図９】本発明の第６の実施形態を示すメモリテスト回
路の構成図である。FIG. 9 is a configuration diagram of a memory test circuit according to a sixth embodiment of the present invention.

【図１０】本発明の第７の実施形態を示すメモリテスト
回路の構成図である。FIG. 10 is a configuration diagram of a memory test circuit according to a seventh embodiment of the present invention.

【図１１】本発明の第８の実施形態を示すメモリテスト
回路の構成図である。FIG. 11 is a configuration diagram of a memory test circuit showing an eighth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１１ 半導体集積回路 １２，５２，９０₁ 〜９０_N ，１００₁ 〜１００_N ，１
１０₁ 〜１１０_N ，１３０₁ 〜１３０_N ＲＡＭ ２１，３１，４１，６１ 制御部 ２２，３２，４２，６２ アドレス供給部 ２３，３３，４３，６３ データ供給部 ２４，３４，４４，４８，６４，１４５ 比較回路 ２５，３５，４５，６５ フェイルアドレス抽出手段 ３７，４７ カウンタ ５２ａ 正規メモリセルアレイ ５２ｂ 冗長メモリセルアレイ ５２ｃ 冗長ヒューズ回路 ６６ 記憶回路 ６７，１０３₁ 〜１０３_N セレクタ ９２₁ 〜９２_N ，１０２₁ 〜１０２_N 自己テスト回
路 ９１，１０１ スキャンチェーン １２１〜１２４，１４１〜１４４ レジスタ11 Semiconductor integrated circuit 12, 52, 90 _{1 to} 90 _N , 100 _{1 to} 100 _N , 1
10 _{1 to} 110 _N , 130 _{1 to} 130 _N RAMs 21, 31, 41, 61 Controllers 22, 32, 42, 62 Address supply units 23, 33, 43, 63 Data supply units 24, 34, 44, 48, 64 , 145 Comparison circuits 25, 35, 45, 65 Fail address extraction means 37, 47 Counter 52a Regular memory cell array 52b Redundant memory cell array 52c Redundant fuse circuit 66 Storage circuits 67, 103 _{1 to} 103 _N selectors 92 _{1 to} 92 _N , 102 ₁ To 102 _N self-test circuit 91, 101 scan chains 121 to 124, 141 to 144 registers

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−242288（ＪＰ，Ａ) 特開 平９−127206（ＪＰ，Ａ) 特開 平６−60693（ＪＰ，Ａ) 特開 平10−187554（ＪＰ，Ａ) 特開 昭62−165800（ＪＰ，Ａ) 特開 平６−102327（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-10-242288 (JP, A) JP-A-9-127206 (JP, A) JP-A-6-60693 (JP, A) JP-A-10- 187554 (JP, A) JP-A-62-165800 (JP, A) JP-A-6-102327 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G11C 29/00

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 正規メモリセルアレイの全アドレスに書
き込まれたテストデータを順次読出して対応する期待値
データに一致するか否かを比較し、 前記正規メモリセルアレイから読出されたテストデータ
の内で前記期待値データと異なるものがあった場合に、
その異なるテストデータが読出された前記正規メモリセ
ルアレイのアドレスを記憶し、 前記正規メモリセルアレイにおける全アドレスのテスト
データの比較が終了し、かつその比較処理中に前記期待
値データと異なるものが検出された場合に、冗長メモリ
セルアレイに書き込まれたテストデータを順次読出して
対応する期待値データに一致するか否かを比較し、 前記冗長メモリセルアレイから読出されたテストデータ
が前記期待値データに一致した時に、そのテストデータ
が読出された該冗長メモリセルアレイのアドレスに前記
異なるテストデータが読出された前記正規メモリセルア
レイのアドレスを割当てる、 ことを特徴とするメモリテスト方法。 1. A method for writing to all addresses of a normal memory cell array.
The read-in test data sequentially read and the corresponding expected value
Comparing whether matching data, the test data read from the normal memory cell array
If any of the values differ from the expected value data,
The normal memory cell from which the different test data has been read.
Storing the address of Ruarei, all addresses testing in the normal memory cell array
Completion of data comparison and expectation during the comparison process
Redundant memory when something different from the value data is detected
Test data written to the cell array is read sequentially
The test data read from the redundant memory cell array is compared to determine whether the data matches the corresponding expected value data.
When the test data matches the expected value data, the test data
Is read from the address of the redundant memory cell array.
The normal memory cell address from which different test data has been read out.
A memory test method , which comprises allocating a ray address . 【請求項２】 前記冗長メモリセルアレイのアドレスに
前記正規メモリセルアレイのアドレスを割当てるため
に、ヒューズを溶断することを特徴とする請求項１記載
のメモリテスト方法。 2. The method according to claim 1, wherein an address of said redundant memory cell array is
To assign an address of the normal memory cell array
2. A fuse according to claim 1, wherein the fuse is blown.
Memory test method. 【請求項３】 正規メモリセルアレイ及び冗長メモリセ
ルアレイから読出されたテストデータが対応する期待値
データに一致するか否かを比較する比較手段と、 前記正規メモリセルアレイから読出されたテストデータ
の内で前記期待値データと異なるものがあった場合に、
その異なるテストデータが読出された前記正規メモリセ
ルアレイのアドレスを記憶する記憶手段と、 前記正規メモリセルアレイ中の不良メモリセルを前記冗
長メモリセルアレイのメモリセルで置換えるアドレス割
当手段とを備え、 前記正規メモリセルアレイの全アドレスに書込まれたテ
ストデータを順次読出して対応する期待値データと異な
るものが検出された場合に、前記冗長メモリセルアレイ
のテストデータを順次読出して対応する期待値データに
一致するか否かを比較し、該冗長メモリセルアレイから
読出されたテストデータが該期待値データに一致した時
に、そのテストデータが読出された冗長メモリセルアレ
イのアドレスに前記記憶手段に記憶された前記不良メモ
リセルのアドレスを割当てることを特徴とするメモリテ
スト回路。 3. A normal memory cell array and a redundant memory cell.
The expected value corresponding to the test data read from the array
Comparing means for comparing whether or not the data matches data; and test data read from the normal memory cell array.
If any of the values differ from the expected value data,
The normal memory cell from which the different test data has been read.
Storage means for storing an address of the memory array, and a redundant memory cell in the normal memory cell array.
Address assignment to be replaced with memory cells in long memory cell array
Means for writing data written in all addresses of the normal memory cell array.
Data is read out sequentially and the data differs from the corresponding expected value data.
When a redundant memory cell array is detected,
Sequentially read out the test data of
Compare whether they match or not, and from the redundant memory cell array,
When the read test data matches the expected value data
The redundant memory cell array from which the test data was read
The defective memo stored in the storage means at the address
Memory cell characterized by assigning a recell address
Strike circuit. 【請求項４】 前記アドレス割当手段は、ヒューズを溶
断することによって前記正規メモリセルアレイ中の不良
メモリセルを前記冗長メモリセルアレイのメモリセルで
置換えることを特徴とする請求項３記載のメモリテスト
回路。 4. The method according to claim 1, wherein said address allocating means is configured to melt a fuse.
The defective memory cell array.
The memory cell is a memory cell of the redundant memory cell array.
4. The memory test according to claim 3, wherein said memory test is replaced.
circuit. 【請求項５】 それぞれ自己テスト回路を有するＮ（Ｎ
は、２以上の整数）個のランダムアクセスメモリと、複
数のフリップフロップを持つ周辺回路とを有し、該複数
のフリップフロップが縦続接続されてシフト動作でデー
タを転送するスキャンチェーンが形成された半導体集積
回路において、 前記Ｎ個のランダムアクセスメモリの自己テスト回路の
うちの１番目の自己テスト回路を除く自己テスト回路毎
に該１番目以外の各自己テスト回路の試験結果と前番の
自己テスト回路側から与えられた試験結果の論理和を後
番へ出力するＮ−１個の論理和回路を設け、複数の前記
Ｎ−１個の論理和回路のうちの最終番の論理和回路の出
力信号を前記スキャンチェーンに入力する構成にすると
共に、 前記各自己テスト回路は、正規メモリセルアレイ及び冗
長メモリセルアレイから読出されたテストデータが対応
する期待値データに一致するか否かを比較する比較手段
と、前記正規メモリセルアレイから読出されたテストデ
ータの内で前記期待値データと異なるものがあった場合
に、その異なるテストデータが読出された前記正規メモ
リセルアレイのアドレスを記憶する記憶手段と、前記正
規メモリセルアレイ中の不良メモリセルを前記冗長メモ
リセルアレイのメモリセルで置換えるアドレス割当手段
とを備え、前記正規メモリセルアレイの全アドレスに書
込まれたテストデータを順次読出して対応する期待値デ
ータと異なるものが検出された場合に、前記冗長メモリ
セルアレイのテストデータを順次読出して 対応する期待
値データに一致するか否かを比較し、該冗長メモリセル
アレイから読出されたテストデータが該期待値データに
一致した時に、そのテストデータが読出された冗長メモ
リセルアレイのアドレスに前記記憶手段に記憶された前
記不良メモリセルのアドレスを割当てるように構成し
た、 ことを特徴とする半導体集積回路。 5. N, each having a self-test circuit (N
Includes 2 or more integer) of the random access memory, and a peripheral circuit having a plurality of flip-flops, the scan chain for transferring data in shift operation the plurality of flip-flops connected in cascade is formed Oite the semiconductor integrated <br/> circuits, testing of the self-test circuits other than the first for each self-test circuits except for the first self-test circuit of the self-test circuitry of said N random access memory Result and previous
After the logical sum of the test results given from the self-test circuit side
N-1 OR circuits for output to the
The output of the last OR circuit out of the N-1 OR circuits
When input signals are input to the scan chain,
Both each self-test circuit, the normal memory cell array and redundant
Test data read from long memory cell array supports
Means for comparing whether the expected value data matches
And test data read from the normal memory cell array.
When some data differs from the expected value data
The regular memo from which the different test data was read
Storage means for storing an address of a recell array;
The defective memory cell in the regular memory cell array is
Address assigning means for replacing memory cells in a recell array
And write to all addresses of the normal memory cell array.
Test data in sequence and read the corresponding expected value data.
Data is detected, the redundant memory
Expectations for reading out cell array test data sequentially
The value of the redundant memory cell is compared to determine whether the value matches the value data.
The test data read from the array is
When they match, the redundant memo from which the test data was read
Before being stored in the storage means at the address of the recell array
Configured to assign addresses of defective memory cells.
A semiconductor integrated circuit characterized by the above. 【請求項６】 それぞれ自己テスト回路を有するＮ（Ｎ
は、２以上の整数）個のランダムアクセスメモリと、複
数のフリップフロップを持つ周辺回路とを有し、該周辺
回路内のフリップフロップが複数段に縦続接続されてシ
フト動作でデータを転送するスキャンチェーンが形成さ
れた半導体集積回路において、前記Ｎ個のランダムアクセスメモリの自己テスト回路毎
に、その自己テスト回路の試験結果と前記スキャンチェ
ーンから出力される出力信号のいずれか一方を選択して
対応するフリップフロップに入力する選択回路を設ける
と共に、 前記各自己テスト回路は、正規メモリセルアレイ及び冗
長メモリセルアレイから読出されたテストデータが対応
する期待値データに一致するか否かを比較する比較手段
と、前記正規メモリセルアレイから読出されたテストデ
ータの内で前記期待値データと異なるものがあった場合
に、その異なるテストデータが読出された前記正規メモ
リセルアレイのアドレスを記憶する記憶手段と、前記正
規メモリセルアレイ中の不良メモリセルを前記冗長メモ
リセルアレイのメモリセルで置換えるアドレス割当手段
とを備え、前記正規メモリセルアレイの全アドレスに書
込まれたテストデータを順次読出して対応する期待値デ
ータと異なるものが検出された場合に、前記冗長メモリ
セルアレイのテストデータを順次読出して対応する期待
値データに一致するか否かを比較し、該冗長メモリセル
アレイから読出されたテストデータが該期待値データに
一致した時に、そのテストデータが読出された冗長メモ
リセルアレイのアドレスに前記記憶手段に記憶された前
記不良メモリセルのアドレスを割当てるように構成し
た、 ことを特徴とする半導体集積回路。 6. N (N) each having a self-test circuit
Has an integer of 2 or more) random access memories and a peripheral circuit having a plurality of flip-flops, and flip-flops in the peripheral circuit are cascaded in a plurality of stages to transfer data by a shift operation. chain of formation
Semiconductor integrated circuits Oite to, each self-test circuit of the N random access memory
The test result of the self-test circuit and the scan check
Select one of the output signals
Provide a selection circuit for input to the corresponding flip-flop
In addition, each of the self-test circuits includes a normal memory cell array and a redundant memory cell array.
Test data read from long memory cell array supports
Means for comparing whether the expected value data matches
And test data read from the normal memory cell array.
When some data differs from the expected value data
The regular memo from which the different test data was read
Storage means for storing an address of a recell array;
The defective memory cell in the regular memory cell array is
Address assigning means for replacing memory cells in a recell array
And write to all addresses of the normal memory cell array.
Test data in sequence and read the corresponding expected value data.
Data is detected, the redundant memory
Expectations for reading out cell array test data sequentially
Whether or not the redundant memory cell
The test data read from the array is
When they match, the redundant memo from which the test data was read
Before being stored in the storage means at the address of the recell array
Configured to assign addresses of defective memory cells.
A semiconductor integrated circuit characterized by the above. 【請求項７】 それぞれ自己テスト回路を有するＮ（Ｎ
は、２以上の整数）個のランダムアクセスメモリを備え
た半導体集積回路において、前記各自己テスト回路は、正規メモリセルアレイ及び冗
長メモリセルアレイから読出されたテストデータが対応
する期待値データに一致するか否かを比較する比較手段
と、前記正規メモリセルアレイから読出されたテストデ
ータの内で前記期待値データと異なるものがあった場合
に、その異なるテストデータが読出された前記正規メモ
リセルアレイのアドレスを記憶する記憶手段と、前記正
規メモリセルアレイ中の不良メモリセルを前記冗長メモ
リセルアレイのメモリセルで置換えるアドレス割当手段
とを備え、前記正規メモリセルアレイの全アドレスに書
込まれたテストデータを順次読出して対応する期待値デ
ータと異なるものが検出された場合に、前記冗長メモリ
セルアレイのテストデータを順次読出して対応する期待
値データに一致するか否かを比較し、該冗長メモリセル
アレイから読出されたテストデータが該期待値データに
一致した時に、そのテストデータが読出された冗長メモ
リセルアレイのアドレスに前記記憶手段に記憶された前
記不良メモリセルのアドレスを割当てるように構成する
と共に、 前記各ランダムアクセスメモリに対応して設けられ、第
１の入力端子と第１の出力端子との間に直列に順に接続
された第１のレジスタと第２のレジスタと第３のレジス
タとからなり、シフト動作を行って該第１の入力端子か
ら入力されたテスト用データと制御信号と内部アドレス
とを該第３、第２及び第１のレジスタに格納し、これら
を該対応するランダムアクセスメモリにパラレルに出力
し、該ランダムアクセスメモリにテスト用データを書込
ませてその書込んだデータを読出させるＮ個の書込み手
段と、 前記各ランダムアクセスメモリに対応して設けられ、第
２の入力端子と第２の出力端子との間に接続され、該対
応するランダムアクセスメモリから読出されたデータを
格納し、シフト動作により該格納したデータを該第２の
出力端子からそれぞれ出力するＮ個の出力用レジスタと
を備え、 前記Ｎ個の書込み手段は、Ｎ段に縦続接続し、最終段を
除く各書込み手段の第１の出力端子を次段の書込み手段
の第１の入力端子に接続して構成し、 前記出力用レジスタは、Ｎ段に縦続接続し、最終段を除
く各出力用レジスタの第２の出力端子を次段の出力用レ
ジスタの第２の入力端子に接続して構成した、 ことを特徴とする半導体集積回路。7. N, each having a self-test circuit (N
Comprises an integer of 2 or more) number of random access memory
Was Oite the semiconductor integrated circuits, each of the self-test circuit, the normal memory cell array and redundant
Test data read from long memory cell array supports
Means for comparing whether the expected value data matches
And test data read from the normal memory cell array.
When some data differs from the expected value data
The regular memo from which the different test data was read
Storage means for storing an address of a recell array;
The defective memory cell in the regular memory cell array is
Address assigning means for replacing memory cells in a recell array
And write to all addresses of the normal memory cell array.
Test data in sequence and read the corresponding expected value data.
Data is detected, the redundant memory
Expectations for reading out cell array test data sequentially
The value of the redundant memory cell is compared to determine whether the value matches the value data.
The test data read from the array is
When they match, the redundant memo from which the test data was read
Before being stored in the storage means at the address of the recell array
Configure to assign addresses of defective memory cells
Together with the provided corresponding to each random access memory, a first register and a second register and a third register connected in this order in series between the first input terminal and the first output terminal And performing a shift operation to store the test data, control signal, and internal address input from the first input terminal in the third, second, and first registers, and store them in the corresponding random N write means for outputting data in parallel to the access memory, writing test data to the random access memory, and reading the written data, and provided in correspondence with each of the random access memories; Connected between the input terminal and the second output terminal, and stores the data read from the corresponding random access memory, and stores the stored data by the shift operation to the second output terminal. N output registers for respectively outputting from output terminals, the N writing means being cascaded to N stages, and a first output terminal of each writing means excluding the last stage being connected to the next stage writing means. The output register is cascade-connected to N stages, and the second output terminal of each output register except the last stage is connected to the second output terminal of the next stage. constructed by connecting to the input terminal, the semiconductor integrated circuit, characterized in that. 【請求項８】 それぞれ自己テスト回路を有するＮ（Ｎ
は、２以上の整数）個のランダムアクセスメモリを備え
た半導体集積回路において、前記各自己テスト回路は、正規メモリセルアレイ及び冗
長メモリセルアレイから読出されたテストデータが対応
する期待値データに一致するか否かを比較する比較手段
と、前記正規メモリセルアレイから読出されたテストデ
ータの内で前記期待値データと異なるものがあった場合
に、その異なるテストデータが読出された前記正規メモ
リセルアレイのアドレスを記憶する記憶手段と、前記正
規メモリセルアレイ中の不良メモリセルを前記冗長メモ
リセルアレイのメモリセルで置換えるアドレス割当手段
とを備え、前記正規メモリセルアレイの全アドレスに書
込まれたテストデータを順次読出して対応する期待値デ
ータと異なるものが検出された場合に、前記冗長メモリ
セルアレイのテストデータを順次読出して対応する期待
値データに一致するか否かを比較し、該冗長メモリセル
アレイから読出されたテストデータが該期待値データに
一致した時に、そのテストデータが読出された冗長メモ
リセルアレイのアドレスに前記記憶手段に記憶された前
記不良メモリセルのアドレスを割当てるように構成する
と共に、 前記各ランダムアクセスメモリに対応して設けられ、与
えられた内部アドレスを格納して該対応するランダムア
クセスメモリに与える第１のレジスタ、与えられた制御
信号を格納して該対応するランダムアクセスメモリに与
える第２のレジスタ及び与えられたテスト用データを格
納して該対応するランダムアクセスメモリに与える第３
のレジスタを有し、該テスト用データを該ランダムアク
セスメモリの選択したメモリセルにそれぞれ書込むＮ個
の書込み手段と、 前記各ランダムアクセスメモリに対応して設けられ、前
記テスト用データに対応して与えられた期待値データを
それぞれ格納するＮ個の第４のレジスタと、 前記各ランダムアクセスメモリに対応して設けられ、該
対応するランダムアクセスメモリのテスト用データが書
込まれたメモリセルから読出された記憶データと前記各
第４のレジスタに格納された期待値データとを比較し、
該メモリセルが正常か異常かを判定し、該判定結果を出
力信号にそれぞれ示すＮ個の比較回路とを備え、 前記Ｎ個の書込み手段における各前記第１のレジスタ
は、Ｎ段に縦続接続し、初段の該第１のレジスタに与え
た前記アドレスを後段側の該第１のレジスタに順に与え
る構成とし、 前記Ｎ個の書込み手段における各前記第２のレジスタ
は、Ｎ段に縦続接続し、初段の該第２のレジスタに与え
た前記制御信号を後段側の該第２のレジスタに順に与え
る構成とし、 前記Ｎ個の書込み手段における各前記第３のレジスタ
は、Ｎ段に縦続接続し、初段の該第３のレジスタに与え
た前記テスト用データを後段側の該第３のレジスタに順
に与える構成とし、 前記Ｎ個の第４のレジスタは、Ｎ段に縦続接続し、初段
の該第４のレジスタに与えた前記期待値データを後段側
の該第４のレジスタに順に与える構成とし、 前記Ｎ個の比較回路のうちの１番目の比較回路を除く比
較回路に対応して設けられて縦続接続され、該１番目以
外の各比較回路の出力信号と前番の比較回路側から与え
られたデータとの論理和演算をそれぞれ行い、該論理和
演算結果を後番側へ該データとしてそれぞれ与え、Ｎ番
目の比較回路の出力信号とその前番の比較回路側から与
えられたデータとの論理和演算を行った結果を外部に出
力するＮ−１個の論理和回路を設けた、 ことを特徴とする半導体集積回路。8. N (N) each having a self-test circuit
Comprises an integer of 2 or more) number of random access memory
Was Oite the semiconductor integrated circuits, each of the self-test circuit, the normal memory cell array and redundant
Test data read from long memory cell array supports
Means for comparing whether the expected value data matches
And test data read from the normal memory cell array.
When some data differs from the expected value data
The regular memo from which the different test data was read
Storage means for storing an address of a recell array;
The defective memory cell in the regular memory cell array is
Address assigning means for replacing memory cells in a recell array
And write to all addresses of the normal memory cell array.
Test data in sequence and read the corresponding expected value data.
Data is detected, the redundant memory
Expectations for reading out cell array test data sequentially
The value of the redundant memory cell is compared to determine whether the value matches the value data.
The test data read from the array is
When they match, the redundant memo from which the test data was read
Before being stored in the storage means at the address of the recell array
Configure to assign addresses of defective memory cells
A first register which is provided corresponding to each of the random access memories, stores a given internal address and gives it to the corresponding random access memory, and stores a given control signal to store the corresponding random access memory. A second register to be applied to the memory and a third register to store the applied test data and to provide the corresponding random access memory
N write means for writing the test data to the selected memory cells of the random access memory, respectively, and N write means are provided corresponding to the random access memories, and correspond to the test data. N fourth registers for respectively storing the expected value data given by the random access memory, and a memory cell provided corresponding to each of the random access memories, in which the test data of the corresponding random access memory is written. Comparing the read storage data with expected value data stored in each of the fourth registers,
Determining whether the memory cell is normal or abnormal, and indicating the result of the determination in an output signal, wherein each of the first registers in the N writing means is cascade-connected to N stages The address given to the first register of the first stage is sequentially given to the first register of the second stage. Each of the second registers in the N writing means is cascade-connected to N stages. The control signal applied to the first-stage second register is sequentially applied to the second-stage second register. Each of the third registers in the N writing means is cascade-connected to N stages. The test data given to the third register in the first stage is sequentially given to the third register in the subsequent stage, and the N fourth registers are cascaded to N stages, The expectation given to the fourth register A configuration in which value data is sequentially applied to the fourth register on the subsequent stage, and provided in correspondence with the comparison circuits other than the first comparison circuit among the N comparison circuits and cascade-connected, Performs a logical OR operation on the output signal of each of the comparator circuits and the data given from the preceding comparator circuit side, and gives the result of the logical OR operation as the data to the succeeding comparator circuit, respectively. A semiconductor integrated circuit , comprising: N-1 OR circuits for outputting a result obtained by performing an OR operation of an output signal and data given from a preceding comparison circuit side to the outside.