JP2982659B2 - 位相検出回路 - Google Patents
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Description
にRambus DRAMの遅延同期回路において用い
られる位相検出回路に関する。
DRAMにおける遅延同期回路(DelayLocke
d Loop:以下、DLL回路と略称する)の基本構
成と動作について説明する。図4に示されるように、D
LL回路は、周波数fの入力クロック101に対して、
周波数2fで相互に90度ずつ位相の異なる4相クロッ
クを発生する4相基本クロック発生回路41と、入力ク
ロック101と出力クロック103の位相関係を検出す
る位相検出回路42と、位相検出回路42より出力され
る制御信号108および109の入力を受けて、これら
の制御信号の入力レベルに対応して位相調整量が一定量
ずつ増減される信号114および115を出力する位相
調整量決定回路44と、4相基本クロック発生回路41
より出力される信号110〜113の入力を受けて、こ
れらの信号をミキシングし、位相調整量決定回路44よ
り出力される信号114および115に応じて、位相シ
フトを実行する位相シフト回路43と、位相シフト回路
43より出力される周波数2fの信号116および11
7を入力して、これらの信号の周波数を元の周波数fに
戻し、周波数fの出力クロック103として出力する出
力回路45とを備えて構成される。なお、位相検出回路
42は、位相判定回路11と、位相判定回路11の出力
信号のレベルを調整するレベルシフト回路13により構
成されている。
位相検出回路42より出力される制御信号108および
109のレベルを調整することにより、位相調整量決定
回路42より出力される信号114および115のレベ
ルが、サイクルごとに一定量ずつ増加または減少される
が、これらの信号114および115のレベルを一定量
に保持するためには、1サイクル以内の間において、制
御信号108および109のレベルを一定レベルに維持
することが極めて重要である。
ambus DRAMにおける位相検出回路の従来例に
ついて説明する。図5は、従来の位相検出回路の構成を
示す回路図であり、また図(a)、(b)、(c)およ
び(d)は、本従来例における動作タイミング図であ
る。図5に示されるように、本従来例は、PMOSトラ
ンジスタ51、55および56と、NMOSトランジス
タ52、53、54、57、60〜67と、インバータ
58および59とを含む位相判定回路11と、PMOS
トランジスタ68〜71と、NMOSトランジスタ72
〜75とを含むレベルシフト回路13とを備えて構成さ
れる。
説明する。図5において、DLL回路より出力される出
力クロック103(図6(a)参照)が“H”レベルの
状態にある期間中(この期間を非動作期間と呼称する)
においては、NMOSトランジスタ57、60および6
1がONの状態となり、信号118および119が同一
レベルで、且つGNDに引かれているために、位相判定
回路11より出力される信号104(図6(c)参照)
および105(図6(b)参照)は、共に“H”レベル
に固定される。次に、出力クロック103が“H”レベ
ルから“L”レベルの状態に遷移すると、NMOSトラ
ンジスタ57、60および61がOFFの状態となり、
入力クロック101(図6(a)参照)とリファレンス
電圧102(図6(a)参照)の入力に応じて、NMO
Sトランジスタ53、54、64〜67が動作状態とな
り、信号118の電圧レベルと信号119の電圧レベル
との間に差電位が生じる。本従来例においては、入力ク
ロック101の電圧レベルが、リファレンス電圧102
の電圧レベルよりも高い場合には、信号118の電圧レ
ベルの方が、信号119の電圧レベルよりも低いレベル
となる。
および56とNMOSトランジスタ62および63はフ
リップフロップ回路を形成しており、出力クロック10
3が“L”レベルの時には、PMOSトランジスタ51
がONの状態となって、当該フリップフロップ回路に電
源電圧VDDが供給されるために、信号118の電圧レベ
ルと信号119の電圧レベルの差電位が増幅されて、と
ちらか一方のレベルが“L”レベルとなる。即ち、出力
クロック103の“L”レベル・エッジの時点におい
て、入力クロック101がリファレンス電圧102より
も高いレベルの状態にある場合、即ち、出力クロック1
03が、入力クロック101に対して位相が進んでいる
場合には、位相判定回路11より出力される信号105
のレベルは“L”レベルに遷移し、逆に出力クロック1
03の“L”レベル・エッジの時点において、入力クロ
ック101がリファレンス電圧102よりも低いレベル
の状態にあって、出力クロック103が、入力クロック
101に対して位相が遅れている場合には、位相判定回
路11より出力される信号104のレベルが“L”レベ
ルに遷移する(図6(a)、(b)および(c)を参
照)。
号104および105を入力して、制御信号108(図
6(d)参照)および109(図6(d)参照)を出力
するレベルシフト回路13の動作について説明する。図
5において、出力クロック103が“L”レベルの状態
にある期間、即ち位相判定回路11が動作状態にある期
間においては、位相判定回路11より出力される信号1
04および105の内の一方が“L”レベル、他方が
“H”レベルの状態になるが、例えば信号104が
“L”レベルになったものとすると、レベルシフト回路
13のPMOSトランジスタ71がONの状態となり、
NMOSトランジスタ75がOFFの状態となるため、
レベルシフト回路13より出力される制御信号109の
電圧レベルは、電源電圧VDDのレベルまで上昇する。こ
の時にはPMOSトランジスタ69がOFFの状態とな
り、更に信号105が“H”レベルとなってNMOSト
ランジスタ73がONの状態となるために、レベルシフ
ト回路13より出力される制御信号108の電圧レベル
は、NMOSトランジジスタ72のしきい値電圧VT の
レベルまで低下する。逆に、信号105が“H”レベル
になった場合には、レベルシフト回路13より出力され
る制御信号109の電圧レベルは、NMOSトランジジ
スタ74のしきい値電圧VT のレベルまで低下し、ま
た、制御信号108の電圧レベルは、電源電圧VDDのレ
ベルまで上昇する(図6(a)、(b)、(c)および
(d)を参照)。
の状態にある期間、即ち位相判定回路11が非動作状態
にある期間においては、位相判定回路11より出力され
る信号104および105が共に“H”レベルの状態に
なるが、例えば、信号104が“L”レベルから“H”
レベルに遷移し、信号105が“H”レベルに固定され
たままの状態にあるものとすると、レベルシフト回路1
3のPMOSトランジスタ71がOFFの状態となり、
NMOSトランジスタ75がONの状態となるために、
レベルシフト回路13より出力される制御信号109の
電圧レベルは、NMOSトランジジスタ74のしきい値
電圧VT のレベルまで低下しようとするが、始めは制御
信号108の電圧レベルが当該しきい値電圧VT のレベ
ル状態にあって、PMOSトランジスタ70がONして
いるために、このPMOSトランジスタ70を介して電
源電圧VDDが供給される状態となるとともに、NMOS
トランジスタ74を介してGNDに引抜かれる状態とな
り、結局のところ、PMOSトランジスタ70とNMO
Sトランジスタ74の能力比に応じた中間レベルにおい
て、制御信号115の電圧レベルは均衡して出力され
る。この場合、レベルシフト回路13においては、制御
信号108の側と制御信号109の側とが、相互に対称
関係に配置されているために、制御信号108および1
09は共に同一レベルにて均衡出力される(図6
(a)、(b)、(c)および(d)を参照)。
とレベルシフト回路13により構成される位相検出回路
42においては、出力クロック103が“H”レベルの
期間中においては、制御信号108および109は或中
間電圧レベルにて出力され、また、出力クロック103
が“L”レベルの期間中においては、制御信号108お
よび109は、何れか一方が電源電圧VDDのレベルにて
出力され、他方がしきい値電圧VT のレベルにて出力さ
れる。
おいて用いられている位相検出回路においては、前述し
たように、DLL回路自体の特性上、位相調整量を1サ
イクル以内において一定に維持させることが重要であ
る。しかしながら、上記の従来の位相検出回路において
は、位相判定回路が非動作状態にある期間中、即ちDL
L回路の出力クロックが“H”レベルの期間中において
は、当該位相検出回路から出力される一対の制御信号
が、共に或る中間レベルにて出力されるために、これら
の制御信号入力を受けて機能する位相調整量決定回路に
よる位相調整量を、1サイクル以内において安定した状
態で維持することができなくなるという欠点がある。
る期間中においては、制御信号が共に或る中間レベルに
て出力される動作状態となるために、この間、位相検出
回路内のレベルシフト回路のMOSトランジスタに無為
の消費電流が流れるという欠点がある。
は、Rambus DRAMに搭載される遅延位相同期
回路(Delay Locked Loop)に含まれ
る1構成要素として、所定の入力クロックと当該遅延位
相同期回路より出力される出力クロックとの位相差を検
出する位相検出回路において、前記入力クロックおよび
前記出力クロックと所定の基準電圧とを入力し、前記基
準電圧レベルを参照して、当該入力クロックと出力クロ
ックとの間の進相・遅相関係を判定し、前記出力クロッ
クのパルス幅期間に所定の位相判定信号を出力する位相
判定回路と、前記位相判定信号を前記パルス幅期間にラ
ッチして保持し、前記出力クロックの1サイクル期間安
定したレベルの位相判定信号を出力するレベル保持手段
と、前記レベル保持手段より出力される所定レベルの位
相判定信号を入力し、当該位相判定信号のレベルを所定
レベルに設定して、前記遅延位相同期回路における位相
調整用の制御信号として出力するレベルシフト回路とを
備えることを特徴としている。
クロック入力端子に前記出力クロックを共通に入力し、
前記位相判定回路より出力される第1および第2の位相
判定信号をそれぞれ個別にデータ入力端子に入力して保
持し、それぞれ安定したレベルの第1および第2の位相
判定信号を出力する第1および第2のフリップフロップ
回路により構成してもよく、或はまた第1および第2の
2入力NANDゲートにより構成し、前記位相判定回路
より出力される第1および第2の位相判定信号をそれぞ
れ個別に入力端に入力して、それぞれの出力信号を対応
する他のNANDゲートの他方の入力端に帰還入力する
ようして、当該第1および第2の2入力NANDゲート
より安定したレベルの第1および第2の位相判定信号を
出力するようにしてもよい。
る。
ック図である。図1に示されるように、本実施例は、位
相判定回路11と、ラッチ回路12と、レベルシフト回
路13とを備えて構成されており、前述の従来例に対比
して明らかなように、位相判定回路11とレベルシフト
回路13との間に、DLL回路からの出力クロック10
3の“L”レベルのエッジにおいて、位相判定回路11
より出力される信号104および105をラッチして、
それぞれ信号106および107として出力するラッチ
回路12が新たに付加されている。また、図2(a)
は、当該ラッチ回路12の第1の実施例を示すブロック
図であり、出力クロック103の“L”レベルのエッジ
において、それぞれ信号104および105をラッチ
し、信号106および107を出力するフリップフロッ
プ回路14とフリップフロップ回路15とを備えて構成
される。なお、図3(a)、(b)、(c)、(d)お
よび(e)は、本実施例における動作タイミング図であ
る。以下、図1、図2および図3を参照して、ラッチ回
路12の第1の実施例を含む本実施例の動作について説
明する。なお、図1の位相判定回路11およびレベルシ
フト回路13については、前述の従来例の場合と動作が
同様であるので、その説明は省略する。
路の出力クロック103の入力に対応して、当該出力ク
ロック103(図1(a)参照)が“H”レベルの状態
にある期間においては、位相判定回路11からは、従来
例の場合と同様に、信号104(図1(c)参照)およ
び105(図1(b)参照)が、共に“H”レベルにて
出力される。また、出力クロック103が“H”レベル
から“L”レベルの状態に遷移する“L”レベル・エッ
ジにおいては、信号104および105の内の一方が
“L”レベル、他方が“H”レベルにて出力される。こ
れらの信号104および105は、出力クロック103
を介して、それぞれフリップフロップ14および15に
ラッチされて保持される。前述の従来例においては、出
力クロック103が“H”レベルの状態にある期間にお
いては、レベルシフト回路13より出力される制御信号
108および109が或中間電圧レベルにて出力され、
また、出力クロック103が“L”レベルの期間中にお
いては、制御信号108および109は、何れか一方の
制御信号が電源電圧VDDのレベルにて出力され、他方の
制御信号がMOSトランジスタのしきい値電圧VT のレ
ベルにて出力される。
11より出力される信号104(図3(b)参照)およ
び105(は図3(b)参照)は、ラッチ回路12にお
いて、それぞれフリップフロップ回路14および15に
おいてラッチされてレベルが安定保持されており、出力
クロック103が“H”レベルの状態にある期間、即ち
位相判定回路11が非動作状態にある期間においても、
出力クロック103が入力クロック101に対して位相
が進んでいる場合には、ラッチ回路12から出力される
信号106は“H”レベルにて安定出力され、信号10
7は“L”レベルにて安定出力される。また、出力クロ
ック103が入力クロック101に対して位相が進んで
いる場合には、逆に、ラッチ回路12から出力される信
号106は“L”レベルにて安定出力され、信号107
は“H”レベルにて安定出力される(図3(d)参
照)。
06および107の“H”レベルまたは“L”レベルの
安定出力の入力を受けて、レベルシフト回路13から
は、制御信号108および109が、従来例におけるよ
うに、中間レベルとして出力されることがなく、図3
(e)に示されるように、電源電圧VDDの電圧レベルお
よびMOSトランジスタのしきい値電圧VT の電圧レベ
ルにより規制される2値信号として確実に出力される。
しかも、これらの制御信号は、1サイクルの期間中にお
いて一定レベル(VDD/VT )に維持される。
出力クロック103が“H”レベルの期間内において、
上述のように、制御信号が中間レベルにて出力されるこ
とが排除されるために、位相検出回路における無為の消
費電流が削除されるという利点がある。図7(a)およ
び(b)は、ぞれぞれ従来例の動作タイミング図と、本
発明の1実施例の動作タイミング図の比較例を示す図で
あり、各動作タイミング図において、下方に示されるの
が電流波形を示している。この場合においては、電源電
圧3.3V、入/出力サイクル4nsの動作時におい
て、位相検出回路における平均電流が、2.5mA(従
来例)から1.5mA(本発明)に低減されている。
本発明の1実施例の動作について説明する。、図2
(b)は、ラッチ回路の第2の実施例を示すブロック図
であり、当該ラッチ回路16は、NANDゲート17お
よび18により構成される。このラッチ回路16を用い
る場合には、当該ラッチ回路16に対する制御用とし
て、外部クロック103を入力することが不要となり、
位相判定回路11より出力される信号104および10
5が、共に“H”レベルにてラッチ回路16に入力され
る場合には、NANDゲート17および18より出力さ
れる信号106および107は、それぞれ反転関係のレ
ベル保持状態にあり、入力される信号104または信号
105の何れか一方の信号が“L”レベルに遷移した場
合に、始めて信号106および107のレベルが、それ
ぞれ反転して出力される。従って、出力クロック103
が“H”レベルであっても、信号106および107の
レベルは、当該出力クロック103には関係なく、所定
レベルに保持されている。なお、本実施例においては、
前述の第1の実施例に比較して構成トランジスタの数量
を削減することが可能であり、また、出力クロック10
3によるラッチ回路16に対する制御も不要となるため
に、回路規模ならびに配線領域を縮小することができる
という利点がある。
回路の位相検出回路に適用されて、位相判定回路とレベ
ルシフト回路との間に、前記位相判定回路より出力され
る信号をラッチして保持するラッチ回路を設けることに
より、前記位相判定回路の非動作時においても、前記ラ
ッチ回路に保持されている安定レベルの位相判定回路の
出力信号を介して、1サイクルの期間内においても、2
値の制御信号を安定したレベルで生成することができる
という効果がある。
生成されて、中間レベルの制御信号の生成が排除される
ことにより、無為の消費電流を削除することができると
いう効果がある。
る。
例を示す回路図である。
を示す図である。
タ 52〜54、57、60〜67、72〜75 NMO
Sトランジスタ 58、59 インバータ
Claims (3)
- 【請求項1】 Rambus DRAMに搭載される遅
延位相同期回路(Delay Locked Loo
p)に含まれる1構成要素として、所定の入力クロック
と当該遅延位相同期回路より出力される出力クロックと
の位相差を検出する位相検出回路において、 前記入力クロックおよび前記出力クロックと所定の基準
電圧とを入力し、前記基準電圧レベルを参照して、当該
入力クロックと出力クロックとの間の進相・遅相関係を
判定し、前記出力クロックのパルス幅期間に所定の位相
判定信号を出力する位相判定回路と、 前記位相判定信号を前記パルス幅期間にラッチして保持
し、前記出力クロックの1サイクル期間安定したレベル
の位相判定信号を出力するレベル保持手段と、 前記レベル保持手段より出力される所定レベルの位相判
定信号を入力し、当該位相判定信号のレベルを所定レベ
ルに設定して、前記遅延位相同期回路における位相調整
用の制御信号として出力するレベルシフト回路と、 を備えることを特徴とする位相検出回路。 - 【請求項2】 前記レベル保持手段が、それぞれのクロ
ック入力端子に前記出力クロックを共通に入力し、前記
位相判定回路より出力される第1および第2の位相判定
信号をそれぞれ個別にデータ入力端子に入力して保持
し、それぞれ安定したレベルの第1および第2の位相判
定信号を出力する第1および第2のフリップフロップ回
路により構成されることを特徴とする請求項1記載の位
相検出回路。 - 【請求項3】 前記レベル保持手段が第1および第2の
2入力NANDゲートにより構成され、前記位相判定回
路より出力される第1および第2の位相判定信号をそれ
ぞれ個別に入力端に入力し、それぞれの出力信号を対応
する他のNANDゲートの他方の入力端に帰還入力する
ようして、当該第1および第2の2入力NANDゲート
より安定したレベルの第1および第2の位相判定信号を
出力することを特徴とする請求項1記載の位相検出回
路。
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