JP2982524B2 - Clock generation circuit - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明はクロック発生回路に関
し、特に映像信号の標準フオーマットに対して、時間軸
変動を有する再生映像信号に同期したクロックを発生す
る際に用いられるクロック発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generation circuit, and more particularly to a clock generation circuit used to generate a clock synchronized with a reproduced video signal having a time axis fluctuation with respect to a standard format of a video signal.
【0002】[0002]
【従来の技術】近年、映像信号に関して、当該映像信号
の再生映像信号の標準フォーマットに対する時間軸変動
を補正するタイムベースコレクタにおいては、ディジタ
ル信号処理が採用されており、再生映像信号をその時間
軸変動に同期したクロックを介してAD変換し、時間軸
変動に同期したクロックによりメモリに対する書込みを
行い、標準フオーマットに同期したクロックによりメモ
リからの読出しを行ってDA変換する回路が採用される
ようになってきている。図9に示されるのは、再生信号
の時間軸変動に同期したクロックを発生するために、従
来用いられているクロック発生回路のブロック図であ
る。2. Description of the Related Art In recent years, a digital signal processing has been adopted in a time base collector for correcting a time axis fluctuation of a video signal with respect to a standard format of a reproduced video signal of the video signal, and the reproduced video signal is converted into the time axis. A circuit that performs A / D conversion via a clock synchronized with the fluctuation, writes data to the memory using a clock synchronized with the time axis fluctuation, reads data from the memory using a clock synchronized with the standard format, and performs DA conversion. It has become to. FIG. 9 is a block diagram of a clock generation circuit conventionally used to generate a clock synchronized with a time axis fluctuation of a reproduction signal.
【0003】図9において、本従来例は、複合同期入力
端子56およびクロック出力端子57に対応して、水平
同期検出回路22、位相比較回路23、エッジ生成回路
24、分周カウンタ25、LPF(低域通過フィルタ)
26およびVCO(電圧制御発振器)27により構成さ
れており、複合同期入力端子56より入力される映像信
号の複合同期信号101は水平同期検出回路22に入力
され、水平同期検出回路22において水平同期信号10
2が検出されて出力される。他方、VCO27より発振
出力されるクロック109は分周カウンタ25に入力さ
れて、映像信号の水平ラインの期間の時間長に分周され
る。分周カウンタ25の出力130はエッジ生成回路2
4に入力され、当該分周カウンタ25の出力130の立
ち上りエッジに同期したパルス信号127に変換されて
出力される。In FIG. 9, in the conventional example, a horizontal synchronization detection circuit 22, a phase comparison circuit 23, an edge generation circuit 24, a frequency division counter 25, and an LPF (corresponding to a composite synchronization input terminal 56 and a clock output terminal 57). Low-pass filter)
26, and a VCO (voltage controlled oscillator) 27. A composite synchronizing signal 101 of a video signal input from a composite synchronizing input terminal 56 is input to the horizontal synchronizing detection circuit 22. 10
2 is detected and output. On the other hand, the clock 109 oscillated and output from the VCO 27 is input to the frequency division counter 25, and is divided by the time length of the horizontal line period of the video signal. The output 130 of the frequency division counter 25 is the edge generation circuit 2
4 is converted into a pulse signal 127 synchronized with the rising edge of the output 130 of the frequency division counter 25 and output.
【0004】水平同期検出回路23の出力102とエッ
ジ生成回路24より出力されるパルス信号127は位相
比較回路23に入力されて、水平同期検出回路23の出
力102の立ち上がりエッジからパルス信号127の立
ち上がりエッジまでの期間において“1”レベル、その
他の期間においては“0”レベルとなるパルス信号12
8が出力される。この位相比較回路23より出力される
パルス信号128はLPF26に入力されて、このパル
ス信号128の低周波数帯域の電圧129に変換されて
出力され、周波数制御電圧としてVCO27に入力され
る。VCO27においては、この電圧129により発振
周波数が制御され、その出力はクロック109としてク
ロック出力端子57を介して出力される。The output 102 of the horizontal synchronization detection circuit 23 and the pulse signal 127 output from the edge generation circuit 24 are input to the phase comparison circuit 23, and the pulse signal 127 rises from the rising edge of the output 102 of the horizontal synchronization detection circuit 23. The pulse signal 12 which becomes "1" level in the period up to the edge and "0" level in other periods
8 is output. The pulse signal 128 output from the phase comparison circuit 23 is input to the LPF 26, converted into a low frequency band voltage 129 of the pulse signal 128 and output, and input to the VCO 27 as a frequency control voltage. In the VCO 27, the oscillation frequency is controlled by the voltage 129, and the output is output as the clock 109 via the clock output terminal 57.
【0005】本従来例のクロック発生回路においては、
水平同期信号102と、VCO27より出力されるクロ
ック109を1ライン分に分周したパルス信号127と
の位相を比較し、両信号の位相関係が一致するようにV
COの発振周波数が制御される。これにより、入力され
る複合同期信号101の水平同期信号102に同期した
クロック109が生成されて出力される。In the conventional clock generation circuit,
The phases of the horizontal synchronizing signal 102 and the pulse signal 127 obtained by dividing the clock 109 output from the VCO 27 into one line are compared, and V so as to match the phase relationship between the two signals.
The oscillation frequency of the CO is controlled. Thus, a clock 109 synchronized with the horizontal synchronizing signal 102 of the input composite synchronizing signal 101 is generated and output.
【0006】[0006]
【発明が解決しようとする課題】上述した従来のクロッ
ク発生回路においては、入力される再生映像信号の同期
信号102と、VCO27より出力されるクロック10
9の分周信号に対応するパルス信号127の位相を比較
し、この位相比較結果に応じてVCO27より出力され
るクロック109の周波数が制御調整されている。従っ
て、クロック109の周波数は、再生映像信号の時間軸
変動に追従したものとなるが、クロック109の位相は
再生映像信号の水平ライン周期に対し関連を持たない。
このために、前記タイムベースコレクタにおいては、本
従来例において発生されるクロック109により再生映
像信号をAD変換し、メモリに対して書込みを行い、映
像信号の標準フォーマットに同期した水平ライン周期と
一定の位相関係を持つ基準クロックにより当該メモリよ
り読出しを行ってDA変換する場合に、クロック109
と水平ライン周期との位相関係に対応する最大1クロッ
ク分の時間軸変動が補正されないまま残るという事態を
生じる。これにより、クロック信号109を介して映像
信号のクロマ信号をAD変換し、メモリに書込み、基準
クロックを介して読出した後に基準クロックより発生さ
れるバースト信号と付替える場合に、基準フォーマット
の映像信号には水平ライン周期とバーストの位置および
位相に一定の関係があることに対して、読出されたクロ
マ信号は位相に変動が残っているために、映像の色が変
化するという欠点がある。In the above-described conventional clock generation circuit, the synchronization signal 102 of the input reproduced video signal and the clock 10 output from the VCO 27 are used.
The phase of the pulse signal 127 corresponding to the frequency-divided signal 9 is compared, and the frequency of the clock 109 output from the VCO 27 is controlled and adjusted according to the result of the phase comparison. Therefore, the frequency of the clock 109 follows the fluctuation of the time axis of the reproduced video signal, but the phase of the clock 109 has no relation to the horizontal line period of the reproduced video signal.
For this purpose, in the time base collector, the reproduced video signal is A / D-converted by the clock 109 generated in the conventional example, written into the memory, and fixed to a horizontal line cycle synchronized with the standard format of the video signal. Is read from the memory by a reference clock having a phase relationship of
A time-axis variation of up to one clock corresponding to the phase relationship between the horizontal axis and the horizontal line cycle remains uncorrected. Accordingly, when the chroma signal of the video signal is A / D-converted via the clock signal 109, written to the memory, read out via the reference clock, and replaced with a burst signal generated from the reference clock, the video signal of the reference format is used. Has a fixed relationship between the horizontal line cycle and the position and phase of the burst, but has the disadvantage that the color of the video changes because the phase of the read chroma signal remains variable.
【0007】また、本従来例においては、スキュー時
(VTRへッド切替え点において、1ラインだけ水平同
期のタイミングが長くなる等)においても、その水平同
期信号102をそのまま使用しているために、VCO2
7の周波数制御にスキュー時における影響が生じ、VC
O27に対する正確な周波数制御ができなくなって、映
像機器における高画質化を阻害するという欠点がある。Further, in the conventional example, even when the skew occurs (the horizontal synchronization timing becomes longer by one line at the VTR head switching point), the horizontal synchronization signal 102 is used as it is. , VCO2
7 has an effect on the skew during frequency control, and VC
There is a drawback in that accurate frequency control of O27 cannot be performed, thereby hindering improvement in image quality in video equipment.
【0008】[0008]
【課題を解決するための手段】本発明のクロック発生回
路は、映像信号の記録再生装置の再生映像信号に同期す
るクロックを発生するクロック発生回路において、前記
映像信号の複合同期信号および所定のカウント値の入力
に対応して、前記再生映像信号の複合同期信号中の垂直
帰線期間に含まれる1水平期間内に現われる余剰等価パ
ルス(以下、H/2と略称する)を除去して水平同期信
号を出力するH/2キラー回路と、所定の基準クロッ
ク、前記水平同期信号および前記カウント値の入力に対
応して、前記水平同期信号に含まれるスキューおよびノ
イズを検出して、スキュー時またはノイズの場合には所
定のスキュー検出信号を出力し、スキューまたはノイズ
でない場合においては、所定のクロックスタート信号を
出力し、所定期間の間前記水平同期信号が検出されない
場合には、所定のスキュー時クロックスタート信号を出
力するスキューキャンセル回路と、前記クロックスター
ト信号を所定時間遅延させて出力する第1のアナログ遅
延回路および第2のアナログ遅延回路と、前記スキュー
時クロックスタート信号、前記カウント値および前記第
1のアナログ遅延回路の出力に対応して、スキューのな
い場合には、前記第1のアナログ遅延回路の出力信号を
そのまま出力し、スキューの場合には、前記スキュー時
クロックスタート信号をそのまま出力する制御回路と、
前記制御回路より出力される第1のアナログ遅延回路の
出力信号またはスキュー時クロックスタート信号と、前
記カウント値の入力に対応して、前記第1のアナログ遅
延回路の出力信号または前記スキュー時クロックスター
ト信号を、所定のタイミングにおいて第1および第2の
信号に分割して出力する分配回路と、前記分配回路より
出力される第1の信号ならびに所定の制御信号を受け
て、第1のクロックを発振出力する第1のリンギングオ
シレータと、前記分配回路より出力される第2の信号な
らびに前記制御信号を受けて、第2のクロックを発振出
力する第2のリンギングオシレータと、前記第1および
第2のクロックと、前記分配回路より出力される第1お
よび第2の信号の入力に対応して、所定のタイミングに
おいて当該第1および第2のクロックをスクランブル
し、ラインロック・クロックを出力するスクランブル回
路と、前記ラインロック・クロックおよび前記第2のア
ナログ遅延回路の出力の入力に対応して、前記ラインロ
ック・クロックをカウントし、再生映像信号の水平方向
座標に対応する前記カウント値を出力する水平カウンタ
と、前記スキュー検出信号および前記カウント値の入力
に対応して、前記カウント値を介して前記ラインロック
・クロックの周波数を分周して出力する分周回路と、前
記分周回路の分周出力ならびに前記第2のアナログ遅延
回路より出力される水平同期信号の入力に対応して、前
記第1および第2のリンギングオシレータの発振周波数
を制御する前記制御信号を出力するフィードバック制御
回路と、を備えて構成される。According to the present invention, there is provided a clock generating circuit for generating a clock synchronized with a reproduced video signal of a video signal recording / reproducing apparatus. In response to the input of the value, a horizontal synchronization is performed by removing an excess equivalent pulse (hereinafter abbreviated as H / 2) appearing within one horizontal period included in the vertical retrace period in the composite synchronization signal of the reproduced video signal. A skew and a noise included in the horizontal synchronizing signal in response to an H / 2 killer circuit for outputting a signal and a predetermined reference clock, the horizontal synchronizing signal and the count value, and In this case, a predetermined skew detection signal is output, and when there is no skew or noise, a predetermined clock start signal is output, and If the horizontal synchronization signal is not detected, a skew cancel circuit that outputs a clock start signal at a predetermined skew, a first analog delay circuit that delays the clock start signal for a predetermined time and outputs the clock start signal, and a second analog delay In response to the skew clock start signal, the count value, and the output of the first analog delay circuit, when there is no skew, the output signal of the first analog delay circuit is output as it is, In the case of skew, a control circuit that outputs the skew-time clock start signal as it is,
An output signal of the first analog delay circuit or a clock start signal at the time of skew output from the control circuit, and an output signal of the first analog delay circuit or the clock start signal at the time of skew corresponding to the input of the count value. A distribution circuit that divides a signal into first and second signals at a predetermined timing and outputs the divided signal, and receives a first signal output from the distribution circuit and a predetermined control signal, and oscillates a first clock. A first ringing oscillator for outputting, a second ringing oscillator for oscillating and outputting a second clock in response to the second signal output from the distribution circuit and the control signal, and the first and second ringing oscillators; The first and second signals are output at a predetermined timing in response to the clock and the input of the first and second signals output from the distribution circuit. A scramble circuit that scrambles a second clock and outputs a line-locked clock, and counts the line-locked clock in response to the input of the line-locked clock and the output of the second analog delay circuit; A horizontal counter that outputs the count value corresponding to the horizontal coordinate of the reproduced video signal; and, in response to the input of the skew detection signal and the count value, divides the frequency of the line lock clock through the count value. A frequency dividing circuit that divides and outputs the frequency-divided signal; and a frequency-divided output of the frequency dividing circuit and a horizontal synchronizing signal output from the second analog delay circuit. And a feedback control circuit that outputs the control signal for controlling the oscillation frequency.
【0009】なお、前記フィードバック制御回路は、前
記分周回路の分周出力と前記第2のアナログ遅延回路よ
り出力される水平同期信号の位相を比較する位相比較回
路と、前記位相比較回路より出力される位相差信号の低
周波成分を抽出して出力するフィルタ回路とにより構成
され、当該フィルタ回路の出力が、前記第1および第2
のリンギングオシレータの発振周波数を制御する制御信
号として形成してもよい。The feedback control circuit includes a phase comparator for comparing a frequency-divided output of the frequency divider with a phase of a horizontal synchronization signal output from the second analog delay circuit, and an output from the phase comparator. And a filter circuit for extracting and outputting a low-frequency component of the phase difference signal to be output.
May be formed as a control signal for controlling the oscillation frequency of the ringing oscillator.
【0010】また、前記スキューキャンセル回路は、前
記基準クロックをカウントして出力する第1および第2
のカウンタと、前記再生映像信号の水平方向座標に対応
するカウント値および前記第1のカウンタのカウント出
力値を入力して、再生映像信号の同期信号のスキューの
許容範囲を生成するウィンドウ生成回路と、水平同期信
号および前記ウィンドウ生成回路の出力を入力して、当
該水平同期信号のエッジ位置を検出するエッジ検出回路
と、前記第1および第2のカウンタのカウント出力値、
前記エッジ検出回路のエッジ位置出力値および前記水平
同期信号を入力して、前記クロックスタート信号、前記
スキュー時クロックスタート信号および前記スキュー検
出信号を出力するコントロール信号発生回路とにより構
成してもよい。The skew cancel circuit includes a first and a second for counting and outputting the reference clock.
And a window generation circuit that receives a count value corresponding to the horizontal coordinate of the reproduced video signal and a count output value of the first counter, and generates an allowable range of skew of the synchronization signal of the reproduced video signal. An edge detection circuit that receives a horizontal synchronization signal and an output of the window generation circuit and detects an edge position of the horizontal synchronization signal, a count output value of the first and second counters,
A control signal generating circuit that receives the edge position output value of the edge detection circuit and the horizontal synchronization signal and outputs the clock start signal, the skew-time clock start signal, and the skew detection signal may be provided.
【0011】[0011]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【0012】図1は本発明の第1の実施例を示すブロッ
ク図である。図1に示されるように、本実施例は、基準
クロック入力端子51、コンポジットシンク入力端子5
2、ラインロック・クロック出力端子53に対応して、
H/2キラー回路1と、スキューキャンセル回路2と、
アナログ遅延回路3および10と、制御回路4と、分配
回路5と、リンギングオシレータA6およびリンギング
オシレータB7と、スクランブル回路8と、水平カウン
タ9と、分周回路11と、フィードバック制御回路12
とを備えて構成される。また、図3は上記のフィードバ
ック制御回路12の一実施例の内部構成を示すブロック
図、図4はスキューキャンセル回路2の一実施例の内部
構成を示すブロック図であり、フィードバック制御回路
12は、位相比較回路15とフィルター回路16により
形成され、スキューキャンセル回路2は、カウンタA1
7およびカウンタB18と、ウィンドウ生成回路19
と、エッジ検出回路20と、コントロール信号発生回路
21により形成されている。なお、図5(a)、(b)
および(c)、図6(a)、(b)および(c)、図7
(a)、(b)、(c)、(d)および(e)、ならび
に図8(a)、(b)、(c)、(d)、(e)、
(f)および(g)は、それぞれ本実施例の動作を示す
各信号のタイミング図である。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, in the present embodiment, a reference clock input terminal 51, a composite sync input terminal 5
2, corresponding to the line lock clock output terminal 53,
H / 2 killer circuit 1, skew cancel circuit 2,
Analog delay circuits 3 and 10, control circuit 4, distribution circuit 5, ringing oscillator A6 and ringing oscillator B7, scramble circuit 8, horizontal counter 9, frequency divider circuit 11, feedback control circuit 12,
And is provided. FIG. 3 is a block diagram showing an internal configuration of one embodiment of the feedback control circuit 12, and FIG. 4 is a block diagram showing an internal configuration of one embodiment of the skew cancel circuit 2. The skew canceling circuit 2 is formed by the phase comparing circuit 15 and the filter circuit 16, and includes a counter A1.
7, a counter B18, and a window generation circuit 19
And an edge detection circuit 20 and a control signal generation circuit 21. 5A and 5B.
And (c), FIGS. 6 (a), (b) and (c), FIG.
(A), (b), (c), (d) and (e), and FIGS. 8 (a), (b), (c), (d), (e),
(F) and (g) are timing diagrams of respective signals showing the operation of the present embodiment.
【0013】以下、図1、図3、図4、図5、図6、図
7および図8を参照して、本実施例の動作について説明
する。The operation of this embodiment will be described below with reference to FIGS. 1, 3, 4, 5, 6, 7, and 8.
【0014】本実施例において、入力される映像信号の
水平位置座標をカウントする水平カウンタ9において
は、後述するスクランブル回路8より出力されるライン
ロック・クロック109と、同じく後述するアナログ遅
延回路3の出力113の入力に対応して、当該ラインロ
ック・クロック109がカウントされ、カウント出力1
10が出力される。また水平カウンタ9においては、上
述のアナログ遅延回路3の出力113の立ち下がり後に
ラインロック・クロック109の2クロック目の立ち上
がりのタイミングにおいてリセットされる。この水平カ
ウンタ9におけるリセットのタイミング図が図5
(a)、(b)および(c)に示される。ここにおい
て、リセット直前における映像信号の水平位置座標WH
をWHMAX(WHMAXは2以上の自然数)とする。In this embodiment, in a horizontal counter 9 for counting the horizontal position coordinates of an input video signal, a line lock clock 109 output from a scramble circuit 8 described later and an analog delay circuit 3 described later The line lock clock 109 is counted in response to the input of the output 113, and the count output 1
10 is output. The horizontal counter 9 is reset at the timing of the rising of the second clock of the line lock clock 109 after the falling of the output 113 of the analog delay circuit 3 described above. FIG. 5 is a timing chart of resetting in the horizontal counter 9.
(A), (b) and (c). Here, the horizontal position coordinates WH of the video signal immediately before the reset are performed.
(WHMAX is a natural number of 2 or more).
【0015】コンポジットシンク入力端子52に供給さ
れる映像信号の複合同期信号101と、水平カウンタ9
より出力されるカウント出力110は、H/2キラー回
路1に供給され、複合同期信号101の水平同期間に含
まれるH/2パルスおよびコピーガード信号が削除され
て、水平同期信号102のみが抽出されて出力される。
例えば、水平カウンタ9のカウント出力110のカウン
ト値をWHとすると、WH≧WC(WCは2以上の自然
数で、WHMAX/2<WC<WHMAX)の期間にお
いて入力される複合同期信号101の立ち下がりパルス
が有効であるものとして出力され、上記以外の場合にお
いては、符号同期信号101のパルスは無視される。The composite sync signal 101 of the video signal supplied to the composite sync input terminal 52 and the horizontal counter 9
The count output 110 is supplied to the H / 2 killer circuit 1 and the H / 2 pulse and the copy guard signal included during the horizontal synchronization of the composite synchronization signal 101 are deleted, and only the horizontal synchronization signal 102 is extracted. Is output.
For example, assuming that the count value of the count output 110 of the horizontal counter 9 is WH, WH ≧ WC (WC is a natural number of 2 or more, and the falling edge of the composite synchronization signal 101 input during the period of WHMAX / 2 <WC <WHMAX) The pulse is output as valid, and in other cases, the pulse of the code synchronization signal 101 is ignored.
【0016】H/2キラー回路1より出力される水平同
期信号102と、水平カウンタ9のカウント出力110
と、基準クロック入力端子51より入力される基準クロ
ック117は、スキューキャンセル回路2に入力され
る。スキューキャンセル回路2においては、H/2キラ
ー回路1より出力される水平同期信号102のスキュー
とノイズが検出され、スキュー時またはノイズの場合に
おいては、スキュー検出信号112が出力されて分周回
路11に送出され、スキューでない時またはノイズでな
い場合には、クロックスタート信号111が出力されて
アナログ遅延回路3および10に入力される。そして、
所定の期間内に水平同期信号102を検出することがで
きない場合には、スキュー時クロックスタート信号10
3が出力されて制御回路4に入力される。なお、基準ク
ロック117は、映像信号の標準フォーマットに同期し
たクロックである。The horizontal synchronizing signal 102 output from the H / 2 killer circuit 1 and the count output 110 of the horizontal counter 9
And the reference clock 117 input from the reference clock input terminal 51 is input to the skew cancel circuit 2. The skew cancel circuit 2 detects the skew and noise of the horizontal synchronization signal 102 output from the H / 2 killer circuit 1, and outputs a skew detection signal 112 and outputs a skew detection signal 112 at the time of skew or noise. When there is no skew or no noise, the clock start signal 111 is output and input to the analog delay circuits 3 and 10. And
If the horizontal synchronization signal 102 cannot be detected within a predetermined period, the skew-time clock start signal 10
3 is output and input to the control circuit 4. Note that the reference clock 117 is a clock synchronized with the standard format of the video signal.
【0017】次に、スキューキャンセル回路2の動作に
ついて、図4、図6(a)、(b)および(c)、なら
びに図7(a)、(b)、(c)、(d)および(e)
をも参照して説明する。図4において、スキューキャン
セル回路2においては、水平カウンタ9のカウント出力
110と基準クロック117はカウンタA17に供給さ
れ、カウンタA17においては、カウント出力110の
カウント値をWHとして、WH=HMAX(HMAXは
自然数で、WHMAX/2<HMAX<WHMAX)の
時の基準クロック117の立ち上がりにおいてリセット
され、基準クロック117がカウントされてカウント出
力123が出力される。カウンタA17のカウント出力
123と水平カウンタ9のカウント出力110はウィン
ドウ生成回路19に供給され、WH=W1(W1は自然
数で、WHMAX/2<W1<HMAX)よりカウンタ
A17のカウント出力123のカウント値をWFとし
て、WF=W2(W2は自然数で、W2<WHMAX/
2)までの期間(以後、この期間をウィンドウ期間と云
う)を示す信号124が出力される。図6(a)、
(b)および(c)のタイミング図に、上記のウィンド
ウ期間が明示されている。Next, the operation of the skew cancel circuit 2 will be described with reference to FIGS. 4, 6 (a), (b) and (c) and FIGS. 7 (a), (b), (c), (d) and (E)
This will be described with reference to FIG. 4, in the skew cancel circuit 2, the count output 110 of the horizontal counter 9 and the reference clock 117 are supplied to a counter A17. In the counter A17, the count value of the count output 110 is WH, and WH = HMAX (HMAX is It is reset at the rising edge of the reference clock 117 when WHMAX / 2 <HMAX <WHMAX (natural number), the reference clock 117 is counted, and the count output 123 is output. The count output 123 of the counter A17 and the count output 110 of the horizontal counter 9 are supplied to the window generation circuit 19, and the count value of the count output 123 of the counter A17 is obtained from WH = W1 (W1 is a natural number and WHMAX / 2 <W1 <HMAX). , WF = W2 (W2 is a natural number and W2 <WHMAX /
A signal 124 indicating a period up to 2) (hereinafter, this period is referred to as a window period) is output. FIG. 6 (a),
The above window periods are clearly shown in the timing diagrams of (b) and (c).
【0018】ウィンドウ生成回路19の出力124とH
/2キラー回路1の出力である水平同期信号102は、
エッジ検出回路20に供給され、水平同期信号102の
立ち上がりエッジと立ち下がりエッジが、それぞれ信号
124により示されるウィンドウ期間内にあるか否かが
判断されて、その判定出力が出力される。エッジ検出回
路20の判定出力125と基準クロック117はカウン
タB18に供給され、カウンタB18においては、H/
2キラー回路1より出力される水平同期信号102の立
ち下がりエッジが、ウィンドウ生成回路19の出力12
4のウィンドウ期間内にある場合には、水平同期信号1
02の立ち下がりのタイミングにおいてリセットされ、
基準クロック117が0からEN(ENは自然数)より
大きい所定の整数の値までカウントされて、カウント出
力126が出力される。カウンタB18においては、前
記自然数ENよりも大きい所定の整数値までカウントが
行われた後に、前記条件によりリセットされるまでその
出力値が保持されている。The output 124 of the window generation circuit 19 and H
The horizontal sync signal 102 output from the / 2 killer circuit 1 is
The signal is supplied to the edge detection circuit 20, and it is determined whether the rising edge and the falling edge of the horizontal synchronization signal 102 are within the window period indicated by the signal 124, and the determination output is output. The judgment output 125 of the edge detection circuit 20 and the reference clock 117 are supplied to the counter B18, where the H / H
The falling edge of the horizontal synchronizing signal 102 output from the 2-killer circuit 1
4, the horizontal synchronizing signal 1
02 is reset at the timing of the fall of 02,
The reference clock 117 is counted from 0 to a predetermined integer value larger than EN (EN is a natural number), and the count output 126 is output. After the counter B18 counts up to a predetermined integer value larger than the natural number EN, its output value is held until reset by the condition.
【0019】カウンタB18のカウント出力126と、
エッジ検出回路20の出力125と、カウンタA17の
カウント出力123と、水平カウンタ9のカウント出力
110は、共にコントロール信号発生回路21に供給さ
れ、カウンタB18のカウント出力126と、エッジ検
出回路20の出力125の入力に対応して、下記のよう
に、クロックスタート信号111と、スキュー検出信号
112と、スキュー時クロックスタート信号103が出
力される(図7を参照)。 H/2キラー回路1より出力される水平同期信号10
2の立ち下がりエッジが、ウィンドウ生成回路19の出
力124のウィンドウ期間内にある場合には、水平同期
信号102の立ち下がりのタイミングにおいてクロック
スタート信号111とスキュー検出信号112を立ち下
げる。 上記と同一ケースであり、且つカウンタB18のカ
ウント出力126のカウント値WE=ENまでの期間内
において水平同期信号102が立ち上がらない場合に、
水平カウンタ9のカウント出力110のカウント値WH
=WA(WAは2以上の自然数で、WA<WHMAX/
2)のタイミングにおいてクロック・スタート信号11
1を立ち上げる(図7(a)を参照)。 上記と同一ケースであり、且つカウンタB18のカ
ウント出力126のカウント値WE=ENまでの期間内
において水平同期信号102が立ち上がる場合に、水平
同期信号102のノイズと判断して、水平同期信号10
2の立ち上がりのタイミングにおいてクロックスタート
信号111およびスキュー検出信号112を立ち上げる
(図7(b)を参照)。 前記ウィンドウ期間内に水平同期信号102の立ち上
がりエッジが存在する場合に、水平同期信号102のノ
イズまたはスキューと判断され、水平同期信号102の
立ち上がりのタイミングにおいてクロックスタート信号
111およびスキュー検出信号112を立ち上げる(図
7(c)を参照)。 前記ウィンドウ期間内に水平同期信号102の立ち上
がりエッジが存在しない場合に、水平同期信号102の
スキューと判断され、水平同期信号102を立ち下げず
に、カウンタA17のカウント出力123のカウント値
WF=W2(ウィンドウ期間後端)においてスキュー検
出信号112を立ち上げる(図7(d)を参照)。 カウンタA17のカウント出力123のカウント値W
F=W3(W3は自然数で、W3>W2)までに水平同
期信号102が立ち下がらない場合に、WF=W3のタ
イミングにおいてスキュー時クロックスタート信号10
3を立ち下げ、水平カウンタ9のカウント出力110の
カウント値WH=WAにおいて立ち上げる(図7(e)
を参照)。A count output 126 of the counter B18;
The output 125 of the edge detection circuit 20, the count output 123 of the counter A17, and the count output 110 of the horizontal counter 9 are all supplied to the control signal generation circuit 21, and the count output 126 of the counter B18 and the output of the edge detection circuit 20 are output. In response to the input of 125, a clock start signal 111, a skew detection signal 112, and a skew-time clock start signal 103 are output as described below (see FIG. 7). Horizontal synchronization signal 10 output from H / 2 killer circuit 1
If the falling edge of the clock signal 2 falls within the window period of the output 124 of the window generation circuit 19, the clock start signal 111 and the skew detection signal 112 fall at the falling timing of the horizontal synchronization signal 102. In the same case as above, and when the horizontal synchronizing signal 102 does not rise within a period until the count value WE = EN of the count output 126 of the counter B18,
The count value WH of the count output 110 of the horizontal counter 9
= WA (WA is a natural number of 2 or more, and WA <WHMAX /
At the timing of 2), the clock start signal 11
1 (see FIG. 7A). In the same case as above, when the horizontal synchronizing signal 102 rises during the period up to the count value WE = EN of the count output 126 of the counter B18, it is determined that the horizontal synchronizing signal 102 is noise, and the horizontal synchronizing signal 10
The clock start signal 111 and the skew detection signal 112 rise at the timing of the rising edge of 2 (see FIG. 7B). When the rising edge of the horizontal synchronization signal 102 exists within the window period, it is determined that the horizontal synchronization signal 102 is noise or skew, and the clock start signal 111 and the skew detection signal 112 rise at the rising timing of the horizontal synchronization signal 102. (See FIG. 7C). If the rising edge of the horizontal synchronization signal 102 does not exist within the window period, it is determined that the horizontal synchronization signal 102 is skewed. At the end of the window period, the skew detection signal 112 rises (see FIG. 7D). The count value W of the count output 123 of the counter A17
If the horizontal synchronizing signal 102 does not fall before F = W3 (W3 is a natural number and W3> W2), the skew-time clock start signal 10 at the timing of WF = W3
3 and rises at the count value WH = WA of the count output 110 of the horizontal counter 9 (FIG. 7 (e)).
See).
【0020】次に、アナログ遅延回路3と制御回路4の
動作について、図8(a)、(b)、(c)、(d)、
(e)、(f)および(g)を参照して説明する。スキ
ューキャンセル回路2より出力される信号の内、クロッ
クスタート信号111は、アナログ遅延回路3に供給さ
れ、当該クロックスタート信号111の立ち下がりエッ
ジのみが、所定の時間遅延されて信号113として出力
される。ここで、アナログ遅延回路3における遅延時間
は、基準クロック117によりカウントされるENの値
よりは長い期間である。前記のケース、即ちH/2キ
ラー回路1より出力される水平同期信号102の立ち下
がりエッジが、ウィンドウ生成回路19の出力124の
ウィンドウ期間内にある場合であり、且つWE=ENま
での期間に水平同期信号102が立ち上がる場合におい
ては、水平同期信号102の立ち下がりのタイミングに
おいて一旦コントロール信号発生回路21より出力され
るクロックスタート信号111を立ち下げるが、水平同
期信号102のノイズと判断して、当該水平同期信号1
02の立ち上がりのタイミングで再度クロックスタート
信号111を立ち上げる(図7参照)。この時の水平同
期信号102に対して、アナログ遅延回路3において
は、クロックスタート信号111の立ち下がりエッジの
みを、コントロール信号発生回路21の動作を介してノ
イズと判断された場合のクロックスタート信号111の
パルス幅よりも長時間遅延させるために、ノイズと判断
されたクロックスタート信号111のパルスは消去され
る。Next, the operation of the analog delay circuit 3 and the control circuit 4 will be described with reference to FIGS. 8 (a), (b), (c), (d),
This will be described with reference to (e), (f) and (g). Of the signals output from the skew cancel circuit 2, the clock start signal 111 is supplied to the analog delay circuit 3, and only the falling edge of the clock start signal 111 is output as the signal 113 after being delayed by a predetermined time. . Here, the delay time in the analog delay circuit 3 is a period longer than the value of EN counted by the reference clock 117. In the above case, that is, when the falling edge of the horizontal synchronization signal 102 output from the H / 2 killer circuit 1 is within the window period of the output 124 of the window generation circuit 19, and during the period until WE = EN. When the horizontal synchronizing signal 102 rises, the clock start signal 111 output from the control signal generation circuit 21 once falls at the timing of the falling of the horizontal synchronizing signal 102. The horizontal synchronization signal 1
The clock start signal 111 rises again at the timing of the rise of 02 (see FIG. 7). In the analog delay circuit 3 with respect to the horizontal synchronization signal 102 at this time, only the falling edge of the clock start signal 111 is determined by the operation of the control signal generation circuit 21 as noise. In order to delay for a longer time than the pulse width of the clock start signal 111, the pulse of the clock start signal 111 determined to be noise is erased.
【0021】アナログ遅延回路3の出力113と、水平
カウンタ9のカウント出力110と、スキューキャンセ
ル回路2の出力の内のスキュー時クロックスタート信号
103は、制御回路4に供給され、スキューのない場合
には、アナログ遅延回路3の出力113がそのまま制御
回路4の出力104として出力され、スキューの時、即
ちスキューキャンセル回路2におけるカウタA17のカ
ウント出力WF=W3の時点において、H/2キラー回
路1より出力される水平同期信号102が“H”レベル
の時には、スキューキャンセル回路2より出力されるス
キュー時クロックスタート信号103が、信号104と
して出力されて分配回路5に入力される。The output 113 of the analog delay circuit 3, the count output 110 of the horizontal counter 9, and the skew-time clock start signal 103 among the outputs of the skew cancel circuit 2 are supplied to the control circuit 4, and are output when there is no skew. Is output from the analog delay circuit 3 as it is as the output 104 of the control circuit 4, and when the skew occurs, that is, at the time of the count output WF = W3 of the counter A17 in the skew cancel circuit 2, the H / 2 killer circuit 1 outputs When the output horizontal synchronizing signal 102 is at “H” level, the skew clock start signal 103 output from the skew cancel circuit 2 is output as a signal 104 and input to the distribution circuit 5.
【0022】制御回路4の出力104と水平カウンタ9
の出力110は分配回路5に供給され、WH=WDIV
(WDIVは自然数で、WDIV<WA)のタイミング
において分配回路5より二つの出力信号105および1
06に時分割されて出力される。この分配回路5の動作
を示すタイミング図が図8に示されている。分配回路5
の出力105とフィードバック制御回路12の出力11
4(後述)は、リンギングオシレータA6に供給され
る。リンギングオシレータA6においては、分配回路5
の出力105の立ち上がりのタイミングにおいて出力さ
れるクロック107が停止され、出力105の立ち下が
りのタイミングにおいてクロック107の出力がスター
トする。この場合、リンギングオシレータA6において
は、分配回路5の出力105の立ち上がりのタイミング
においてフィードバック制御回路12の出力114(後
述)が一旦ラッチされて保持され、次の立ち上がりのタ
イミングにおいて、そのレベルが取込まれて、出力11
4のレベルに応じた周波数のクロック107が出力され
る。The output 104 of the control circuit 4 and the horizontal counter 9
Is supplied to the distribution circuit 5, and WH = WDIV
(Where WDIV is a natural number and WDIV <WA).
06 is output in a time-division manner. FIG. 8 is a timing chart showing the operation of the distribution circuit 5. Distribution circuit 5
Output 105 and output 11 of feedback control circuit 12
4 (described later) is supplied to a ringing oscillator A6. In ringing oscillator A6, distribution circuit 5
The clock 107 output at the rising timing of the output 105 is stopped, and the output of the clock 107 starts at the falling timing of the output 105. In this case, in the ringing oscillator A6, the output 114 (described later) of the feedback control circuit 12 is temporarily latched and held at the rising timing of the output 105 of the distribution circuit 5, and the level is captured at the next rising timing. Rarely, output 11
The clock 107 having a frequency corresponding to the level 4 is output.
【0023】分配回路5の出力106とフィードバック
制御回路12の出力114(後述)は、リンギングオシ
レータB7に供給される。リンギングオシレータB7に
おいては、分配回路5の出力106の立ち上がりのタイ
ミングにおいて出力されるクロック108が停止され、
出力106の立ち下がりのタイミングにおいてクロック
108の出力がスタートする。この場合、リンギングオ
シレータB7においては、分配回路5の出力106の立
ち上がりのタイミングにおいてフィードバック制御回路
12の出力114(後述)が一旦ラッチされて保持さ
れ、次の立ち上がりのタイミングにおいて、そのレベル
が取込まれて、出力114(後述)のレベルに応じた周
波数のクロック108が出力される。なお、リンギング
オシレータA6と、リンギングオシレータB7の動作タ
イミング図が図8に示される。The output 106 of the distribution circuit 5 and the output 114 (described later) of the feedback control circuit 12 are supplied to a ringing oscillator B7. In the ringing oscillator B7, the clock 108 output at the rising timing of the output 106 of the distribution circuit 5 is stopped,
The output of the clock 108 starts at the falling timing of the output 106. In this case, in the ringing oscillator B7, the output 114 (described later) of the feedback control circuit 12 is temporarily latched and held at the rising timing of the output 106 of the distribution circuit 5, and the level is captured at the next rising timing. In rare cases, the clock 108 having a frequency corresponding to the level of the output 114 (described later) is output. FIG. 8 shows an operation timing chart of the ringing oscillator A6 and the ringing oscillator B7.
【0024】リンギングオシレータA6より出力される
クロック107と、リンギングオシレータB7より出力
されるクロック107と、分配回路5の出力105およ
び106はスクランプル回路8に供給される。スクラン
ブル回路8においては、分配回路5の出力105の立ち
下がりエッジから、分配回路5の出力106の立ち下が
りエッジまでの期間においては、リンギングオシレータ
A6より出力されるクロック107がクロック109と
して出力され、また、分配回路5の出力106の立ち下
がりエッジから、分配回路5の出力105の立ち下がり
エッジまでの期間においては、リンギングオシレータB
7より出力されるクロック108がラインロック・クロ
ック109として出力される。この場合におけるスクラ
ンブル回路8の動作タイミング図が図8に示されてい
る。The clock 107 output from the ringing oscillator A6, the clock 107 output from the ringing oscillator B7, and the outputs 105 and 106 of the distribution circuit 5 are supplied to the scramble circuit 8. In the scramble circuit 8, during the period from the falling edge of the output 105 of the distribution circuit 5 to the falling edge of the output 106 of the distribution circuit 5, the clock 107 output from the ringing oscillator A6 is output as the clock 109, In the period from the falling edge of the output 106 of the distribution circuit 5 to the falling edge of the output 105 of the distribution circuit 5, the ringing oscillator B
7 is output as the line lock clock 109. FIG. 8 shows an operation timing chart of the scramble circuit 8 in this case.
【0025】前述のスキューキャンセル回路2の出力の
内のクロックスタート信号111はアナログ遅延回路1
0に入力され、このクロックスタート信号111の立ち
下がりエッジのみ所定の時間遅延された後に信号116
として出力されて、フイードバック制御回路12に入力
される。ここで、アナログ遅延回路10における遅延時
間は、基準クロック117のカウント出力EN(図7
(a)参照)よりも長い期間である。アナログ遅延回路
3の場合と同様に、アナログ遅延回路10においては、
スキューキャンセル回路2において、H/2キラー回路
1より出力される水平同期信号102がパルス幅の短か
いノイズであると判断された場合には、水平同期信号1
02の立ち下がりのタイミングにおいて、一旦コントロ
ール信号発生回路21(図4参照)より出力されるクロ
ックスタート信号111が立ち下げられるが、水平同期
信号102のノイズであると判断されて、水平同期信号
102の立ち上がりのタイミングにおいて再度クロック
スタート信号111が立ち上げられる(図7参照)。こ
の時のクロックスタート信号111に対して、アナログ
遅延回路10においては、このクロックスタート信号1
11の立ち下がりエッジのみが、クロックスタート信号
111のパルス幅よりも長い時間遅延されるために、ノ
イズであると判断されたクロックスタート信号111の
パルスは消去される。The clock start signal 111 of the output of the skew cancel circuit 2 is the analog delay circuit 1
0, and only after the falling edge of the clock start signal 111 is delayed by a predetermined time, the signal 116
Is output to the feedback control circuit 12. Here, the delay time in the analog delay circuit 10 is determined by the count output EN of the reference clock 117 (FIG. 7).
(See (a))). As in the case of the analog delay circuit 3, in the analog delay circuit 10,
When the skew cancellation circuit 2 determines that the horizontal synchronization signal 102 output from the H / 2 killer circuit 1 is noise having a short pulse width, the horizontal synchronization signal 1
At the timing of the falling edge of the clock signal 02, the clock start signal 111 output from the control signal generation circuit 21 (see FIG. 4) once falls, but is determined to be noise of the horizontal synchronizing signal 102, , The clock start signal 111 rises again (see FIG. 7). In response to the clock start signal 111 at this time, the analog delay circuit 10
Since only the falling edge of 11 is delayed for a time longer than the pulse width of the clock start signal 111, the pulse of the clock start signal 111 determined to be noise is erased.
【0026】水平カウンタ9のカウンタ出力110とス
キューキャンセル回路2より出力されるスキュー検出信
号112は、分周回路11に供給される。スキュー検出
信号112が“L”レベル(スキューでない時)の時に
は、分周回路11においては、水平カウンタ9のカウン
タ出力110により、ラインロック・クロックが所定回
数分周された分周出力115が生成されて出力される。
また、スキュー検出信号112が“H”レベル(スキュ
ーの時)の時には、前記ラインロック・クロックの分周
出力115の出力は停止される。The counter output 110 of the horizontal counter 9 and the skew detection signal 112 output from the skew cancel circuit 2 are supplied to the frequency dividing circuit 11. When the skew detection signal 112 is at the “L” level (when there is no skew), the frequency divider 11 generates a frequency-divided output 115 obtained by frequency-dividing the line-locked clock by the counter output 110 of the horizontal counter 9. Is output.
When the skew detection signal 112 is at "H" level (during skew), the output of the frequency-divided output 115 of the line lock clock is stopped.
【0027】アナログ遅延回路10の出力116と分周
回路11の分周出力115は、フィードバック制御回路
12に供給されるが、図2に示されるように、これらの
アナログ遅延回路10の出力116および分周回路11
の分周出力115は、位相制御回路15に入力されて両
出力の位相が比較される。位相比較回路15の出力12
2はフィルター回路16に入力され、低周波数の電圧レ
ベルの信号114に変換されて出力される。また、スク
ランブル回路8より出力されるラインロック・クロック
109は、ラインロック・クロック出力端子53を介し
て出力される。The output 116 of the analog delay circuit 10 and the frequency-divided output 115 of the frequency divider 11 are supplied to the feedback control circuit 12, and as shown in FIG. Dividing circuit 11
Is output to the phase control circuit 15 and the phases of both outputs are compared. Output 12 of phase comparison circuit 15
2 is input to the filter circuit 16, converted into a signal 114 of a low frequency voltage level, and output. The line lock clock 109 output from the scramble circuit 8 is output via the line lock clock output terminal 53.
【0028】本実施例においては、制御回路4の出力1
04が、分配回路5において映像信号の水平ラインごと
に、交互に二つのリンギングオシレータA6およびリン
ギングオシレータB7に分配され、それぞれのリンギン
グオシレータのスタートとストップのタイミングが制御
されているために、画像の各水平ラインの開始点の位相
を、時間軸変動を有する再生映像信号と同一の位相に制
御することが可能となる。このために、リンギングオシ
レータを一旦ストップしなければならないが、発振のス
トップ・スタートが2ラインに1回づつの二つの同一リ
ンギングオシレータを交互に用いているので、連続した
クロックが発生される。また、スキューキャンセル回路
2において映像信号の複合同期信号101のスキューが
検出された場合には、分周回路11より出力される分周
出力115は停止される。そして、同時に、スキュー時
においては、アナログ遅延回路10の出力116のパル
スも無くなるために、フィードバック制御回路12にお
ける位相比較回路15の出力122は位相差零の状態に
おいて出力される。従って、フィードバック制御回路1
2の出力114により、リンギングオシレータの出力周
波数は±0となる。よって、スキュー時においては、リ
ンギングオシレータの周波数は前前ラインと同一の周波
数に保持されるため、リンギングオシレータの周波数制
御において、スキューによる影響は全く排除される。In this embodiment, the output 1 of the control circuit 4
04 is alternately distributed to two ringing oscillators A6 and B7 in the distribution circuit 5 for each horizontal line of the video signal, and the start and stop timings of the respective ringing oscillators are controlled. It is possible to control the phase of the start point of each horizontal line to be the same as the phase of the reproduced video signal having a time axis fluctuation. For this purpose, the ringing oscillator must be stopped once. However, since the same ringing oscillator is used alternately for stopping and starting the oscillation once every two lines, a continuous clock is generated. When the skew of the composite synchronizing signal 101 of the video signal is detected by the skew cancel circuit 2, the frequency division output 115 output from the frequency division circuit 11 is stopped. At the same time, at the time of skew, since the pulse of the output 116 of the analog delay circuit 10 is also eliminated, the output 122 of the phase comparison circuit 15 in the feedback control circuit 12 is output in a state where the phase difference is zero. Therefore, the feedback control circuit 1
With the output 114 of 2, the output frequency of the ringing oscillator becomes ± 0. Therefore, at the time of skew, the frequency of the ringing oscillator is maintained at the same frequency as that of the previous line, so that the influence of skew is completely eliminated in controlling the frequency of the ringing oscillator.
【0029】次に、本発明の第2の実施例について説明
する。図2は本発明の第2の実施例を示すブロック図で
ある。図2に示されるように、本実施例は、基準クロッ
ク入力端子51、コンポジットシンク入力端子52、ラ
インロック・クロック入力端子53、垂直同期信号入力
端子54およびサーボフィードバック信号出力端子55
に対応して、H/2キラー回路1と、スキューキャンセ
ル回路2と、アナログ遅延回路3および10と、制御回
路4と、分配回路5と、リンギングオシレータA6およ
びリンギングオシレータB7と、スクランブル回路8
と、水平カウンタ9と、分周回路11と、フィードバッ
ク制御回路12と、平均回路13と、サーボ制御信号発
生回路14とを備えて構成される。また、図2は第1の
実施例の場合と同様に、フィードバック制御回路12の
一実施例の内部構成を示すブロック図、図3はスキュー
キャンセル回路2の一実施例の内部構成を示すブロック
図であり、フィードバック制御回路12は、位相比較回
路15とフィルター回路16により形成され、スキュー
キャンセル回路2は、カウンタA17およびカウンタB
18と、ウィンドウ生成回路19と、エッジ検出回路2
0と、コントロール信号発生回路21により形成されて
いる。なお、第1の実施例と同様に、図5(a)、
(b)および(c)、図6(a)、(b)および
(c)、図7(a)、(b)、(c)、(d)および
(e)、ならびに図8(a)、(b)、(c)、
(d)、(e)、(f)および(g)は、それぞれ本実
施例の動作を示す各信号のタイミング図である。Next, a second embodiment of the present invention will be described. FIG. 2 is a block diagram showing a second embodiment of the present invention. As shown in FIG. 2, in the present embodiment, a reference clock input terminal 51, a composite sync input terminal 52, a line lock clock input terminal 53, a vertical synchronization signal input terminal 54, and a servo feedback signal output terminal 55
In response to this, the H / 2 killer circuit 1, the skew cancel circuit 2, the analog delay circuits 3 and 10, the control circuit 4, the distribution circuit 5, the ringing oscillator A6 and the ringing oscillator B7, and the scramble circuit 8
, A horizontal counter 9, a frequency dividing circuit 11, a feedback control circuit 12, an averaging circuit 13, and a servo control signal generating circuit 14. FIG. 2 is a block diagram showing the internal configuration of one embodiment of the feedback control circuit 12, as in the first embodiment. FIG. 3 is a block diagram showing the internal configuration of one embodiment of the skew cancel circuit 2. The feedback control circuit 12 is formed by a phase comparison circuit 15 and a filter circuit 16, and the skew cancellation circuit 2 includes a counter A17 and a counter B
18, the window generation circuit 19, and the edge detection circuit 2
0 and the control signal generation circuit 21. Note that, similarly to the first embodiment, FIG.
(B) and (c), FIGS. 6 (a), (b) and (c), FIGS. 7 (a), (b), (c), (d) and (e), and FIG. 8 (a) , (B), (c),
(D), (e), (f), and (g) are timing diagrams of respective signals showing the operation of the present embodiment.
【0030】以下、図2、図3、図4、図5、図6、図
7および図8を参照して、本実施例の動作について説明
する。The operation of this embodiment will be described below with reference to FIGS. 2, 3, 4, 5, 6, 7, and 8.
【0031】本実施例の第1の実施例との相違点は、前
記第1の実施例の構成に対して、新たに平均回路13と
サーボ制御信号発生回路14が付加されていることであ
る。この付加された平均回路13とサーボ制御信号発生
回路14を除く他の回路構成要素の動作については、前
述の第1の実施例の場合と全く同様である。図2におい
て、水平カウンタ9のカウント出力110の最大カウン
ト値118と、垂直同期信号入力端子54を介して入力
される垂直同期信号119は平均回路13に供給され、
平均回路13において、各ラインごとに供給される最大
カウント値118の平均値が、1フィールドの期間計算
される。この平均値の計算は、垂直同期信号119より
検出されるフィールドの開始時においてリセットされ
る。平均回路13より出力されるカウント平均値120
はサーボ制御信号発生回路14に供給され、映像信号の
標準フォーマットにより規定される所定の1ラインのク
ローク数との差分がとられて、サーボ制御信号121と
してサーボフィードバック信号出力端子55を介して出
力される。The difference between this embodiment and the first embodiment is that an averaging circuit 13 and a servo control signal generation circuit 14 are newly added to the configuration of the first embodiment. . The operation of the circuit components other than the added averaging circuit 13 and servo control signal generation circuit 14 is exactly the same as in the case of the above-described first embodiment. In FIG. 2, the maximum count value 118 of the count output 110 of the horizontal counter 9 and the vertical synchronizing signal 119 input through the vertical synchronizing signal input terminal 54 are supplied to the averaging circuit 13.
In the averaging circuit 13, the average value of the maximum count value 118 supplied for each line is calculated for one field period. This calculation of the average value is reset at the start of the field detected from the vertical synchronization signal 119. Count average value 120 output from averaging circuit 13
Is supplied to the servo control signal generating circuit 14, which calculates the difference from the cloak number of one predetermined line defined by the standard format of the video signal, and outputs the result as the servo control signal 121 via the servo feedback signal output terminal 55. Is done.
【0032】本実施例においては、スクランプル回路8
より出力されるラインロック・クロック109を、水平
カウンタ9においてカウントし、平均回路13におい
て、1ラインのクロック数(カウント出力110の最大
カウント値)の1フィールドの平均値を計算して、その
計算出力であるカウント平均値120と映像の標準フォ
ーマットにより規定される1ラインのクロック数との差
分をとることにより、再生映像信号に同期したラインロ
ック・クロックが当該標準フォーマットよりも速いか遅
いかが検出されて出力される。この差分出力のサーボ制
御信号121を参照して、VTR(ビデオ・テープ・レ
コーダ)のサーボ系を効果的に制御することができる。In this embodiment, the scramble circuit 8
The horizontal lock 9 is counted by the horizontal counter 9, and the average circuit 13 calculates the average value of the number of clocks per line (the maximum count value of the count output 110) in one field, and calculates the average. By taking the difference between the output count average value 120 and the number of clocks per line defined by the standard format of the video, it is possible to determine whether the line lock clock synchronized with the reproduced video signal is faster or slower than the standard format. Detected and output. The servo system of the VTR (video tape recorder) can be effectively controlled with reference to the servo control signal 121 of the difference output.
【0033】[0033]
【発明の効果】以上説明したように、本発明は、映像信
号の同期信号のH/2を除去するH/2キラー回路と、
前記同期信号のスキューを除去するスキューキャンセル
回路と、抽出される水平同期信号を所定時間遅延させる
二つのアナログ遅延回路と、水平同期よりオシレータの
ストップ・スタートを制御する二つの信号を生成する制
御回路と、前記制御回路より出力される二つの信号をラ
インごとに振分ける分配回路と、2ラインに対して1回
ストップ・スタートして発振出力の位相を合わせる二つ
のリンギングオシレータと、これらの二つのリンギング
オシレータより出力される二つのクロックをスクランブ
ルして、ラインロック・クロックを出力するスクランブ
ル回路と、映像信号の水平座標に対応するカウント値を
出力する水平カウンタと、前記ラインロック・クロック
を分周して出力する分周回路と、前記二つのリンギング
オシレータの発振周波数に対する制御信号を生成して出
力するフィードバック制御回路とを少なくとも備えるこ
とにより、クロック発生回路として下記の効果がある。As described above, the present invention provides an H / 2 killer circuit for removing H / 2 of a synchronization signal of a video signal,
A skew cancel circuit for removing the skew of the synchronization signal, two analog delay circuits for delaying the extracted horizontal synchronization signal for a predetermined time, and a control circuit for generating two signals for controlling the stop and start of the oscillator based on the horizontal synchronization A distribution circuit that distributes two signals output from the control circuit for each line, two ringing oscillators that stop and start once for two lines to adjust the phase of the oscillation output, A scramble circuit that scrambles two clocks output from the ringing oscillator and outputs a line lock clock, a horizontal counter that outputs a count value corresponding to the horizontal coordinate of the video signal, and divides the line lock clock Frequency divider circuit, and the oscillations of the two ringing oscillators By providing at least a feedback control circuit for generating and outputting a control signal for the wave number, there are the following effects as a clock generating circuit.
【0034】映像信号におけるラインロック・クロッ
クの位相を、再生映像信号の水平ライン周期に対して関
連性を持たせて一致させることが可能となり、各ライン
の始点より完全に時間軸補正を行うことができるという
効果がある。The phase of the line-locked clock in the video signal can be matched with the horizontal line cycle of the reproduced video signal with relevance, and the time axis can be completely corrected from the starting point of each line. There is an effect that can be.
【0035】また、標準フォーマットの映像信号の水
平ライン周期とバースト位置および位相の一定関係に対
応して、クロマ信号の位相を完全に一致させることがで
きるために、映像信号の色再現が正確に実現されるとい
う効果がある。Further, since the phases of the chroma signals can be completely matched in accordance with the fixed relationship between the horizontal line cycle of the standard format video signal, the burst position and the phase, the color reproduction of the video signal can be accurately performed. This has the effect of being realized.
【0036】更に、前記スキューキャンセル回路にお
いて映像信号の複合同期信号のスキューが検出された場
合に、前記フィードバック制御回路に含まれる位相比較
回路の出力を介して、前記リンギングオシレータAおよ
びリンギングオシレータBの発振周波数が±0の状態に
保持されるために、当該リンギングオシレータの周波数
制御において、スキューの影響が排除されるという効果
がある。Further, when the skew of the composite synchronizing signal of the video signal is detected by the skew cancel circuit, the ringing oscillator A and the ringing oscillator B are output via the output of the phase comparison circuit included in the feedback control circuit. Since the oscillation frequency is kept at ± 0, the effect of skew is eliminated in controlling the frequency of the ringing oscillator.
【図1】本発明の第1の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図2】本発明の第2の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図3】前記第1および第2の実施例におけるフィード
バック制御回路を示すブロック図である。FIG. 3 is a block diagram showing a feedback control circuit in the first and second embodiments.
【図4】前記第1および第2の実施例におけるスキュー
キャンセル回路を示すブロック図である。FIG. 4 is a block diagram showing a skew cancellation circuit in the first and second embodiments.
【図5】前記第1および第2の実施例の動作を示すタイ
ミング図である。FIG. 5 is a timing chart showing the operation of the first and second embodiments.
【図6】前記第1および第2の実施例の動作を示すタイ
ミング図である。FIG. 6 is a timing chart showing the operation of the first and second embodiments.
【図7】前記第1および第2の実施例の動作を示すタイ
ミング図である。FIG. 7 is a timing chart showing the operation of the first and second embodiments.
【図8】前記第1および第2の実施例の動作を示すタイ
ミング図である。FIG. 8 is a timing chart showing the operation of the first and second embodiments.
【図9】従来例を示すブロック図である。FIG. 9 is a block diagram showing a conventional example.
1 H/2キラー回路 2 スキューキャンセル回路 3、10 アナログ遅延回路 4 制御回路 5 分配回路 6 リンギングオシレータA 7 リンギングオシレータB 8 スクランブル回路 9 水平カウンタ 11 分周回路 12 フィードバック制御回路 13 平均回路 14 サーボ制御信号発生回路 15 位相比較回路 16 フィルター回路 17 カウンタA 18 カウンタB 19 ウィンドウ生成回路 20 エッジ検出回路 21 コントロール信号発生回路 22 水平同期検出回路 23 位相比較回路 24 エッジ生成回路 25 分周回路 26 LPF 27 VCO Reference Signs List 1 H / 2 killer circuit 2 Skew cancellation circuit 3, 10 Analog delay circuit 4 Control circuit 5 Distribution circuit 6 Ringing oscillator A 7 Ringing oscillator B 8 Scramble circuit 9 Horizontal counter 11 Divider circuit 12 Feedback control circuit 13 Average circuit 14 Servo control Signal generation circuit 15 Phase comparison circuit 16 Filter circuit 17 Counter A 18 Counter B 19 Window generation circuit 20 Edge detection circuit 21 Control signal generation circuit 22 Horizontal synchronization detection circuit 23 Phase comparison circuit 24 Edge generation circuit 25 Divider circuit 26 LPF 27 VCO
Claims (3)
に同期するクロックを発生するクロック発生回路におい
て、 前記映像信号の複合同期信号および所定のカウント値の
入力に対応して、前記再生映像信号の複合同期信号中の
垂直帰線期間に含まれる1水平期間内に現われる余剰等
価パルス(以下、H/2と略称する)を除去して水平同
期信号を出力するH/2キラー回路と、 所定の基準クロック、前記水平同期信号および前記カウ
ント値の入力に対応して、前記水平同期信号に含まれる
スキューおよびノイズを検出して、スキュー時またはノ
イズの場合には所定のスキュー検出信号を出力し、スキ
ューまたはノイズでない場合においては、所定のクロッ
クスタート信号を出力し、所定期間の間前記水平同期信
号が検出されない場合には、所定のスキュー時クロック
スタート信号を出力するスキューキャンセル回路と、 前記クロックスタート信号を所定時間遅延させて出力す
る第1のアナログ遅延回路および第2のアナログ遅延回
路と、 前記スキュー時クロックスタート信号、前記カウント値
および前記第1のアナログ遅延回路の出力に対応して、
スキューのない場合には、前記第1のアナログ遅延回路
の出力信号をそのまま出力し、スキューの場合には、前
記スキュー時クロックスタート信号をそのまま出力する
制御回路と、 前記制御回路より出力される第1のアナログ遅延回路の
出力信号またはスキュー時クロックスタート信号と、前
記カウント値の入力に対応して、前記第1のアナログ遅
延回路の出力信号または前記スキュー時クロックスター
ト信号を、所定のタイミングにおいて第1および第2の
信号に分割して出力する分配回路と、 前記分配回路より出力される第1の信号ならびに所定の
制御信号を受けて、第1のクロックを発振出力する第1
のリンギングオシレータと、 前記分配回路より出力される第2の信号ならびに前記制
御信号を受けて、第2のクロックを発振出力する第2の
リンギングオシレータと、 前記第1および第2のクロックと、前記分配回路より出
力される第1および第2の信号の入力に対応して、所定
のタイミングにおいて当該第1および第2のクロックを
スクランブルし、ラインロック・クロックを出力するス
クランブル回路と、 前記ラインロック・クロックおよび前記第2のアナログ
遅延回路の出力の入力に対応して、前記ラインロック・
クロックをカウントし、再生映像信号の水平方向座標に
対応する前記カウント値を出力する水平カウンタと、 前記スキュー検出信号および前記カウント値の入力に対
応して、前記カウント値を介して前記ラインロック・ク
ロックの周波数を分周して出力する分周回路と、 前記分周回路の分周出力ならびに前記第2のアナログ遅
延回路より出力される水平同期信号の入力に対応して、
前記第1および第2のリンギングオシレータの発振周波
数を制御する前記制御信号を出力するフィードバック制
御回路と、 を備えることを特徴とするクロック発生回路。1. A clock generating circuit for generating a clock synchronized with a reproduced video signal of a video signal recording / reproducing apparatus, wherein said reproduced video signal is input in response to input of a composite synchronizing signal of said video signal and a predetermined count value. An H / 2 killer circuit for removing a redundant equivalent pulse (hereinafter abbreviated as H / 2) appearing within one horizontal period included in a vertical retrace period in the composite synchronization signal and outputting a horizontal synchronization signal; In response to the input of the reference clock, the horizontal synchronization signal and the count value, a skew and noise included in the horizontal synchronization signal are detected, and a predetermined skew detection signal is output at the time of skew or in the case of noise. , When there is no skew or noise, outputs a predetermined clock start signal, and when the horizontal synchronization signal is not detected for a predetermined period, A skew cancel circuit that outputs a constant skew clock start signal, a first analog delay circuit and a second analog delay circuit that delay the clock start signal for a predetermined time and output the skew clock start signal, In response to the count value and the output of the first analog delay circuit,
When there is no skew, the control circuit outputs the output signal of the first analog delay circuit as it is, and when there is skew, the control circuit outputs the skew-time clock start signal as it is; In response to the output signal or skew clock start signal of the first analog delay circuit and the input of the count value, the output signal of the first analog delay circuit or the skew clock start signal is output at a predetermined timing. A distribution circuit that divides and outputs the first and second signals, and a first circuit that oscillates and outputs a first clock in response to the first signal output from the distribution circuit and a predetermined control signal.
A second ringing oscillator that oscillates and outputs a second clock in response to a second signal output from the distribution circuit and the control signal, the first and second clocks, A scramble circuit for scrambling the first and second clocks at a predetermined timing in response to the input of the first and second signals output from the distribution circuit and outputting a line-locked clock; A line lock corresponding to an input of a clock and an output of the second analog delay circuit;
A horizontal counter for counting clocks and outputting the count value corresponding to the horizontal coordinate of the reproduced video signal; and responding to the input of the skew detection signal and the count value, A frequency dividing circuit that divides and outputs a clock frequency; and a frequency division output of the frequency dividing circuit and a horizontal synchronization signal output from the second analog delay circuit.
A clock control circuit for outputting the control signal for controlling the oscillation frequency of the first and second ringing oscillators.
周回路の分周出力と前記第2のアナログ遅延回路より出
力される水平同期信号の位相を比較する位相比較回路
と、前記位相比較回路より出力される位相差信号の低周
波成分を抽出して出力するフィルタ回路とにより構成さ
れ、当該フィルタ回路の出力が、前記第1および第2の
リンギングオシレータの発振周波数を制御する制御信号
として形成される請求項1記載のクロック発生回路。2. The phase control circuit according to claim 1, wherein said feedback control circuit compares a divided output of said frequency dividing circuit with a phase of a horizontal synchronizing signal outputted from said second analog delay circuit. And a filter circuit for extracting and outputting a low-frequency component of the phase difference signal to be output. The output of the filter circuit is formed as a control signal for controlling the oscillation frequency of the first and second ringing oscillators. The clock generation circuit according to claim 1.
準クロックをカウントして出力する第1および第2のカ
ウンタと、前記再生映像信号の水平方向座標に対応する
カウント値および前記第1のカウンタのカウント出力値
を入力して、再生映像信号の同期信号のスキューの許容
範囲を生成するウィンドウ生成回路と、水平同期信号お
よび前記ウィンドウ生成回路の出力を入力して、当該水
平同期信号のエッジ位置を検出するエッジ検出回路と、
前記第1および第2のカウンタのカウント出力値、前記
エッジ検出回路のエッジ位置出力値および前記水平同期
信号を入力して、前記クロックスタート信号、前記スキ
ュー時クロックスタート信号および前記スキュー検出信
号を出力するコントロール信号発生回路とにより構成さ
れる請求項1記載のクロック発生回路。3. A first and a second counter, wherein the skew cancel circuit counts and outputs the reference clock, a count value corresponding to a horizontal coordinate of the reproduced video signal, and a count of the first counter. A window generation circuit for inputting an output value and generating an allowable range of skew of a synchronization signal of a reproduced video signal, and an input of a horizontal synchronization signal and an output of the window generation circuit to detect an edge position of the horizontal synchronization signal An edge detection circuit,
The count output values of the first and second counters, the edge position output value of the edge detection circuit, and the horizontal synchronization signal are input to output the clock start signal, the skew clock start signal, and the skew detection signal. 2. The clock generation circuit according to claim 1, comprising a control signal generation circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP4323888A JP2982524B2 (en) | 1992-12-03 | 1992-12-03 | Clock generation circuit |
Applications Claiming Priority (1)
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JP4323888A JP2982524B2 (en) | 1992-12-03 | 1992-12-03 | Clock generation circuit |
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---|---|
JPH06178271A JPH06178271A (en) | 1994-06-24 |
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