JP2982301B2 - コンピュータ装置 - Google Patents
コンピュータ装置Info
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- JP2982301B2 JP2982301B2 JP2321993A JP32199390A JP2982301B2 JP 2982301 B2 JP2982301 B2 JP 2982301B2 JP 2321993 A JP2321993 A JP 2321993A JP 32199390 A JP32199390 A JP 32199390A JP 2982301 B2 JP2982301 B2 JP 2982301B2
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- address
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Description
央演算処理装置など)を具えたコンピュータ装置に関す
るものである。
装置を複数個具えたもの(例、マルチプロセッサシステ
ム)がある。それら複数の論理アドレス発生装置は単一
の論理アドレスバスに接続され、物理アドレスにほん訳
されて主メモリやI/O装置にアクセスするようにされて
いる。 第4図は、そのような従来のコンピュータ装置のブロ
ック構成図を示す。第4図において、1,2はCPU、3はア
ービタ、4は論理アドレスバス、5はアドレスほん訳機
構(MMU)、6は物理アドレスバス、7は主メモリ、8
はI/O装置である。この図では、煩雑を避けるため、論
理アドレス発生装置としてのCPUは2個しか描いていな
いが、それ以上具えている場合もある。 CPU1,2から同時にアドレス信号を出すと、論理アドレ
スバス4上で信号が衝突してしまい、意味をなさなくな
る。それを防止するためアービタ3が調停を行い、同一
の時刻には単一のCPUからのみアドレス信号が出される
ようにする。例えば、CPU1がアドレス信号を出したい時
には、アービタ3に対して論理アドレスバス4の使用要
求を出し、使用許可を得てからアドレス信号を出す。 CPU1から出された論理アドレスは、論理アドレスバス
4を経てアドレスほん訳機構5に伝えられる。アドレス
ほん訳機構5は、論理アドレスを物理アドレスにほん訳
する。ほん訳して得た物理アドレスは、物理アドレスバ
ス6を経て主メモリ7あるいはI/O装置8へ送られ、該
当するアドレスにアクセスするのに用いられる。 前記のように、同一の時刻には単一のCPUからしかア
ドレス信号が出されないから、アドレス信号をほん訳す
るアドレスほん訳機構は、コンピュータ装置内にただ一
つ具えられている。 なお、このような技術に関連する従来の文献として
は、例えば、特開昭48−97455号公報,特開昭51−14154
3号公報,特開昭60−114953号公報等がある。
は、或る論理アドレス発生装置(例、CPU)から出すア
ドレス信号のほん訳は、論理アドレスバス4の使用許可
を得てからでないと行えないので、処理速度を高速にす
る上での障害になっているという問題点があった。 (問題点の説明) 第5図は、アービタ調停待ちとアドレスほん訳の時間
の関係を示す図であり、(イ),(ロ)は本発明での関
係、(ハ),(ニ)は従来例での関係を示している。横
軸は、時間を表している。 時刻tBGは、CPUがアービタ3に対してバス使用要求を
出した時刻であり、時刻tBRはバス使用許可が与えられ
た時刻である。第5図(ハ)に示すように、従来は、バ
ス使用許可が与えられるまでの間(T1)待ち、与えられ
ると論理アドレスをアドレスほん訳機構5に送り込み、
ほん訳を開始する。ほん訳にT2の時間を要するとすれ
ば、ほん訳は、時刻tBGよりT2後の時刻tAに終了する。 これで、ようやく主メモリ7等にアクセスすることが
出来るが、それまでにはT1+T2の時間を必要とする。こ
のように、従来は論理アドレスバス4を確保してからで
ないとほん訳が開始できないので、双方に要する時間を
重畳した時間だけどうしても必要となり、処理速度を高
速にする上での障害になっていた。 本発明は、以上のような問題点を解決することを課題
とするものである。
では、論理アドレス発生部とこの論理アドレス発生部が
発生した論理アドレスを物理アドレスに翻訳して物理ア
ドレスバスに送出する翻訳部とからなるバスマスタを複
数備え、複数の前記バスマスタにおける前記論理アドレ
ス発生部からの前記物理アドレスバス使用要求を受け付
けるとともに前記バスマスタに対して前記物理アドレス
バスの使用許可を発行するアービタを備えたコンピュー
タ装置であって、前記論理アドレス発生部は、前記翻訳
部に対する論理アドレスの送出と同時期に前記アービタ
に対する前記物理アドレスバスの使用許可要求を送出す
ることとした。
用のアドレスほん訳機構を設け、アービタに対してバス
使用要求信号を出すと同時にほん訳を開始させる。 ほん訳は、通常、バス使用許可信号が与えられるまで
の間に完了することが出来るから、バス使用許可信号が
与えられると直ぐに主メモリ等へのアクセスをすること
が出来る。 そのため、コンピュータ装置の処理速度を従来より高
速にすることが可能となる。
る。 第1図に、本発明のコンピュータ装置のブロック構成
を示す。符号は第4図のものに対応し、4−1,4−2は
専用論理アドレスバス、5−1,5−2はアドレスほん訳
機構、9,10はバスマスタユニット(BMU)である。 バスマスタユニット9(10)は、CPU1(2)とアドレ
スほん訳機構5−1(5−2)とから成り、両者の間は
専用論理アドレスバス4−1(4−2)で結ばれてい
る。なお、この図では、バスマスタユニットは2個しか
描いてないが、2個に限られるわけではなく、それ以上
あっても構わない。 バスマスタユニット9,10は、共通の物理アドレスバス
6に接続される。共通の論理アドレスバスは、存在して
いない。従って、バスマスタユニット9,10がアービタ3
に出すバス使用要求信号は、物理アドレスバス6の使用
要求である。本発明におけるバス使用要求の動作と、ア
ドレスほん訳の動作とについて、第2図,第3図および
第5図を用いて説明する。 第2図は、1つのバスマスタユニット9の詳細な構成
を示し、第3図は論理アドレスの構成を示す。これらの
図において、符号は第1図のものに対応し、11は論理ア
ドレス、11−1は間接アドレス部、11−2は直接アドレ
ス部、12,13はバッファ、14はバス使用要求信号線、15
はバス使用許可信号線、16はほん訳アドレス信号線であ
る。 CPU1から出される論理アドレス11は、第3図に示すよ
うに、ほん訳を必要とする間接アドレス部11−1と、必
要としない直接アドレス部11−2とから構成されてい
る。従って、論理アドレス11がCPU1から出される時、第
2図に示すように、間接アドレス部11−1は専用論理ア
ドレスバスを通ってアドレスほん訳機構5−1に送ら
れ、直接アドレス部11−2は、それを通らずにバッファ
13へ送られる。 本発明では、CPU1からの論理アドレス11は、CPU1から
アービタ3に対してバス使用要求信号を出すのと同時に
出される。アドレスほん訳機構5−1は、CPU1専用のも
のであるから、ほん訳は直ちに開始される。ほん訳され
たアドレスは、ほん訳アドレス信号線16を経て、バッフ
ァ12に送られる。 第5図の(イ),(ロ)は、本発明におけるアービタ
調停待ちとアドレスほん訳の時間の関係を示している
が、バス使用要求を出した時刻tBRでアドレスのほん訳
が開始されている。即ち、アービタ調停まちの動作と、
アドレスほん訳の動作とが、並行して行われる。 アービタ調停待ちの時間T1は、他のCPU等の動作状況
等に影響されるから不定なものであるが、通常、アドレ
スほん訳に要する時間T2よりは長いことが多い。従っ
て、アービタ3よりバッファ12,13にバス使用許可信号
が与えられる時刻tBGまでには、ほん訳は終了してい
る。そのため、バス使用許可が与えられた時点で、直ち
に主メモリ7等へのアクセスが可能となる。結局、物理
アドレスでアクセス出来るまでに要する時間はT1だけで
あり、従来のT1+T2に比べて短く、処理が高速となる。 なお、バッファ12,13は、バス使用許可信号が与えら
れている間だけ物理アドレスバス6との接続を行い、そ
の信号が消失すれば接続を断つ。 CPU1,2およびアドレスほん訳機構5−1,5−2は、互
いにアーキテクチュアや性能の異なったものであっても
よい。また、上例では論理アドレス発生装置としてCPU
を例にとっているが、DMA機構(Direct Memory Acces
s)等であってもよい。
ば、アービタ調停待ちの動作とアドレスほん訳の動作と
を並行して行うようにしたので、バス使用許可信号が与
えられると、主メモリ等に対して直ちに物理アドレスで
のアクセスをすることが出来、処理速度を高速にするこ
とが出来る。
関係を示す図 図において、1,2はCPU(中央演算処理装置)、3はアー
ビタ、4は論理アドレスバス、4−1,4−2は専用論理
アドレスバス、5,5−1,5−2はアドレスほん訳機構(MM
U)、6は物理アドレスバス、7は主メモリ、8はI/O装
置、9,10はバスマスタユニット(BMU)、11は論理アド
レス、11−1は間接アドレス部、11−2は直接アドレス
部、12,13はバッファ、14はバス使用要求信号線、15は
バス使用許可信号線、16はほん訳アドレス信号線であ
る。
Claims (1)
- 【請求項1】論理アドレス発生部とこの論理アドレス発
生部が発生した論理アドレスを物理アドレスに翻訳して
物理アドレスバスに送出する翻訳部とからなるバスマス
タを複数備え、複数の前記バスマスタにおける前記論理
アドレス発生部からの前記物理アドレスバス使用要求を
受け付けるとともに前記バスマスタに対して前記物理ア
ドレスバスの使用許可を発行するアービタを備えたコン
ピュータ装置であって、 前記論理アドレス発生部は、前記翻訳部に対する論理ア
ドレスの送出と同時期に前記アービタに対する前記物理
アドレスバスの使用許可要求を送出することを特徴とす
るコンピュータ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2321993A JP2982301B2 (ja) | 1990-11-26 | 1990-11-26 | コンピュータ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2321993A JP2982301B2 (ja) | 1990-11-26 | 1990-11-26 | コンピュータ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04190447A JPH04190447A (ja) | 1992-07-08 |
JP2982301B2 true JP2982301B2 (ja) | 1999-11-22 |
Family
ID=18138730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2321993A Expired - Lifetime JP2982301B2 (ja) | 1990-11-26 | 1990-11-26 | コンピュータ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2982301B2 (ja) |
-
1990
- 1990-11-26 JP JP2321993A patent/JP2982301B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04190447A (ja) | 1992-07-08 |
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