JP2979982B2 - CMOS differential amplifier circuit and ΔΣ modulator using the same - Google Patents
CMOS differential amplifier circuit and ΔΣ modulator using the sameInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は、CMOS差動増幅回
路及びこれを用いたΔΣ変調器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS differential amplifier circuit and a .DELTA..SIGMA. Modulator using the same.
【0002】[0002]
【従来の技術】従来より、量子化ノイズを高域側に集中
させてノイズ・シェーピング効果を得るΔ変調器とし
て、ΔΣ変調器が知られている。ΔΣ変調器は、マルチ
ビットのディジタル信号を再量子化して1ビットのディ
ジタル信号に変換する1ビット型D/Aコンバータや、
アナログ信号をディジタル信号に変換するA/Dコンバ
ータに利用される。2. Description of the Related Art Conventionally, a Δ 知 modulator has been known as a Δ modulator which obtains a noise shaping effect by concentrating quantization noise on a high frequency side. The ΔΣ modulator is a 1-bit D / A converter that requantizes a multi-bit digital signal and converts it into a 1-bit digital signal,
It is used for an A / D converter that converts an analog signal into a digital signal.
【0003】ΔΣ変調器は、信号入力端子につながるス
イッチト・キャパシタ積分器と、この積分器出力を量子
化して信号出力端子に出力する1ビット量子化器と、こ
の量子化器の出力を1サンプル遅延させて信号入力端子
に帰還する遅延回路とから構成される。スイッチト・キ
ャパシタ積分器は例えば、CMOS演算増幅器を用いた
差動増幅回路とスイッチ素子及びキャパシタを組み合わ
せて構成される。スイッチト・キャパシタ積分器は基本
的には1個でよい。これを2段あるいは3段と接続した
ものはそれぞれ、2次あるいは3次のΔΣ変調器と呼ば
れる。The ΔΣ modulator includes a switched capacitor integrator connected to a signal input terminal, a 1-bit quantizer that quantizes the output of the integrator and outputs the result to a signal output terminal, and outputs the output of the quantizer to 1 And a delay circuit that delays the sample and feeds it back to the signal input terminal. The switched capacitor integrator is configured by, for example, combining a differential amplifier circuit using a CMOS operational amplifier, a switch element, and a capacitor. Basically, only one switched capacitor integrator is required. Those connected to two or three stages are called secondary or tertiary ΔΣ modulators, respectively.
【0004】[0004]
【発明が解決しようとする課題】3次以上の高次ΔΣ変
調器においては、スイッチト・キャパシタ積分器のCM
OS差動増幅回路の出力が電源レベルまでフルスイング
すると、入力オーバーによってΔΣ変調器内の帰還ルー
プの位相遅れが180°を越えるため、発振状態に入っ
てしまうという問題があった。In a third-order or higher order ΔΣ modulator, a switched capacitor integrator CM
When the output of the OS differential amplifying circuit fully swings to the power supply level, there is a problem in that an input state causes the phase lag of the feedback loop in the ΔΣ modulator to exceed 180 °, thus causing an oscillation state.
【0005】この発明は、上記の点に鑑みなされたもの
で、動作点変動を効果的に抑制したCMOS差動増幅回
路を提供することを目的としている。この発明はまた、
CMOS差動増幅回路の出力振幅を効果的に制限して安
定動作を可能としたΔΣ変調器を提供することを目的と
する。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a CMOS differential amplifier circuit in which operating point fluctuation is effectively suppressed. The invention also provides
It is an object of the present invention to provide a ΔΣ modulator that enables stable operation by effectively limiting the output amplitude of a CMOS differential amplifier circuit.
【0006】[0006]
【課題を解決するための手段】この発明は、CMOS演
算増幅器とこのCMOS演算増幅器の入出力端間に接続
された帰還回路とから構成される差動増幅回路におい
て、前記帰還回路内に、ダイオード接続されて前記入出
力端間に互いに逆極性に接続された2個のPMOSトラ
ンジスタ(pチャネルMOSトランジスタ)及びダイオ
ード接続されて前記入出力端間に互いに逆極性に接続さ
れた2個のNMOSトランジスタ(nチャネルMOSト
ランジスタ)からなる振幅制限回路が設けられ、且つ前
記2個のPMOSトランジスタ及び前記2個のNMOS
トランジスタの寸法は、これら2個のPMOSトランジ
スタ及び2個のNMOSトランジスタのいずれかの対が
欠けている場合に比べてこの差動増幅回路の動作点が安
定するように最適設計されていることを特徴としてい
る。この発明において好ましくは、前記2個のNMOS
トランジスタのうち、ゲートとドレインが前記CMOS
演算増幅器の入力端にソースが前記CMOS演算増幅器
の出力端に接続された第1のNMOSトランジスタのゲ
ート幅Wとゲート長Lの比W/Lを1としたとき、この
第1のNMOSトランジスタと逆極性にダイオード接続
された第2のNMOSトランジスタのW/Lが5、前記
2個のPMOSトランジスタのうち、ゲートとドレイン
が前記CMOS演算増幅器の入力端にソースが前記CM
OS演算増幅器の出力端に接続された第1のPMOSト
ランジスタのW/Lが15、この第1のPMOSトラン
ジスタと逆極性にダイオード接続された第2のPMOS
トランジスタのW/Lが3にそれぞれ設定される。SUMMARY OF THE INVENTION The present invention, in the differential amplifier circuit composed of a feedback circuit connected between the input and output terminal of the CMOS operational amplifier circuit and the CMOS operational amplifier, the feedback circuit, Two PMOS transistors (p-channel MOS transistors) which are diode-connected and connected between the input / output terminals in opposite polarities, and two NMOS transistors which are diode-connected and connected between the input / output terminals and have opposite polarities. An amplitude limiting circuit comprising transistors (n-channel MOS transistors), wherein the two PMOS transistors and the two NMOSs are provided.
The dimensions of the transistors are optimally designed so that the operating point of this differential amplifier circuit is more stable than when either pair of these two PMOS transistors and two NMOS transistors are missing. Features. In the present invention, preferably, the two NMOSs
The gate and the drain of the transistor are the CMOS
When the ratio W / L of the gate width W and the gate length L of the first NMOS transistor whose source is connected to the input terminal of the operational amplifier to the output terminal of the CMOS operational amplifier is 1, this first NMOS transistor The W / L of the second NMOS transistor diode-connected to the opposite polarity is 5, and of the two PMOS transistors, the gate and the drain are the input terminals of the CMOS operational amplifier and the source is the CM.
The W / L of the first PMOS transistor connected to the output terminal of the OS operational amplifier is 15, and the second PMOS diode-connected to the polarity of the first PMOS transistor is opposite to that of the first PMOS transistor.
The W / L of the transistor is set to 3 respectively.
【0007】この発明はまた、信号入力端子に接続され
る3段以上のスイッチト・キャパシタ積分器と、この積
分器の出力を量子化して信号出力端子に出力する1ビッ
ト量子化器と、この量子化器の出力を1サンプル遅延さ
せて前記信号入力端子側に帰還する遅延回路とを有する
ΔΣ変調器において、前記スイッチト・キヤパシタ積分
器はCMOS演算増幅器とこのCMOS演算増幅器の入
出力端間に接続された帰還回路からなる差動増幅回路で
構成され、且つ前記スイッチト・キャパシタ積分器のう
ち少なくとも3段目以降の積分器における帰還回路内
に、ダイオード接続されて前記CMOS演算増幅器の入
出力端間に互いに逆極性に接続された2個のPMOSト
ランジスタ及びダイオード接続されて前記CMOS演算
増幅器の入出力端間に互いに逆極性に接続された2個の
NMOSトランジスタからなる振幅制限回路が設けら
れ、且つ前記2個のPMOSトランジスタ及び前記2個
のNMOSトランジスタの寸法は、これら2個のPMO
Sトランジスタ及び2個のNMOSトランジスタのいず
れかの対が欠けている場合に比べてこの差動増幅回路の
動作点が安定するように最適設計されていることを特徴
としている。The present invention also provides a switched capacitor integrator having three or more stages connected to a signal input terminal, a 1-bit quantizer for quantizing an output of the integrator and outputting the quantized output to a signal output terminal. A .DELTA..SIGMA. Modulator having a delay circuit for delaying the output of the quantizer by one sample and feeding back to the signal input terminal side, wherein the switched capacitor integrator comprises a CMOS operational amplifier and an input / output terminal of the CMOS operational amplifier. And a diode-connected input of the CMOS operational amplifier in a feedback circuit in at least the third and subsequent stages of the switched-capacitor integrators. Two PMOS transistors connected in opposite polarities between output terminals and a diode-connected two input / output terminals of the CMOS operational amplifier. An amplitude limiting circuit comprising two NMOS transistors connected in opposite polarities is provided, and the dimensions of the two PMOS transistors and the two NMOS transistors are the same as those of the two PMOS transistors.
It is characterized in that it is optimally designed so that the operating point of this differential amplifier circuit is more stable than when one of the pair of the S transistor and the two NMOS transistors is missing.
【0008】[0008]
【作用】前述のような出力のフルスイングによる動作点
の変動を防止するには、CMOS差動増幅回路の出力振
幅を制限することが必要である。しかし発明者等の実験
によれば、単純に帰還回路にダイオードを入れて振幅制
限を行っても、完全に動作点変動を抑制することは難し
い。この発明によると、帰還回路内の振幅制限回路を2
個ずつのPMOSトランジスタとNMOSトランジスタ
を用いて、それらの寸法を最適設定することにより、C
MOS差動増幅回路の動作点を極めて安定に保つことが
できる。またこのように動作点安定化を図ったCMOS
差動増幅回路を、高次ΔΣ変調器の少なくとも3段目以
降のスイッチト・キャパシタ積分器に用いることによっ
て、僅かの動作点変動に起因する発振を確実に抑制して
安定動作を可能としたΔΣ変調器を得ることができる。In order to prevent the variation of the operating point due to the full swing of the output as described above, it is necessary to limit the output amplitude of the CMOS differential amplifier circuit. However, according to the experiments by the inventors, it is difficult to completely suppress the operating point fluctuation even if the amplitude is limited by simply inserting a diode in the feedback circuit. According to this invention, the amplitude limiting circuit in the feedback circuit is
By using each PMOS transistor and NMOS transistor and optimizing their dimensions, C
The operating point of the MOS differential amplifier circuit can be kept extremely stable. In addition, the CMOS which stabilizes the operating point in this way
By using a differential amplifier circuit for at least the third and subsequent stages of a switched capacitor integrator of a high-order ΔΣ modulator, oscillation caused by a slight change in operating point is reliably suppressed and stable operation is enabled. A ΔΣ modulator can be obtained.
【0009】[0009]
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図1は、この発明の一実施例に係る3次のΔ
Σ変調器の構成である。入力信号は加算器11において
1サンプル遅延回路18からの帰還データとの差がとら
れて、その差分が初段積分器12で積分される。積分器
12の出力は同様に加算器13で帰還データとの差分が
とられ、2段目積分器14で積分される。積分器14の
出力は更に加算器15で帰還データとの差分がとられ、
3段目積分器16で積分される。積分器16の出力は、
クロックト・コンパレータにより構成された1ビット量
子化器17からシリアルビット信号列として出力され
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a third-order Δ according to an embodiment of the present invention.
Σ This is the configuration of the modulator. The difference between the input signal and the feedback data from the one-sample delay circuit 18 is calculated in the adder 11, and the difference is integrated by the first-stage integrator 12. Similarly, the output of the integrator 12 is subtracted from the feedback data by the adder 13 and integrated by the second-stage integrator 14. The output of the integrator 14 is further subtracted from the feedback data by the adder 15,
It is integrated by the third stage integrator 16. The output of the integrator 16 is
It is output as a serial bit signal sequence from a 1-bit quantizer 17 constituted by a clocked comparator.
【0010】図2は、図1の3段目の積分器16をスイ
ッチト・キャパシタ積分器として構成したときの回路構
成である。CMOS演算増幅器20を用いて差動出力の
差動増幅回路が構成されている。その非反転入力端子側
に、スイッチ素子S11,S12,S13,S14とキャパシタ
C11,C12とが配置され、反転入力端子側にも同様に、
スイッチ素子S21,S22,S23,S24とキャパシタC2
1,C22とが配置されて、スイッチト・キャパシタ積分
器が構成されている。FIG. 2 shows a circuit configuration when the integrator 16 at the third stage in FIG. 1 is configured as a switched capacitor integrator. The CMOS operational amplifier 20 is used to constitute a differential output differential amplifier circuit. On the non-inverting input terminal side, switch elements S11, S12, S13, S14 and capacitors C11, C12 are arranged.
Switch elements S21, S22, S23, S24 and capacitor C2
1 and C22 are arranged to form a switched capacitor integrator.
【0011】差動増幅回路の反転出力端子と非反転入力
端子間の帰還回路内に、振幅制限回路21が設けられ、
同様に非反転出力端子と反転入力端子間の帰還回路内に
振幅制限回路22が設けられている。図3は、これらの
振幅制限回路21,22の部分を具体的に示したCMO
S差動増幅回路構成である。An amplitude limiting circuit 21 is provided in a feedback circuit between the inverted output terminal and the non-inverted input terminal of the differential amplifier circuit.
Similarly, an amplitude limiting circuit 22 is provided in a feedback circuit between the non-inverting output terminal and the inverting input terminal. FIG. 3 is a CMO specifically showing the portions of these amplitude limiting circuits 21 and 22.
This is an S differential amplifier circuit configuration.
【0012】振幅制限回路21は、ダイオード接続され
て入出力間に互いに逆極性に接続された2個のPMOS
トランジスタQP11 ,QP14 、及び同様にダイオード接
続されて入出力間に互いに逆極性に接続された2個のN
MOSトランジスタQN12 ,QN13 により構成されてい
る。もう一方の振幅制限回路22も同様に、ダイオード
接続された2個のPMOSトランジスタQP21 ,QP24
、及び同様にダイオード接続された2個のNMOSト
ランジスタQN22 ,QN23 により構成されている。入力
抵抗R11,R21、及び帰還抵抗R12,R22は、差動増幅
回路の利得を決定する。The amplitude limiting circuit 21 is composed of two PMOSs which are diode-connected and which are connected between input and output in opposite polarities.
Transistors QP11 and QP14, and two N diodes similarly diode-connected and connected in reverse polarity between the input and output.
It is composed of MOS transistors QN12 and QN13. Similarly, the other amplitude limiting circuit 22 has two diode-connected PMOS transistors QP21 and QP24.
, And two diode-connected NMOS transistors QN22 and QN23. The input resistors R11 and R21 and the feedback resistors R12 and R22 determine the gain of the differential amplifier circuit.
【0013】振幅制限回路21,22を構成する各MO
Sトランジスタは、ゲート幅Wとゲート長Lの比W/L
の大きさが、相対的に下記表1のように設定されてい
る。Each MO constituting the amplitude limiting circuits 21 and 22
The S transistor has a ratio W / L of a gate width W to a gate length L.
Are relatively set as shown in Table 1 below.
【0014】[0014]
【表1】 [Table 1]
【0015】以上のように構成された振幅制限回路2
1,22を持つCMOS差動増幅回路の入出力電圧特性
を測定したデータを、比較例と共に以下に説明する。ま
ず、振幅制限回路21,22がない場合の特性が、図9
である。出力電圧が最大振幅近くになると、図示のよう
に入力端子電位V1,V2は分離して、動作点が不安定
になる。これに対してこの実施例の場合が、図4であ
る。入力端子電位V1=V2は、入出力電圧の変化に拘
らず極めて安定に一定値に保たれている。The amplitude limiting circuit 2 configured as described above
Data obtained by measuring the input / output voltage characteristics of the CMOS differential amplifier circuit having the first and second CMOS circuits will be described below along with a comparative example. First, the characteristics when the amplitude limiting circuits 21 and 22 are not provided are shown in FIG.
It is. When the output voltage approaches the maximum amplitude, the input terminal potentials V1 and V2 are separated as shown in the figure, and the operating point becomes unstable. In contrast, FIG. 4 shows the case of this embodiment. The input terminal potential V1 = V2 is very stably maintained at a constant value irrespective of a change in input / output voltage.
【0016】図5は、比較のため、図3における振幅制
限回路21,22の中のNMOSトランジスタQN13 と
PMOSトランジスタQP14 の対、及びNMOSトラン
ジスタQN23 とPMOSトランジスタQP24 の対を省略
した場合である。入力端子電位のV1=V2なる関係は
保たれるが、図4と比較してその値が回路しきい値近傍
で僅かに正側に持ち上がっていることが分かる。即ち動
作点が僅かに不安定になっている。図6は、同様にPM
OSトランジスタQP11 とNMOSトランジスタQN12
の対、及びPMOSトランジスタQP21 とNMOSトラ
ンジスタQN22 の対を省略した場合である。この場合も
図4と比較して動作点は僅かに不安定になっている。FIG. 5 shows a case where the pair of the NMOS transistor QN13 and the PMOS transistor QP14 and the pair of the NMOS transistor QN23 and the PMOS transistor QP24 in the amplitude limiting circuits 21 and 22 in FIG. 3 are omitted for comparison. Although the relationship of V1 = V2 of the input terminal potential is maintained, it can be seen that the value slightly rises to the positive side near the circuit threshold as compared with FIG. That is, the operating point is slightly unstable. FIG.
OS transistor QP11 and NMOS transistor QN12
And the pair of the PMOS transistor QP21 and the NMOS transistor QN22 are omitted. Also in this case, the operating point is slightly unstable compared to FIG.
【0017】図7は、NMOSトランジスタQN12 ,Q
N13 ,QN22 ,QN23 を省略して、PMOSトランジス
タのみで振幅制限回路21,22を構成した場合であ
る。図8は、PMOSトランジスタQP11 ,QP14 ,Q
P21 ,QP24 を省略して、NMOSトランジスタのみで
振幅制限回路21,22を構成した場合である。これら
の場合、動作点の不安定はより大きくなっている。FIG. 7 shows NMOS transistors QN12 and QN12.
This is a case in which N13, QN22, and QN23 are omitted, and the amplitude limiting circuits 21 and 22 are composed of only PMOS transistors. FIG. 8 shows PMOS transistors QP11, QP14, Q
P21 and QP24 are omitted, and the amplitude limiting circuits 21 and 22 are constituted only by NMOS transistors. In these cases, the operating point instability is greater.
【0018】以上のデータから、2個ずつのPMOSト
ランジスタとNMOSトランジスタを寸法を最適設定し
て組み合わせた振幅制限回路21,22を持つこの実施
例のCMOS差動増幅回路は、極めて動作点の安定した
回路動作が可能になる。そして、図1に示す少なくとも
3段目のスイッチト・キャパシタ積分器16にこの様な
CMOS差動増幅回路を用いることより、ΔΣ変調器は
従来のように動作点のズレが拡大して発振するという事
態が確実に防止される。Based on the above data, the CMOS differential amplifier circuit of this embodiment having the amplitude limiting circuits 21 and 22 in which two PMOS transistors and two NMOS transistors are optimally set in size and combined is extremely stable in operating point. Circuit operation can be performed. By using such a CMOS differential amplifying circuit for the switched capacitor integrator 16 of at least the third stage shown in FIG. 1, the ΔΣ modulator oscillates with the deviation of the operating point expanded as in the prior art. That situation is reliably prevented.
【0019】上述のように、3次のΔΣ変調器では少な
くとも3段目の積分器16に、図3で説明したCMOS
差動増幅回路を用いることが有効なのであるが、初段積
分器12及び2段目積分器14に同様のCMOS差動増
幅回路を用いることも勿論可能である。またこの発明
は、僅かの動作点のズレが発振につながる3次以上の高
次ΔΣ変調器において、3段目以降の積分器に同様のC
MOS差動増幅回路を用いることで、効果が得られる。As described above, in the third-order ΔΣ modulator, at least the third-stage integrator 16 includes the CMOS described in FIG.
Although it is effective to use a differential amplifier circuit, it is of course possible to use similar CMOS differential amplifier circuits for the first-stage integrator 12 and the second-stage integrator 14. Further, the present invention provides a third-order or higher-order ΔΣ modulator in which a slight shift of the operating point leads to oscillation.
The effect can be obtained by using the MOS differential amplifier circuit.
【0020】実施例では、差動出力のCMOS差動増幅
回路を説明したが、この発明はこれに限られるものでは
なく、図10に示すように、シングル・エンド型のCM
OS差動増幅回路にも同様にこの発明を適用することが
できる。In the embodiment, a CMOS differential amplifier circuit having a differential output has been described. However, the present invention is not limited to this, and as shown in FIG.
The present invention can be similarly applied to an OS differential amplifier circuit.
【0021】[0021]
【発明の効果】以上述べたようにこの発明によれば、帰
還回路内にダイオード接続された2個のPMOSトラン
ジスタと同じくダイオード接続された2個のNMOSト
ランジスタとを含む振幅制限回路を設けることにより、
動作点変動を効果的に抑制したCMOS差動増幅回路を
得ることができる。また、そのようなCMOS差動増幅
回路を用いて、3段目以降のスイッチト・キャパシタ積
分器を構成することにより、発振を確実に抑制して安定
動作を確保した高次のΔΣ変調器を得ることができる。As described above, according to the present invention, an amplitude limiting circuit including two diode-connected PMOS transistors and two diode-connected NMOS transistors is provided in a feedback circuit. ,
It is possible to obtain a CMOS differential amplifier circuit in which the operating point fluctuation is effectively suppressed. Further, by using such a CMOS differential amplifier circuit to constitute a switched capacitor integrator in the third and subsequent stages, a high-order ΔΣ modulator that reliably suppresses oscillation and secures stable operation is provided. Obtainable.
【図1】 この発明の一実施例に係るΔΣ変調器の構成
を示す。FIG. 1 shows a configuration of a ΔΣ modulator according to one embodiment of the present invention.
【図2】 図1の3段目積分器16の構成を示す。FIG. 2 shows a configuration of a third-stage integrator 16 of FIG.
【図3】 図2の積分器に用いられたCMOS差動増幅
回路構成を示す。FIG. 3 shows a configuration of a CMOS differential amplifier circuit used in the integrator of FIG. 2;
【図4】 実施例のCMOS差動増幅回路の入出力特性
を示す。FIG. 4 shows input / output characteristics of the CMOS differential amplifier circuit according to the embodiment.
【図5】 比較例のCMOS差動増幅回路の入出力特性
を示す。FIG. 5 shows input / output characteristics of a CMOS differential amplifier circuit of a comparative example.
【図6】 比較例のCMOS差動増幅回路の入出力特性
を示す。FIG. 6 shows input / output characteristics of a CMOS differential amplifier circuit of a comparative example.
【図7】 比較例のCMOS差動増幅回路の入出力特性
を示す。FIG. 7 shows input / output characteristics of a CMOS differential amplifier circuit of a comparative example.
【図8】 比較例のCMOS差動増幅回路の入出力特性
を示す。FIG. 8 shows input / output characteristics of a CMOS differential amplifier circuit of a comparative example.
【図9】 比較例のCMOS差動増幅回路の入出力特性
を示す。FIG. 9 shows input / output characteristics of a CMOS differential amplifier circuit of a comparative example.
【図10】 他の実施例のCMOS差動増幅回路の構成
を示す。FIG. 10 shows a configuration of a CMOS differential amplifier circuit according to another embodiment.
11,13,15…加算器、12,14,16…スイッ
チト・キャパシタ積分器、17…1ビット量子化器、1
8…1サンプル遅延回路、20…CMOS演算増幅器、
21,22…振幅制限回路、QP11 ,QP14 ,QP21,
QP24 …PMOSトランジスタ、QN11 ,QN14 ,QN2
1 ,QN24 …NMOSトランジスタ。11, 13, 15 ... adder, 12, 14, 16 ... switched capacitor integrator, 17 ... 1-bit quantizer, 1
8 ... 1 sample delay circuit, 20 ... CMOS operational amplifier,
21, 22 ... amplitude limiting circuit, QP11, QP14, QP21,
QP24: PMOS transistor, QN11, QN14, QN2
1, QN24 ... NMOS transistor.
フロントページの続き (56)参考文献 特開 平2−53311(JP,A) 特開 平4−32011(JP,A) 特開 平3−22626(JP,A) 特開 平3−96018(JP,A) 実開 昭50−124842(JP,U) IEEE Transactions on Circuits and S ystems−▲II▼,41[1 ](1994−1)p.19−25 (58)調査した分野(Int.Cl.6,DB名) H03F 3/45 H03G 11/02 H03M 3/02 H03H 19/00 Continuation of front page (56) References JP-A-2-53311 (JP, A) JP-A-4-32011 (JP, A) JP-A-3-22626 (JP, A) JP-A-3-96018 (JP) , A) Japanese Utility Model Showa 50-124842 (JP, U) IEEE Transactions on Circuits and Systems-IIII, 41 [1] (1994-1) p. 19-25 (58) Fields investigated (Int.Cl. 6 , DB name) H03F 3/45 H03G 11/02 H03M 3/02 H03H 19/00
Claims (3)
増幅器の入出力端間に接続された帰還回路とから構成さ
れる差動増幅回路において、 前記帰還回路内に、ダイオード接続されて前記入出力端
間に互いに逆極性に接続された2個のPMOSトランジ
スタ及びダイオード接続されて前記入出力端間に互いに
逆極性に接続された2個のNMOSトランジスタからな
る振幅制限回路が設けられ、且つ前記2個のPMOSト
ランジスタ及び前記2個のNMOSトランジスタの寸法
は、これら2個のPMOSトランジスタ及び2個のNM
OSトランジスタのいずれかの対が欠けている場合に比
べてこの差動増幅回路の動作点が安定するように最適設
計されていることを特徴とするCMOS差動増幅回路。1. A CMOS operational amplifier with differential amplifier circuit composed of the connected feedback circuit between the input and output terminal of the CMOS operational <br/> amplification unit, the feedback circuit, is diode-connected An amplitude limiting circuit including two PMOS transistors connected in opposite polarities between the input / output terminals and two NMOS transistors diode-connected and connected in opposite polarities between the input / output terminals is provided; The dimensions of the two PMOS transistors and the two NMOS transistors are the same as those of the two PMOS transistors and the two NMs.
A CMOS differential amplifier circuit, which is optimally designed so that an operating point of the differential amplifier circuit is more stable than a case where any pair of OS transistors is missing.
イッチト・キャパシタ積分器と、この積分器の出力を量
子化して信号出力端子に出力する1ビット量子化器と、
この量子化器の出力を1サンプル遅延させて前記信号入
力端子側に帰還する遅延回路とを有するΔΣ変調器にお
いて、 前記スイッチト・キャパシタ積分器はCMOS演算増幅
器とこのCMOS演算増幅器の入出力端間に接続された
帰還回路からなる差動増幅回路で構成され、且つ前記ス
イッチト・キャパシタ積分器のうち少なくとも3段目以
降の積分器における帰還回路内に、ダイオード接続され
て前記CMOS演算増幅器の入出力端間に互いに逆極性
に接続された2個のPMOSトランジスタ及びダイオー
ド接続されて前記CMOS演算増幅器の入出力端間に互
いに逆極性に接続された2個のNMOSトランジスタか
らなる振幅制限回路が設けられ、且つ前記2個のPMO
Sトランジスタ及び前記2個のNMOSトランジスタの
寸法は、これら2個のPMOSトランジスタ及び2個の
NMOSトランジスタのいずれかの対が欠けている場合
に比べてこの差動増幅回路の動作点が安定するように最
適設計されていることを特徴とするΔΣ変調器。2. A switched capacitor integrator having three or more stages connected to a signal input terminal, a 1-bit quantizer for quantizing an output of the integrator and outputting the quantized output to a signal output terminal,
A delay circuit for delaying the output of the quantizer by one sample and feeding back to the signal input terminal side, wherein the switched capacitor integrator is a CMOS operational amplifier and an input / output terminal of the CMOS operational amplifier. The CMOS operational amplifier of the CMOS operational amplifier is connected to a diode in a feedback circuit of at least a third-stage integrator of the switched-capacitor integrator. An amplitude limiting circuit comprising two PMOS transistors connected in opposite polarities between input and output terminals and two NMOS transistors connected in diode and connected in opposite polarities between input and output terminals of the CMOS operational amplifier is provided. Provided and said two PMOs
The dimensions of the S transistor and the two NMOS transistors are such that the operating point of the differential amplifier circuit is more stable than when either pair of the two PMOS transistors or the two NMOS transistors is missing. A modulator characterized by being optimally designed for:
ち、ゲートとドレインが前記CMOS演算増幅器の入力
端にソースが前記CMOS演算増幅器の出力端に接続さ
れた第1のNMOSトランジスタのゲート幅Wとゲート
長Lの比W/Lを1としたとき、この第1のNMOSト
ランジスタと逆極性にダイオード接続された第2のNM
OSトランジスタのW/Lが5、前記2個のPMOSト
ランジスタのうち、ゲートとドレインが前記CMOS演
算増幅器の入力端にソースが前記CMOS演算増幅器の
出力端に接続された第1のPMOSトランジスタのW/
Lが15、この第1のPMOSトランジスタと逆極性に
ダイオード接続された第2のPMOSトランジスタのW
/Lが3にそれそれ設定されていることを特徴とする請
求項1記載のCMOS差動増幅回路。3. A gate width W and a gate of a first NMOS transistor having a gate and a drain connected to an input terminal of the CMOS operational amplifier and a source connected to an output terminal of the CMOS operational amplifier. Assuming that the ratio W / L of the length L is 1, the second NM is diode-connected to the first NMOS transistor in a reverse polarity.
The W / L of the OS transistor is 5, and of the two PMOS transistors, the gate and the drain of the first PMOS transistor are connected to the input terminal of the CMOS operational amplifier and the source is connected to the output terminal of the CMOS operational amplifier. /
L is 15, the W of the second PMOS transistor diode-connected to the first PMOS transistor in the opposite polarity.
2. The CMOS differential amplifier circuit according to claim 1, wherein / L is set to three.
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1994
- 1994-10-25 JP JP6284140A patent/JP2979982B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
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IEEE Transactions on Circuits and Systems−▲II▼,41[1](1994−1)p.19−25 |
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JPH08125462A (en) | 1996-05-17 |
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