JP2979773B2 - シンセサイザー回路 - Google Patents

シンセサイザー回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシンセサイザー回路に関
し、特に低消費電力を図ったシンセサイザー回路に関す
る。
【０００２】
【従来の技術】従来のシンセサイザー回路は、図２のブ
ロック図に示すように、外部出力を持つ電圧制御発振器
（以下、ＶＣＯと略す）２１と、ＶＣＯ２１からの出力
を任意の分周数で周波数を分周する可変分周器２２と、
基準となる周波数を出力する基準発振器２５と、基準発
振器２５の出力を一定の周波数に分周する固定分周器２
４と、可変分周器２２と固定分周器２４の位相を比較し
て位相誤差を出力する位相比較器２３と、位相比較器２
３からの位相誤差信号を平滑してＶＣＯ２１の制御端子
に制御電圧を出力する低域ろ波器２６とで構成される。
【０００３】このシンセサイザー回路において、ＶＣＯ
２１の制御端子に加わる電圧が高くなると周波数が上が
るＶＣＯの場合には、分周器２２と２４の各出力の位相
を比較して分周器２２からの出力の位相が進んでいる
間、位相比較器２３の出力はＶＣＯ２１の制御端子にグ
ランド電位を出力し、結果として、ＶＣＯ２１の制御端
子の電圧は下がり周波数は上がる。逆の場合、位相比較
器２３の出力は電源電位を与えるため、ＶＣＯ２１の周
波数は下がる。こうして複数回の制御の後、位相が合う
と位相比較器２３の出力はなくなり安定する。
【０００４】
【発明が解決しようとする課題】この従来のシンセサイ
ザー回路では、シンセサイザー回路の電源を入れて周波
数が安定するまでに、前述したような複数回の制御が必
要とされるため、周波数が安定するまで時間がかかると
いう問題がある。このため、従来では電源を断する際に
低域ろ波器２６の出力を保持させ、次に電源を入れると
きにその出力でＶＣＯ２１の出力周波数を制御するよう
にした回路が提案されている。しかしながら、この回路
においても、ある程度の時間、電源が切っておくとＶＣ
Ｏ２１と基準発振器２５の周波数に僅かな相違が生じ、
電源を入れた時に周波数は殆ど同じであるが位相がずれ
る状態が生じ、最悪の場合は 180°の位相ずれを起こす
事もある。この事は判定があくまでも位相比較器２３で
行われるため、最大の出力を行ってしまい、結果として
ＶＣＯ２１の周波数が大きく動き、制御にまた長時間か
かるという問題となる。
【０００５】又、シンセサイザー回路においては電力消
費の点では特に高い周波数を分周する分周器の割合が多
い。このため、低消費電力を目指したシンセサイザー回
路においては、回路の立ち上げを早くすると共に、周波
数がほぼ安定した時には動作を停止したいという要求が
ある。しかしながら従来の位相比較器では、周波数のわ
ずかなずれも検出してしまうため、動作中は分周回路を
停止させる事は困難であった。本発明の目的は、目的の
周波数に制御するまでの時間を短縮し、かつ消費電力の
低減を図ったシンセサイザー回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明のシンセサイザー
回路は、ＶＣＯと、このＶＣＯの出力を分周する第１の
分周器と、基準発振器と、この基準発振器の出力を分周
する第２の分周器と、第１及び第２の分周器の出力の周
波数差を検出し、この周波数差に基づいて前記ＶＣＯの
発振周波数を制御するＣＰＵとで構成される。ここで、
ＣＰＵは、前記第１及び第２の分周器を同時にリセット
し、かつその後同時にリセット解除を行うように構成さ
れ、前記第１及び第２の分周器のリセット解除後の出力
変化の時間比較を行って周波数差を求め、この周波数差
に応じてＶＣＯの発振周波数を制御し、これと同時に第
１及び第２の分周器をリセットしてそれぞれの動作を一
時停止させるように機能する。
【０００７】
【作用】本発明によれば、第１及び第２の分周器を同時
にリセット解除した後の出力の周波数差に基づいてＶＣ
Ｏを制御するため、短い時間で周波数差を検出し、ＶＣ
Ｏの制御が可能となる。又、ＶＣＯの制御と同時に第１
及び第２の分周器を同時にリセットしてそれぞれの動作
を一時停止させるため、消費電力を低減させる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。外部
に出力を持つＶＣＯ１１と、ＶＣＯ１１の出力を受けて
任意の分周数を選定でき、かつリセット端子を持つ可変
分周器（第１の分周器）１２と、基準となる周波数を出
力する基準発振器１５と、基準発振器の出力を分周する
分周器（第２の分周器）１４と、時間計測と分周器１
２，１４へのリセット及びＶＣＯ１１への出力電圧を制
御し、分周器１２，１４の動作を指令するＣＰＵ１３
と、ＣＰＵ１３のデジタル信号をアナログに変換しＶＣ
Ｏ１１の制御端子へ制御電圧を加えるＤ／Ａコンバータ
１６とで構成されている。
【０００９】この構成において、ＣＰＵ１３に対してシ
ンセサイザー回路の動作命令を出すと、ＣＰＵ２１は可
変分周器１２と分周器１４のリセットを解除した上で、
各分周器１２，１４の出力の変化点を同時に検出する。
そして、各分周器１２，１４の出力の変化点が表れた間
の時間を計測し、各分周器１２，１４をリセットして分
周器の動作を停止させる。このとき、計測した時間に基
づいて演算を行えば、この値が各分周器１２，１４の出
力の周波数差となるため、その値に伴って制御電圧をＤ
／Ａコンバータ１６を通してＶＣＯ１１の制御端子に印
加する。
【００１０】ここで、相互の周波数のズレが許容範囲に
入ればシンセサイザー回路の動作、特に分周器の動作を
一定時間停止させる。もちろん、逆の場合は即動作さ
せ、許容範囲に入るまで続ける事となる。したがって、
ＣＰＵ１３は各分周器１２，１４のリセットを解除した
後の出力の変化点を検出することで、各分周器１２，１
４の周波数差を求めることができ、この周波数差に基づ
いてＶＣＯ１１を制御することになる。このため、分周
器１２，１４の動作時間を短縮でき、電力消費を低減す
ることが可能となる。
【００１１】
【発明の効果】以上説明したように本発明は、ＣＰＵが
第１及び第２の分周器を同時にリセット解除した後の出
力の変化点の時間計測を行って周波数差を検出し、この
周波数差に基づいてＶＣＯの発振周波数を制御するた
め、短い時間で周波数差を検出でき、ＶＣＯの制御を短
時間で行うことができる。又、ＶＣＯの制御と同時に第
１及び第２の分周器を同時にリセットしてそれぞれの動
作を一時停止させるため、消費電力の低減を達成するこ
とができる効果がある。
【図面の簡単な説明】
【図１】本発明のシンセサイザー回路の一実施例のブロ
ック図である。
【図２】従来のシンセサイザー回路のブロック図であ
る。
【符号の説明】
１１ ＶＣＯ（電圧制御発振器） １２ 可変分周器（第１の分周器） １３ ＣＰＵ １４ 分周器（第２の分周器） １５ 基準発振器 １６ Ｄ／Ａコンバータ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 電圧制御発振器と、この電圧制御発振器
    の出力を分周する第１の分周器と、基準発振器と、この
    基準発振器の出力を分周する第２の分周器と、前記第１
    及び第２の分周器の出力の周波数差を検出し、この周波
    数差に基づいて前記電圧制御発振器の発振周波数を制御
    するＣＰＵとを備え、前記ＣＰＵは、前記第１及び第２
    の分周器を同時にリセットし、かつその後同時にリセッ
    ト解除することが可能に構成され、前記第１及び第２の
    分周器を同時にリセット解除した後の出力変化の時間比
    較を行って周波数差を求め、この周波数差に応じて前記
    電圧制御発振器の発振周波数を制御し、これと同時に前
    記第１及び第２の分周器を同時にリセットして各分周器
    の動作を一時停止させる構成であることを特徴とするシ
    ンセサイザー回路。
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