JP2975917B2 - 半導体装置の製造方法及び半導体装置の製造装置 - Google Patents
半導体装置の製造方法及び半導体装置の製造装置Info
- Publication number
- JP2975917B2 JP2975917B2 JP10026265A JP2626598A JP2975917B2 JP 2975917 B2 JP2975917 B2 JP 2975917B2 JP 10026265 A JP10026265 A JP 10026265A JP 2626598 A JP2626598 A JP 2626598A JP 2975917 B2 JP2975917 B2 JP 2975917B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- silicon
- semiconductor device
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000007789 gas Substances 0.000 claims description 91
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 54
- 229910052710 silicon Inorganic materials 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 238000012986 modification Methods 0.000 claims description 18
- 230000004048 modification Effects 0.000 claims description 18
- 238000002407 reforming Methods 0.000 claims description 16
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 12
- 229910052801 chlorine Inorganic materials 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 7
- 229910052740 iodine Inorganic materials 0.000 claims description 7
- 229910052794 bromium Inorganic materials 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 229910003691 SiBr Inorganic materials 0.000 claims description 2
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 26
- 230000000694 effects Effects 0.000 description 7
- 239000007788 liquid Substances 0.000 description 7
- 238000002715 modification method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 5
- 229910008051 Si-OH Inorganic materials 0.000 description 4
- 229910020163 SiOCl Inorganic materials 0.000 description 4
- 229910006358 Si—OH Inorganic materials 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- SCPYDCQAZCOKTP-UHFFFAOYSA-N silanol Chemical compound [SiH3]O SCPYDCQAZCOKTP-UHFFFAOYSA-N 0.000 description 4
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 230000002209 hydrophobic effect Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- -1 as shown in FIG. 5A Inorganic materials 0.000 description 2
- 230000005587 bubbling Effects 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- CAAULPUQFIIOTL-UHFFFAOYSA-N methyl dihydrogen phosphate Chemical compound COP(O)(O)=O CAAULPUQFIIOTL-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000006213 oxygenation reaction Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/02—Pretreatment of the material to be coated
- C23C16/0209—Pretreatment of the material to be coated by heating
- C23C16/0218—Pretreatment of the material to be coated by heating in a reactive atmosphere
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/02—Pretreatment of the material to be coated
- C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
- C23C16/0236—Pretreatment of the material to be coated by cleaning or etching by etching with a reactive gas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Formation Of Insulating Films (AREA)
- Chemical Vapour Deposition (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置の製造装置に関し、特にO3/TE
OS(Tetraethylorthosilicate) 系の反応ガス(O3 と
TEOSを含んだ反応ガス)を用いたCVD(Chemical
Vapor Deposition) 法による成膜において、成膜前の下
地表面改質方法を含む半導体装置の製造方法及び半導体
装置の製造装置に関する。
方法及び半導体装置の製造装置に関し、特にO3/TE
OS(Tetraethylorthosilicate) 系の反応ガス(O3 と
TEOSを含んだ反応ガス)を用いたCVD(Chemical
Vapor Deposition) 法による成膜において、成膜前の下
地表面改質方法を含む半導体装置の製造方法及び半導体
装置の製造装置に関する。
【0002】
【従来の技術】最近では、下地層の表面状態によって、
該下地層上に形成される膜の性質が大きく影響を受ける
場合があることが知られている。特に、O3/TEOS系
の成膜用ガスを用いてCVD法により成膜したCVD膜
の膜質が、下地層の表面状態に大きく依存する。例え
ば、成膜速度は著しく低下し、下地層の表面が親水性の
場合は、成膜した膜はポーラスとなる。
該下地層上に形成される膜の性質が大きく影響を受ける
場合があることが知られている。特に、O3/TEOS系
の成膜用ガスを用いてCVD法により成膜したCVD膜
の膜質が、下地層の表面状態に大きく依存する。例え
ば、成膜速度は著しく低下し、下地層の表面が親水性の
場合は、成膜した膜はポーラスとなる。
【0003】そのため、下地層の表面上に成膜した膜の
流動性、平坦性、埋め込み性、ステップカバーリッジ性
が低下する。このような成膜異常が起きる原因は、O3
ガスとTEOSガスの反応において生成する中間体が親
水性を持つポリマーであることに因ると考えられ、下地
層の表面が親水性では、下地層の表面上には膜を形成し
えないことを示している。
流動性、平坦性、埋め込み性、ステップカバーリッジ性
が低下する。このような成膜異常が起きる原因は、O3
ガスとTEOSガスの反応において生成する中間体が親
水性を持つポリマーであることに因ると考えられ、下地
層の表面が親水性では、下地層の表面上には膜を形成し
えないことを示している。
【0004】上述した下地層の表面依存性を消失させる
方法として、(1)NH3 ,H2 等のガスを用いたプラ
ズマ処理による方法、(2)低濃度のO3 を用いて形成
された絶縁膜を下地層にする方法、(3)プラズマCV
D法により形成された絶縁膜を下地層にする方法、
(4)成膜前に下地層の表面をアルコールで処理する方
法などがあった。
方法として、(1)NH3 ,H2 等のガスを用いたプラ
ズマ処理による方法、(2)低濃度のO3 を用いて形成
された絶縁膜を下地層にする方法、(3)プラズマCV
D法により形成された絶縁膜を下地層にする方法、
(4)成膜前に下地層の表面をアルコールで処理する方
法などがあった。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
方法ではそれぞれ以下のような問題がある。即ち、
(1)NH3 ,H2 等のガスを用いたプラズマ処理によ
る方法では、ビアホールやコンタクトホール等の非常に
狭い領域に成膜するとき、埋め込み性及びステップカバ
ーリッジ性の良い膜を成膜することができなかった。
方法ではそれぞれ以下のような問題がある。即ち、
(1)NH3 ,H2 等のガスを用いたプラズマ処理によ
る方法では、ビアホールやコンタクトホール等の非常に
狭い領域に成膜するとき、埋め込み性及びステップカバ
ーリッジ性の良い膜を成膜することができなかった。
【0006】(2)低濃度のO3 を用いて形成された絶
縁膜を下地層にする方法では、該下地層とする絶縁膜を
ビアホールやコンタクトホール等の非常に狭い領域に形
成することは困難であった。(3)プラズマCVD法に
より形成された絶縁膜を下地層にする方法でも、(2)
と同じように、該下地層とする絶縁膜をビアホールやコ
ンタクトホール等の非常に狭い領域に形成することは困
難であった。
縁膜を下地層にする方法では、該下地層とする絶縁膜を
ビアホールやコンタクトホール等の非常に狭い領域に形
成することは困難であった。(3)プラズマCVD法に
より形成された絶縁膜を下地層にする方法でも、(2)
と同じように、該下地層とする絶縁膜をビアホールやコ
ンタクトホール等の非常に狭い領域に形成することは困
難であった。
【0007】(4)成膜前に下地層の表面をアルコール
で処理する方法では、改質の効果の再現性に乏しく、ま
た、下地表面改質処理の効果の持続性がない。本発明で
は、下地層の表面改質による効果を持続でき、下地層の
表面上に形成した膜の流動性、平坦性、埋め込み性、ス
テップカバレージ性を向上し、特に、下地層のビアホー
ルやコンタクトホール等の非常に狭い領域に形成した膜
の埋め込み性、ステップカバレージ性を向上することが
できる成膜前の下地表面改質方法を含む半導体装置の製
造方法及び半導体装置の製造装置を提供することを目的
とする。
で処理する方法では、改質の効果の再現性に乏しく、ま
た、下地表面改質処理の効果の持続性がない。本発明で
は、下地層の表面改質による効果を持続でき、下地層の
表面上に形成した膜の流動性、平坦性、埋め込み性、ス
テップカバレージ性を向上し、特に、下地層のビアホー
ルやコンタクトホール等の非常に狭い領域に形成した膜
の埋め込み性、ステップカバレージ性を向上することが
できる成膜前の下地表面改質方法を含む半導体装置の製
造方法及び半導体装置の製造装置を提供することを目的
とする。
【0008】
【課題を解決するための手段】上記課題を解決するた
め、この発明は半導体装置の製造装置に係り、基板上の
シリコン含有絶縁膜の表面を改質し、さらに、該改質後
のシリコン含有絶縁膜の表面上に成膜を行うチャンバ
と、前記チャンバ内に設置されている、前記基板を保持
する保持台と、AX4 、AHn Cl4-n 又はARn Cl
4-n (ただし、AはSi又はGeのうちいずれかを表
し、XはI,Br,F又はClのうちいずれかを表し、
RはCm H2m+1のうちのいずれかを表す。添字nは1、
2又は3のうちいずれかであり、添字mは1、2、3又
は4のうちいずれかである。)のうちいずれかの下地層
表面改質ガスを前記チャンバ内に供給する改質ガス供給
手段と、成膜用ガスを前記チャンバ内に供給する成膜用
ガス供給手段と、前記下地層表面改質ガスと前記成膜用
ガスのうちのいずれか一方のガスの前記チャンバ内への
供給を切り換える切替手段とを有することを特徴とし、
また、この発明は半導体装置の製造方法に係り、シリコ
ン含有絶縁膜の表面をAX4 、AHn Cl4-n 又はAR
n Cl4-n (ただし、AはSi又はGeのうちいずれか
を表し、XはI,Br,F又はClのうちいずれかを表
し、RはCm H2m+1のうちのいずれかを表す。添字nは
1、2又は3のうちいずれかであり、添字mは1、2、
3又は4のうちいずれかである。)のうちいずれかの改
質ガスに曝して前記シリコン含有絶縁膜の表面を改質す
る工程と、前記シリコン含有絶縁膜の表面上に化学気相
成長法により絶縁膜を形成することを特徴としている。
め、この発明は半導体装置の製造装置に係り、基板上の
シリコン含有絶縁膜の表面を改質し、さらに、該改質後
のシリコン含有絶縁膜の表面上に成膜を行うチャンバ
と、前記チャンバ内に設置されている、前記基板を保持
する保持台と、AX4 、AHn Cl4-n 又はARn Cl
4-n (ただし、AはSi又はGeのうちいずれかを表
し、XはI,Br,F又はClのうちいずれかを表し、
RはCm H2m+1のうちのいずれかを表す。添字nは1、
2又は3のうちいずれかであり、添字mは1、2、3又
は4のうちいずれかである。)のうちいずれかの下地層
表面改質ガスを前記チャンバ内に供給する改質ガス供給
手段と、成膜用ガスを前記チャンバ内に供給する成膜用
ガス供給手段と、前記下地層表面改質ガスと前記成膜用
ガスのうちのいずれか一方のガスの前記チャンバ内への
供給を切り換える切替手段とを有することを特徴とし、
また、この発明は半導体装置の製造方法に係り、シリコ
ン含有絶縁膜の表面をAX4 、AHn Cl4-n 又はAR
n Cl4-n (ただし、AはSi又はGeのうちいずれか
を表し、XはI,Br,F又はClのうちいずれかを表
し、RはCm H2m+1のうちのいずれかを表す。添字nは
1、2又は3のうちいずれかであり、添字mは1、2、
3又は4のうちいずれかである。)のうちいずれかの改
質ガスに曝して前記シリコン含有絶縁膜の表面を改質す
る工程と、前記シリコン含有絶縁膜の表面上に化学気相
成長法により絶縁膜を形成することを特徴としている。
【0009】本発明の半導体装置の製造装置によれば、
AX4 、AHn Cl4-n 又はARnCl4-n (ただし、
AはSi又はGeのうちいずれかを表し、XはI,B
r,F又はClのうちいずれかを表し、RはCm H2m+1
のうちのいずれかを表す。添字nは1、2又は3のうち
いずれかであり、添字mは1、2、3又は4のうちいず
れかである。)のうちいずれかの下地層表面改質ガスを
供給する改質ガス供給手段及び成膜用ガスを供給する成
膜用ガス供給手段がチャンバにそれぞれ接続されてい
る。そのため、上記下地層表面改質ガスによって、チャ
ンバ内のシリコン含有絶縁膜の表面の改質を行い、続い
て、成膜用ガスによって、表面を改質したシリコン含有
絶縁膜の表面に成膜を行うことができる。
AX4 、AHn Cl4-n 又はARnCl4-n (ただし、
AはSi又はGeのうちいずれかを表し、XはI,B
r,F又はClのうちいずれかを表し、RはCm H2m+1
のうちのいずれかを表す。添字nは1、2又は3のうち
いずれかであり、添字mは1、2、3又は4のうちいず
れかである。)のうちいずれかの下地層表面改質ガスを
供給する改質ガス供給手段及び成膜用ガスを供給する成
膜用ガス供給手段がチャンバにそれぞれ接続されてい
る。そのため、上記下地層表面改質ガスによって、チャ
ンバ内のシリコン含有絶縁膜の表面の改質を行い、続い
て、成膜用ガスによって、表面を改質したシリコン含有
絶縁膜の表面に成膜を行うことができる。
【0010】本願発明者の実験によれば、上述したよう
な下地層表面改質ガスにより、下地層としてのシリコン
含有絶縁膜の表面改質を行うと、シリコン含有絶縁膜の
表面改質の効果を従来に比べて長時間持続でき、また、
改質されたシリコン含有絶縁膜の表面上に形成した膜の
流動性、平坦化性、埋め込み性、ステップカバーリッジ
性を向上させることができることが分かった。特に、シ
リコン含有絶縁膜が露出する下地にビヤホールやコンタ
クトホール等の非常に狭い凹部領域がある場合でも、凹
部領域内の改質されたシリコン含有絶縁膜の表面に形成
した膜の埋め込み性、カバーレッジ性を向上させること
ができた。
な下地層表面改質ガスにより、下地層としてのシリコン
含有絶縁膜の表面改質を行うと、シリコン含有絶縁膜の
表面改質の効果を従来に比べて長時間持続でき、また、
改質されたシリコン含有絶縁膜の表面上に形成した膜の
流動性、平坦化性、埋め込み性、ステップカバーリッジ
性を向上させることができることが分かった。特に、シ
リコン含有絶縁膜が露出する下地にビヤホールやコンタ
クトホール等の非常に狭い凹部領域がある場合でも、凹
部領域内の改質されたシリコン含有絶縁膜の表面に形成
した膜の埋め込み性、カバーレッジ性を向上させること
ができた。
【0011】また、下地層を加熱しながら下地層の表面
改質を行うと、その下地層の表面上に形成した膜の流動
性、平坦化性、埋め込み性、ステップカバーリッジ性を
さらに向上させることがきた。特に、表面改質の際に、
加熱温度を100℃以上にすると、更に効果が大きくな
ることを確認できた。
改質を行うと、その下地層の表面上に形成した膜の流動
性、平坦化性、埋め込み性、ステップカバーリッジ性を
さらに向上させることがきた。特に、表面改質の際に、
加熱温度を100℃以上にすると、更に効果が大きくな
ることを確認できた。
【0012】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を用いて説明する。図6は本発明の実施
の形態の下地表面改質方法に係るコールドウオール方式
のCVD成膜装置を示す概略構成図であり、図7は改質
ガス供給ボンベの詳細を示す側面図である。
て、添付の図面を用いて説明する。図6は本発明の実施
の形態の下地表面改質方法に係るコールドウオール方式
のCVD成膜装置を示す概略構成図であり、図7は改質
ガス供給ボンベの詳細を示す側面図である。
【0013】ステンレスからなる反応チャンバ61(チ
ャンバ)内には、シリコンウエハ1を保持するための保
持台62が設けられ、保持台62にはシリコンウエハ1
を加熱するためのヒータ(加熱手段)が内蔵されてい
る。反応チャンバ61には、ガス供給手段63から供給
されたO3/TEOS ガス(成膜用ガス)又は下地層表面改質
ガスを反応チャンバ61内に導く配管68aと、該配管
68aの他端に接続された、保持台62上のシリコンウ
エハ1上にO3/TEOSガス又は下地層表面改質ガスを放出
するガス分散板64とが設置されている。また、反応チ
ャンバ61には、反応チャンバ61内の圧力を調整する
排気装置65が接続されている。
ャンバ)内には、シリコンウエハ1を保持するための保
持台62が設けられ、保持台62にはシリコンウエハ1
を加熱するためのヒータ(加熱手段)が内蔵されてい
る。反応チャンバ61には、ガス供給手段63から供給
されたO3/TEOS ガス(成膜用ガス)又は下地層表面改質
ガスを反応チャンバ61内に導く配管68aと、該配管
68aの他端に接続された、保持台62上のシリコンウ
エハ1上にO3/TEOSガス又は下地層表面改質ガスを放出
するガス分散板64とが設置されている。また、反応チ
ャンバ61には、反応チャンバ61内の圧力を調整する
排気装置65が接続されている。
【0014】ガス供給手段63は、改質ガス供給手段6
6、成膜用ガス供給手段67、配管68b,68c及び
切替バルブ69(切替手段)から構成される。改質ガス
供給手段66は、下地表面改質の際に、反応チャンバ6
1内に改質ガスを供給し、成膜用ガス供給手段67は、
下地層の表面を改質した後に、成膜用ガスのO3/TEOS の
混合ガスを供給する。
6、成膜用ガス供給手段67、配管68b,68c及び
切替バルブ69(切替手段)から構成される。改質ガス
供給手段66は、下地表面改質の際に、反応チャンバ6
1内に改質ガスを供給し、成膜用ガス供給手段67は、
下地層の表面を改質した後に、成膜用ガスのO3/TEOS の
混合ガスを供給する。
【0015】この2つのガス供給装置66,67にはそ
れぞれ配管68bと68cが接続され、さらにこれらの
配管68b,68cは反応チャンバ61内に至る配管6
8aと接続されている。これら3つの配管68b,68
c,68aの接続部には切替バルブ69が設置されてお
り、配管68bから配管68aへと改質ガスを導く流路
を導通させ、或いは配管68cから配管68aへと成膜
用ガスを導く流路を導通させるように流路の切り替えを
行う。切替バルブ69による流路の切り替えにより、改
質ガス又は成膜用ガスが選択的に配管68aを通して反
応チャンバ61内に導かれる。
れぞれ配管68bと68cが接続され、さらにこれらの
配管68b,68cは反応チャンバ61内に至る配管6
8aと接続されている。これら3つの配管68b,68
c,68aの接続部には切替バルブ69が設置されてお
り、配管68bから配管68aへと改質ガスを導く流路
を導通させ、或いは配管68cから配管68aへと成膜
用ガスを導く流路を導通させるように流路の切り替えを
行う。切替バルブ69による流路の切り替えにより、改
質ガス又は成膜用ガスが選択的に配管68aを通して反
応チャンバ61内に導かれる。
【0016】改質ガス供給手段66の詳細な構成は以下
のとおりである。即ち、図7に示すように、液体SiC
l4 、SiBr4 、 SiF4 等の液体ソースが収納された蒸発
容器72と、蒸発容器72中の液体ソースの温度調節を
行う、蒸発容器72の周囲に設けられた温調器71とを
有する。また、キャリアガスとしてのN2、H2又はArガス
を蒸発容器72内の液体ソース中に導く配管68dと、
キャリアガスを液体ソース中でバブリングさせることに
より生成されたソースガス(改質ガス)を蒸発容器72
の外に導く配管68bとを有する。配管68dにはN2、
H2又はArガスの流量を計る流量計73と流量調節を行う
バルブ74とが設けられており、配管68bには改質ガ
スの流量調節を行うバルブ75が設けられている。蒸発
容器72内で生成された改質ガスは配管68bを通して
反応チャンバ61内に導かれる。
のとおりである。即ち、図7に示すように、液体SiC
l4 、SiBr4 、 SiF4 等の液体ソースが収納された蒸発
容器72と、蒸発容器72中の液体ソースの温度調節を
行う、蒸発容器72の周囲に設けられた温調器71とを
有する。また、キャリアガスとしてのN2、H2又はArガス
を蒸発容器72内の液体ソース中に導く配管68dと、
キャリアガスを液体ソース中でバブリングさせることに
より生成されたソースガス(改質ガス)を蒸発容器72
の外に導く配管68bとを有する。配管68dにはN2、
H2又はArガスの流量を計る流量計73と流量調節を行う
バルブ74とが設けられており、配管68bには改質ガ
スの流量調節を行うバルブ75が設けられている。蒸発
容器72内で生成された改質ガスは配管68bを通して
反応チャンバ61内に導かれる。
【0017】次に、本発明の実施の形態の下地表面改質
方法について説明する。図1は本発明の実施の形態の下
地表面改質方法を示す断面図であり、図2は下地層とし
ての熱SiO2膜(以下、下地熱SiO2膜ともいう。)を形成
した直後の下地熱SiO2膜表面の状態を示す図であり、図
3は改質前の下地熱SiO2膜表面の状態を示す図であり、
図4及び図5は下地熱SiO2膜表面での下地熱SiO2膜と改
質ガスSiCl4 との反応を示す図である。
方法について説明する。図1は本発明の実施の形態の下
地表面改質方法を示す断面図であり、図2は下地層とし
ての熱SiO2膜(以下、下地熱SiO2膜ともいう。)を形成
した直後の下地熱SiO2膜表面の状態を示す図であり、図
3は改質前の下地熱SiO2膜表面の状態を示す図であり、
図4及び図5は下地熱SiO2膜表面での下地熱SiO2膜と改
質ガスSiCl4 との反応を示す図である。
【0018】まず、シリコンウエハ1を酸化炉内に入
れ、酸素雰囲気中で約1100℃に加熱する。これによ
り、図1(a)に示すように、シリコンウエハ1表面が
酸化し、熱SiO2膜1aが形成される。この熱SiO2膜1a
が成膜のための下地層となる。形成された直後の下地熱
SiO2膜1aの表面のSiは、図2に示すように、未結合手
(ダングリングボンド)が存在している。
れ、酸素雰囲気中で約1100℃に加熱する。これによ
り、図1(a)に示すように、シリコンウエハ1表面が
酸化し、熱SiO2膜1aが形成される。この熱SiO2膜1a
が成膜のための下地層となる。形成された直後の下地熱
SiO2膜1aの表面のSiは、図2に示すように、未結合手
(ダングリングボンド)が存在している。
【0019】この工程は、プラズマCVD法、低圧CV
D法などを用いてもよい。このとき、下地熱SiO2膜1a
の表面は、図3(a)に示すように、空気(湿気を含
む)と接触して水和し、SiとOHが結合してSi-OH 結合が
できているか、或いは図3(b)に示すように、SiとH2
O とが結合してSi-H2O結合ができている状態となってい
ると考えられる。いずれにしても、下地熱SiO2膜1aの
表面は親水性となっている。
D法などを用いてもよい。このとき、下地熱SiO2膜1a
の表面は、図3(a)に示すように、空気(湿気を含
む)と接触して水和し、SiとOHが結合してSi-OH 結合が
できているか、或いは図3(b)に示すように、SiとH2
O とが結合してSi-H2O結合ができている状態となってい
ると考えられる。いずれにしても、下地熱SiO2膜1aの
表面は親水性となっている。
【0020】次に、図1(b)に示すように、反応チャ
ンバ61内の保持台62上にシリコンウエハ1を載せ、
保持台62に内蔵したヒータにより100℃以上に加熱
する。そして、改質ガス供給手段66からSiCl4 を含む
下地層表面改質ガスを反応チャンバ61に供給する。下
地層表面改質ガスはシリコンウエハ1上に形成された下
地熱SiO2膜1aの表面に放出される。
ンバ61内の保持台62上にシリコンウエハ1を載せ、
保持台62に内蔵したヒータにより100℃以上に加熱
する。そして、改質ガス供給手段66からSiCl4 を含む
下地層表面改質ガスを反応チャンバ61に供給する。下
地層表面改質ガスはシリコンウエハ1上に形成された下
地熱SiO2膜1aの表面に放出される。
【0021】このとき、下地熱SiO2膜1aの表面では、
以下のように下地熱SiO2膜1aと下地層表面改質ガスと
の間で2種類の反応が起こっていると推定できる。図1
(b)中の×印はこの反応がおこっている様子を示して
いる。その反応の様子を、Si-OH 結合で終端している下
地熱SiO2膜1aの表面と、Si-H2O結合で終端している下
地熱SiO2膜1aの表面とに別けて説明する。
以下のように下地熱SiO2膜1aと下地層表面改質ガスと
の間で2種類の反応が起こっていると推定できる。図1
(b)中の×印はこの反応がおこっている様子を示して
いる。その反応の様子を、Si-OH 結合で終端している下
地熱SiO2膜1aの表面と、Si-H2O結合で終端している下
地熱SiO2膜1aの表面とに別けて説明する。
【0022】まず、Si-OH 結合で終端している場合の反
応の様子を示す。加熱された下地熱SiO2膜1aの表面で
は、図4(a)に示すように、SiCl4 に曝されることに
より、Si-OH 結合している-OH 中の-HとSiCl4 中の−Cl
が結合してHCl を生成する。これにより、SiCl4 から-C
l が除かれてSiCl3 が生成するとともに、下地熱SiO2膜
1aの表面のSiの結合手にはO が残る。なお、生成した
HClは下地熱SiO2膜1aの表面の温度が100℃以上で
あるため、下地熱SiO2膜1aの表面の反応領域の外に放
出される。
応の様子を示す。加熱された下地熱SiO2膜1aの表面で
は、図4(a)に示すように、SiCl4 に曝されることに
より、Si-OH 結合している-OH 中の-HとSiCl4 中の−Cl
が結合してHCl を生成する。これにより、SiCl4 から-C
l が除かれてSiCl3 が生成するとともに、下地熱SiO2膜
1aの表面のSiの結合手にはO が残る。なお、生成した
HClは下地熱SiO2膜1aの表面の温度が100℃以上で
あるため、下地熱SiO2膜1aの表面の反応領域の外に放
出される。
【0023】SiCl4+OH → SiCl3+ HCl↑+ OO+下地
熱SiO2膜1a表面のSi → SiO次に、図4(b)に示す
ように、生成した SiCl3と、下地熱SiO2膜1a表面のSi
−O とが反応して、ClとO が置き換わり、図4(c)に
示すように、SiOCl2とSi-Cl を生成する。
熱SiO2膜1a表面のSi → SiO次に、図4(b)に示す
ように、生成した SiCl3と、下地熱SiO2膜1a表面のSi
−O とが反応して、ClとO が置き換わり、図4(c)に
示すように、SiOCl2とSi-Cl を生成する。
【0024】SiCl3+ O → SiOCl2↑+Cl↓これによ
り、下地熱SiO2膜1a表面は塩素化するため、疎水性を
示す。なお、O がClと置き替わらずにそのまま残って
も、図4(c)に示すように、表面は酸素化しているた
め、疎水性を示す。また、下地熱SiO2膜1a表面のSiが
H2O と結合している状態では、図5(a)に示すよう
に、SiCl4 と H2Oが反応し、図4で説明したと同様な反
応過程を経てSiOCl2と HClとClが生成する。
り、下地熱SiO2膜1a表面は塩素化するため、疎水性を
示す。なお、O がClと置き替わらずにそのまま残って
も、図4(c)に示すように、表面は酸素化しているた
め、疎水性を示す。また、下地熱SiO2膜1a表面のSiが
H2O と結合している状態では、図5(a)に示すよう
に、SiCl4 と H2Oが反応し、図4で説明したと同様な反
応過程を経てSiOCl2と HClとClが生成する。
【0025】SiCl4+H2O → SiOCl2 ↑+ 2HCl ↑+Cl
↓その結果、図5(b)に示すように、下地熱SiO2膜1
a表面のSiとClが結合して、下地熱SiO2膜1aの表面は
塩素化されるため、疎水性を示すようになると考えられ
る。上記下地層の表面改質処理ではハロゲン元素を含有
する改質ガスを用いているので、上記改質処理後に、下
地熱SiO2膜1aの表面に洗浄等の処理をせずに、次の成
膜工程に移行できる。従って、上記改質処理に引き続
き、改質ガスを止めて成膜用ガス供給手段67から成膜
ガスとして O3/TEOSの混合ガスを反応チャンバ61内に
送り出す。
↓その結果、図5(b)に示すように、下地熱SiO2膜1
a表面のSiとClが結合して、下地熱SiO2膜1aの表面は
塩素化されるため、疎水性を示すようになると考えられ
る。上記下地層の表面改質処理ではハロゲン元素を含有
する改質ガスを用いているので、上記改質処理後に、下
地熱SiO2膜1aの表面に洗浄等の処理をせずに、次の成
膜工程に移行できる。従って、上記改質処理に引き続
き、改質ガスを止めて成膜用ガス供給手段67から成膜
ガスとして O3/TEOSの混合ガスを反応チャンバ61内に
送り出す。
【0026】そして、シリコンウエハ1を400℃程度
に加熱し、O3とTEOSを熱的に反応させる。所定の時間、
その状態を保持すると、図1(c)に示すように、下地
熱SiO2膜1a上にO3/TEOS SiO2膜2が形成される。この
O3/TEOS SiO2膜2は、O3ガスとTEOSガスを反応させて形
成されたSiO2膜を示す。本実施の形態では、下地熱SiO2
膜1aの表面を疎水性に改質したのちに、O3/TEOS ガス
を用いた成膜を行っているので、形成されたO3/TEOS Si
O2膜2の流動性、平坦性、埋め込み性、カバーレッジ性
を向上することができる。
に加熱し、O3とTEOSを熱的に反応させる。所定の時間、
その状態を保持すると、図1(c)に示すように、下地
熱SiO2膜1a上にO3/TEOS SiO2膜2が形成される。この
O3/TEOS SiO2膜2は、O3ガスとTEOSガスを反応させて形
成されたSiO2膜を示す。本実施の形態では、下地熱SiO2
膜1aの表面を疎水性に改質したのちに、O3/TEOS ガス
を用いた成膜を行っているので、形成されたO3/TEOS Si
O2膜2の流動性、平坦性、埋め込み性、カバーレッジ性
を向上することができる。
【0027】特に、ハロゲン元素を含む改質ガスを用い
ているので、改質効果を維持することが可能となる。即
ち、下地表面改質を行った後に、下地熱SiO2膜1a表面
を空気中に24時間曝した後にO3/TEOS SiO2膜2を形成
しても、形成されたO3/TEOSSiO2膜2の流動性、平坦化
性、埋め込み性、ステップカバーリッジ性を維持でき
た。
ているので、改質効果を維持することが可能となる。即
ち、下地表面改質を行った後に、下地熱SiO2膜1a表面
を空気中に24時間曝した後にO3/TEOS SiO2膜2を形成
しても、形成されたO3/TEOSSiO2膜2の流動性、平坦化
性、埋め込み性、ステップカバーリッジ性を維持でき
た。
【0028】また、下地熱SiO2膜1aの表面を100℃
以上に加熱しているため、疎水性を向上させることがで
きる。この場合、改質過程でシラノール(ここでは、Si
(OH) 4 をいう。)が生成し、100℃以上の温度でその
シラノールが分解してしまうためであると考えられる。
なお、シラノールが生成する場合、100℃以下とする
と、シラノールが分解するのに長時間を要し、下地熱Si
O2膜1aの表面に留まる時間が長くなるため、親水性か
ら疎水性に変換されにくくなる。
以上に加熱しているため、疎水性を向上させることがで
きる。この場合、改質過程でシラノール(ここでは、Si
(OH) 4 をいう。)が生成し、100℃以上の温度でその
シラノールが分解してしまうためであると考えられる。
なお、シラノールが生成する場合、100℃以下とする
と、シラノールが分解するのに長時間を要し、下地熱Si
O2膜1aの表面に留まる時間が長くなるため、親水性か
ら疎水性に変換されにくくなる。
【0029】(実施例)以下、実際に実施した例につい
て図9を参照しながら説明する。この例では、幅の狭い
溝が存在しているような下地層に本発明を適用してい
る。なお、比較のため、本発明の改質処理を行わない下
地層に成膜した比較例を図10に示す。図9は下地表面
を改質処理した後に、O3/TEOS SiO2膜を形成したときの
断面図であり、図10は下地表面を改質処理せずに、O3
/TEOS SiO2膜を形成したときの断面図である。
て図9を参照しながら説明する。この例では、幅の狭い
溝が存在しているような下地層に本発明を適用してい
る。なお、比較のため、本発明の改質処理を行わない下
地層に成膜した比較例を図10に示す。図9は下地表面
を改質処理した後に、O3/TEOS SiO2膜を形成したときの
断面図であり、図10は下地表面を改質処理せずに、O3
/TEOS SiO2膜を形成したときの断面図である。
【0030】図9に示すように、シリコンウエハ1に、
幅が約0.1μmで、深さが約0.6μmの溝3を形成
し、この溝3を有するシリコンウエハ1表面に下地熱Si
O2膜1aを形成して下地層とした。そして、その下地層
表面にO3/TEOS SiO2膜2を形成して、形成したO3/TEOS
SiO2膜2の埋め込み性、ステップカバーリッジ性を向上
できているかどうかについて調べた。
幅が約0.1μmで、深さが約0.6μmの溝3を形成
し、この溝3を有するシリコンウエハ1表面に下地熱Si
O2膜1aを形成して下地層とした。そして、その下地層
表面にO3/TEOS SiO2膜2を形成して、形成したO3/TEOS
SiO2膜2の埋め込み性、ステップカバーリッジ性を向上
できているかどうかについて調べた。
【0031】下地熱SiO2膜1aの形成のためのシリコン
ウエハ1の加熱温度を約1100℃とした。下地表面改
質のための条件としては、液体ソースとして20℃の液
体SiCl4 を用い、この液体SiCl4 中に、N2ガスを1分間
に5l(リットル)注入し、約2分間バブリングを行っ
た。また、シリコンウエハ1の加熱温度を250℃とし
た。
ウエハ1の加熱温度を約1100℃とした。下地表面改
質のための条件としては、液体ソースとして20℃の液
体SiCl4 を用い、この液体SiCl4 中に、N2ガスを1分間
に5l(リットル)注入し、約2分間バブリングを行っ
た。また、シリコンウエハ1の加熱温度を250℃とし
た。
【0032】また、O3/TEOS SiO2膜2の成膜条件のう
ち、O3/TEOS の混合ガスからなる成膜用ガス中のオゾン
濃度を、O2中のO3濃度5%の所謂高濃度とし、シリコン
ウエハ1の加熱温度を400℃とした。図9より、本実
施例の下地表面改質方法を用いた処理を行った後に、O3
/TEOSSiO2膜2を形成したときでは、ボイドのない、表
面が平坦化されたO3/TEOS SiO2膜2が形成されているこ
とがわかる。
ち、O3/TEOS の混合ガスからなる成膜用ガス中のオゾン
濃度を、O2中のO3濃度5%の所謂高濃度とし、シリコン
ウエハ1の加熱温度を400℃とした。図9より、本実
施例の下地表面改質方法を用いた処理を行った後に、O3
/TEOSSiO2膜2を形成したときでは、ボイドのない、表
面が平坦化されたO3/TEOS SiO2膜2が形成されているこ
とがわかる。
【0033】それに対して、下地表面改質処理せずに、
O3/TEOS SiO2膜2を形成したときでは、図10のよう
に、ボイドが生じたり、膜2の表面が波うち、平坦な膜
とすることができないことがわかる。以上のように、ハ
ロゲン元素を含有した下地層表面改質ガスにより、溝3
等の非常に狭い凹部領域を有する下地層1aの表面改質
を行うと、溝3内に形成した膜2の埋め込み性、カバー
レッジ性を向上させることができる。
O3/TEOS SiO2膜2を形成したときでは、図10のよう
に、ボイドが生じたり、膜2の表面が波うち、平坦な膜
とすることができないことがわかる。以上のように、ハ
ロゲン元素を含有した下地層表面改質ガスにより、溝3
等の非常に狭い凹部領域を有する下地層1aの表面改質
を行うと、溝3内に形成した膜2の埋め込み性、カバー
レッジ性を向上させることができる。
【0034】なお、本実施の形態では、下地表面改質を
するために用いるチャンバとO3/TEOS SiO2膜2を成膜す
るためのチャンバとを分けずに、同一のチャンバ61を
用いたが、それぞれ別々のチャンバを用いてもよい。ま
た、反応チャンバ61は、枚葉式のチャンバでも、炉タ
イプのバッチ型装置でもよい。
するために用いるチャンバとO3/TEOS SiO2膜2を成膜す
るためのチャンバとを分けずに、同一のチャンバ61を
用いたが、それぞれ別々のチャンバを用いてもよい。ま
た、反応チャンバ61は、枚葉式のチャンバでも、炉タ
イプのバッチ型装置でもよい。
【0035】さらに、本実施の形態では、コールドウオ
ール方式の反応装置を用いたが、図8に示すようなホッ
トウオール方式で、図8(a)に示す横型炉あるいは図
8(b)に示す縦型炉の反応装置を用いてもよい。この
場合、ホットウオール方式の加熱手段としては、チャン
バの近くに設けられたヒータ又は赤外線加熱装置を用い
ることができる。
ール方式の反応装置を用いたが、図8に示すようなホッ
トウオール方式で、図8(a)に示す横型炉あるいは図
8(b)に示す縦型炉の反応装置を用いてもよい。この
場合、ホットウオール方式の加熱手段としては、チャン
バの近くに設けられたヒータ又は赤外線加熱装置を用い
ることができる。
【0036】また、下地層表面改質ガスとして、一般式
AX4 で表されるガスのうちSiCl4を用いているが、一
般式AX4 で表される他のガス、例えばSiI4 ,Si
Br4 又はSiF4 を用いることができる。さらに、一
般式AHn Cl4-n (添字nは1、2又は3のうちのい
ずれか)で表されるガス、例えばSiHCl3 ,SiH
2 Cl2 又はSiH3 Clを用いることができる。ま
た、一般式A( Cm H2m+1) n Cl4-n (添字mは1、
2、3又は4のうちのいずれか)で表されるガス、例え
ばSi( Cm H2m+1) Cl3 、Si( Cm H2m+1) 2 C
l2 、Si( CmH2m+1) 3 Clを用いることができ
る。
AX4 で表されるガスのうちSiCl4を用いているが、一
般式AX4 で表される他のガス、例えばSiI4 ,Si
Br4 又はSiF4 を用いることができる。さらに、一
般式AHn Cl4-n (添字nは1、2又は3のうちのい
ずれか)で表されるガス、例えばSiHCl3 ,SiH
2 Cl2 又はSiH3 Clを用いることができる。ま
た、一般式A( Cm H2m+1) n Cl4-n (添字mは1、
2、3又は4のうちのいずれか)で表されるガス、例え
ばSi( Cm H2m+1) Cl3 、Si( Cm H2m+1) 2 C
l2 、Si( CmH2m+1) 3 Clを用いることができ
る。
【0037】なお、上記一般式において、AはSi,G
e又はSnのうちのいずれかを表し、XはI,Br,F
又はClのうちのいずれかを表す。また、シリコン含有
絶縁膜上に形成する絶縁膜として、SiO2 膜を用いて
いるが、PSG(Phosphosilicate glass) 膜,BSG(B
orosilicate glass)膜又はBPSG(Borophosphosilica
te glass) 膜のうちいずれかを用いてもよい。PSG膜
を成膜する場合の成膜用ガスとして、O3 とTEOSと
TMP(Trimetylphosphite:P(OCH3)3)又はTMOP(Tri
methylphosphate:PO(OCH3)3)との混合ガスを用い、BS
G膜を成膜する場合の成膜用ガスとして、O3 とTEO
SとTMB(Trimetylborate:B(OCH3)3) の混合ガスを用
い、BPSG膜を成膜する場合の成膜用ガスとして、O
3 とTEOSとTMBとTMP又はTMOPとの混合ガ
スを用いることができる。
e又はSnのうちのいずれかを表し、XはI,Br,F
又はClのうちのいずれかを表す。また、シリコン含有
絶縁膜上に形成する絶縁膜として、SiO2 膜を用いて
いるが、PSG(Phosphosilicate glass) 膜,BSG(B
orosilicate glass)膜又はBPSG(Borophosphosilica
te glass) 膜のうちいずれかを用いてもよい。PSG膜
を成膜する場合の成膜用ガスとして、O3 とTEOSと
TMP(Trimetylphosphite:P(OCH3)3)又はTMOP(Tri
methylphosphate:PO(OCH3)3)との混合ガスを用い、BS
G膜を成膜する場合の成膜用ガスとして、O3 とTEO
SとTMB(Trimetylborate:B(OCH3)3) の混合ガスを用
い、BPSG膜を成膜する場合の成膜用ガスとして、O
3 とTEOSとTMBとTMP又はTMOPとの混合ガ
スを用いることができる。
【0038】
【発明の効果】以上のように、本発明によれば、A
X4 、AHn Cl4-n 又はARn Cl4-n(ただし、A
はSi又はGeのうちいずれかを表し、XはI,Br,
F又はClのうちいずれかを表し、RはCm H2m+1のう
ちのいずれかを表す。添字nは1、2又は3のうちいず
れかであり、添字mは1、2、3又は4のうちいずれか
である。)のうちいずれかの下地層表面改質ガスをシリ
コン含有絶縁膜の表面に曝して、シリコン含有絶縁膜の
表面を改質した後に、成膜用ガスによって、表面を改質
したシリコン含有絶縁膜の表面に成膜している。上記し
た下地層表面改質ガスを用いているので、シリコン含有
絶縁膜表面の改質効果を持続することができる。また、
溝等の幅が狭い凹部領域を有する下地層表面に埋め込み
性、カバーレッジ性の優れた膜を成膜できるので、デバ
イスの微細化、高密度化を実現することができる。
X4 、AHn Cl4-n 又はARn Cl4-n(ただし、A
はSi又はGeのうちいずれかを表し、XはI,Br,
F又はClのうちいずれかを表し、RはCm H2m+1のう
ちのいずれかを表す。添字nは1、2又は3のうちいず
れかであり、添字mは1、2、3又は4のうちいずれか
である。)のうちいずれかの下地層表面改質ガスをシリ
コン含有絶縁膜の表面に曝して、シリコン含有絶縁膜の
表面を改質した後に、成膜用ガスによって、表面を改質
したシリコン含有絶縁膜の表面に成膜している。上記し
た下地層表面改質ガスを用いているので、シリコン含有
絶縁膜表面の改質効果を持続することができる。また、
溝等の幅が狭い凹部領域を有する下地層表面に埋め込み
性、カバーレッジ性の優れた膜を成膜できるので、デバ
イスの微細化、高密度化を実現することができる。
【図1】本発明の実施の形態の下地表面改質方法を示す
断面図である。
断面図である。
【図2】本発明の実施の形態の下地表面改質方法に係
る、下地熱SiO2膜を形成した直後の下地熱SiO2膜表面の
状態を示す図である。
る、下地熱SiO2膜を形成した直後の下地熱SiO2膜表面の
状態を示す図である。
【図3】本発明の実施の形態の下地表面改質方法に係
る、改質前の下地熱SiO2膜表面の状態を示す図である。
る、改質前の下地熱SiO2膜表面の状態を示す図である。
【図4】本発明の実施の形態の下地表面改質方法に係る
下地熱SiO2膜表面と反応ガスSiCl4 との反応を示す図
(その1)である。
下地熱SiO2膜表面と反応ガスSiCl4 との反応を示す図
(その1)である。
【図5】本発明の実施の形態の下地表面改質方法に係る
下地熱SiO2膜表面と反応ガスSiCl4 との反応を示す図
(その2)である。
下地熱SiO2膜表面と反応ガスSiCl4 との反応を示す図
(その2)である。
【図6】本発明の実施の形態の下地表面改質方法に係る
コールドウオール方式のCVD成膜装置を示す概略構成
図である。
コールドウオール方式のCVD成膜装置を示す概略構成
図である。
【図7】本発明の実施の形態に係る半導体装置の製造装
置に備えられた改質ガス供給手段の詳細を示す側面図で
ある。
置に備えられた改質ガス供給手段の詳細を示す側面図で
ある。
【図8】本発明の実施の形態の半導体装置の製造装置に
係るホットウオール方式の反応装置を示す側面図であ
る。
係るホットウオール方式の反応装置を示す側面図であ
る。
【図9】本発明の実施例に係る改質処理の後に、O3/TEO
S SiO2膜を形成したときの断面図である。
S SiO2膜を形成したときの断面図である。
【図10】比較例に係る、下地表面を改質処理せずに、
O3/TEOS SiO2膜を形成したときの断面図である。
O3/TEOS SiO2膜を形成したときの断面図である。
1 シリコンウエハ、1a 下地熱SiO2膜(下地層)、
2 O3/TEOS SiO2膜(絶縁膜)、3 溝、61 反応チ
ャンバ(チャンバ)、62 保持台、63 ガス供給手
段、64 ガス分散板、65 排気装置、66 改質ガ
ス供給手段、67 成膜用ガス供給手段、68a,68
b,68c,68d 配管、69 切替バルブ(切替手
段)、74,75 バルブ、71 温調器72 蒸発容
器。
2 O3/TEOS SiO2膜(絶縁膜)、3 溝、61 反応チ
ャンバ(チャンバ)、62 保持台、63 ガス供給手
段、64 ガス分散板、65 排気装置、66 改質ガ
ス供給手段、67 成膜用ガス供給手段、68a,68
b,68c,68d 配管、69 切替バルブ(切替手
段)、74,75 バルブ、71 温調器72 蒸発容
器。
Claims (12)
- 【請求項1】 基板上のシリコン含有絶縁膜の表面を改
質し、さらに、該改質後のシリコン含有絶縁膜の表面上
に成膜を行うチャンバと、 前記チャンバ内に設置されている、前記基板を保持する
保持台と、 AX4 、AHn Cl4-n 又はARn Cl4-n (ただし、
AはSi又はGeのうちいずれかを表し、XはI,B
r,F又はClのうちいずれかを表し、RはCmH2m+1
のうちのいずれかを表す。添字nは1、2又は3のうち
いずれかであり、添字mは1、2、3又は4のうちいず
れかである。)のうちいずれかの下地層表面改質ガスを
前記チャンバ内に供給する改質ガス供給手段と、 成膜用ガスを前記チャンバ内に供給する成膜用ガス供給
手段と、 前記下地層表面改質ガスと前記成膜用ガスのうちのいず
れか一方のガスの前記チャンバ内への供給を切り換える
切替手段とを有することを特徴とする半導体装置の製造
装置。 - 【請求項2】 前記シリコン含有絶縁膜を加熱する加熱
手段を有することを特徴とする請求項1に記載の半導体
装置の製造装置。 - 【請求項3】 前記加熱手段は、前記保持台に内蔵され
たヒータ又は前記チャンバの近くに設けられたヒータあ
るいは赤外線加熱装置であることを特徴とする請求項2
に記載の半導体装置の製造装置。 - 【請求項4】 シリコン含有絶縁膜の表面をAX4 、A
Hn Cl4-n 又はARn Cl4-n (ただし、AはSi又
はGeのうちいずれかを表し、XはI,Br,F又はC
lのうちいずれかを表し、RはCm H2m+1のうちのいず
れかを表す。添字nは1、2又は3のうちいずれかであ
り、添字mは1、2、3又は4のうちいずれかであ
る。)のうちいずれかの改質ガスに曝して前記シリコン
含有絶縁膜の表面を改質する工程と、 前記シリコン含有絶縁膜の表面上に化学気相成長法によ
り絶縁膜を形成することを特徴とする半導体装置の製造
方法。 - 【請求項5】 前記シリコン含有絶縁膜を含む下地に凹
部領域を有することを特徴とする請求項4に記載の半導
体装置の製造方法。 - 【請求項6】 前記シリコン含有絶縁膜の表面を前記下
地層表面改質ガスに曝している間、前記シリコン含有絶
縁膜を加熱することを特徴とする請求項4又は請求項5
に記載の半導体装置の製造方法。 - 【請求項7】 前記シリコン含有絶縁膜を加熱する際の
前記シリコン含有絶縁膜の温度は100℃以上であるこ
とを特徴とする請求項6に記載の半導体装置の製造方
法。 - 【請求項8】 前記AX4 は、SiCl4 ,SiI4 ,
SiBr4 又はSiF4 であることを特徴とする請求項
4乃至7のいずれかに記載の半導体装置の製造方法。 - 【請求項9】 前記AHn Cl4-n は、SiHCl3 ,
SiH2 Cl2 又はSiH3 Clであることを特徴とす
る請求項4乃至7のいずれかに記載の半導体装置の製造
方法。 - 【請求項10】 前記ARn Cl4-n は、Si( CH3)
n Cl4-n ,Si(C2 H5)n Cl4-n (添字nは1、
2又は3のうちいずれかである。)であることを特徴と
する請求項4乃至7のいずれかに記載の半導体装置の製
造方法。 - 【請求項11】 前記絶縁膜は、SiO2 膜,PSG
膜,BSG膜又はBPSG膜のうちいずれかであること
を特徴とする請求項4乃至10に記載の半導体装置の製
造方法。 - 【請求項12】 前記絶縁膜を形成する成膜用ガスは、
少なくともTEOSとO3 を含む混合ガスであることを
特徴とする請求項11に記載の半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10026265A JP2975917B2 (ja) | 1998-02-06 | 1998-02-06 | 半導体装置の製造方法及び半導体装置の製造装置 |
TW087107422A TW401605B (en) | 1998-02-06 | 1998-05-13 | The method of reforming substrate surface and manufacturing the semiconductor device |
US09/076,744 US6514884B2 (en) | 1998-02-06 | 1998-05-13 | Method for reforming base surface, method for manufacturing semiconductor device and equipment for manufacturing the same |
EP98109081A EP0947604B1 (en) | 1998-02-06 | 1998-05-19 | Method for reforming a substrate surface |
DE69802661T DE69802661T2 (de) | 1998-02-06 | 1998-05-19 | Methode zum Umformen einer Substratoberfläche |
KR1019980018749A KR100276558B1 (ko) | 1998-02-06 | 1998-05-25 | 바탕표면 개질방법, 반도체장치의 제조방법 및 반도체장치의 제조장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10026265A JP2975917B2 (ja) | 1998-02-06 | 1998-02-06 | 半導体装置の製造方法及び半導体装置の製造装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11233496A JPH11233496A (ja) | 1999-08-27 |
JP2975917B2 true JP2975917B2 (ja) | 1999-11-10 |
Family
ID=12188447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10026265A Expired - Lifetime JP2975917B2 (ja) | 1998-02-06 | 1998-02-06 | 半導体装置の製造方法及び半導体装置の製造装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6514884B2 (ja) |
EP (1) | EP0947604B1 (ja) |
JP (1) | JP2975917B2 (ja) |
KR (1) | KR100276558B1 (ja) |
DE (1) | DE69802661T2 (ja) |
TW (1) | TW401605B (ja) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3549193B2 (ja) * | 2000-03-31 | 2004-08-04 | キヤノン販売株式会社 | 被成膜面の改質方法及び半導体装置の製造方法 |
US20060040054A1 (en) * | 2004-08-18 | 2006-02-23 | Pearlstein Ronald M | Passivating ALD reactor chamber internal surfaces to prevent residue buildup |
US7151040B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
US7910288B2 (en) | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
US7115525B2 (en) | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7655387B2 (en) | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
US7253118B2 (en) * | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
US7611944B2 (en) | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
US7371627B1 (en) * | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
US7429536B2 (en) | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
US7396781B2 (en) | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
US7541632B2 (en) * | 2005-06-14 | 2009-06-02 | Micron Technology, Inc. | Relaxed-pitch method of aligning active area to digit line |
US7888721B2 (en) * | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
US7768051B2 (en) * | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
US7413981B2 (en) * | 2005-07-29 | 2008-08-19 | Micron Technology, Inc. | Pitch doubled circuit layout |
US8123968B2 (en) * | 2005-08-25 | 2012-02-28 | Round Rock Research, Llc | Multiple deposition for integration of spacers in pitch multiplication process |
US7816262B2 (en) * | 2005-08-30 | 2010-10-19 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
US7322138B2 (en) * | 2005-08-31 | 2008-01-29 | Southern Imperial, Inc. | Shelf edge sign holder |
US7829262B2 (en) | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
US7557032B2 (en) * | 2005-09-01 | 2009-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
US7759197B2 (en) | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
US7776744B2 (en) * | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
US7416943B2 (en) * | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US7393789B2 (en) | 2005-09-01 | 2008-07-01 | Micron Technology, Inc. | Protective coating for planarization |
US7687342B2 (en) * | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
US7572572B2 (en) * | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
US8003310B2 (en) | 2006-04-24 | 2011-08-23 | Micron Technology, Inc. | Masking techniques and templates for dense semiconductor fabrication |
US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
US7795149B2 (en) | 2006-06-01 | 2010-09-14 | Micron Technology, Inc. | Masking techniques and contact imprint reticles for dense semiconductor fabrication |
US7723009B2 (en) | 2006-06-02 | 2010-05-25 | Micron Technology, Inc. | Topography based patterning |
US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
US7666578B2 (en) | 2006-09-14 | 2010-02-23 | Micron Technology, Inc. | Efficient pitch multiplication process |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8563229B2 (en) * | 2007-07-31 | 2013-10-22 | Micron Technology, Inc. | Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures |
US7737039B2 (en) | 2007-11-01 | 2010-06-15 | Micron Technology, Inc. | Spacer process for on pitch contacts and related structures |
US7659208B2 (en) | 2007-12-06 | 2010-02-09 | Micron Technology, Inc | Method for forming high density patterns |
US7790531B2 (en) * | 2007-12-18 | 2010-09-07 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
US8030218B2 (en) | 2008-03-21 | 2011-10-04 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
US8076208B2 (en) | 2008-07-03 | 2011-12-13 | Micron Technology, Inc. | Method for forming transistor with high breakdown voltage using pitch multiplication technique |
US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
US8524616B2 (en) * | 2008-11-12 | 2013-09-03 | Microchip Technology Incorporated | Method of nonstoichiometric CVD dielectric film surface passivation for film roughness control |
US8492282B2 (en) | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
US8664729B2 (en) | 2011-12-14 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for reduced gate resistance finFET |
US11955318B2 (en) | 2021-03-12 | 2024-04-09 | Applied Materials, Inc. | Ash rate recovery method in plasma strip chamber |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE633216A (ja) | 1962-06-04 | |||
JPS5218098B2 (ja) * | 1973-05-04 | 1977-05-19 | ||
US3931067A (en) * | 1974-08-16 | 1976-01-06 | Amerace Corporation | Hydrophobic microporous materials and process for producing same |
JPH0760804B2 (ja) | 1990-03-20 | 1995-06-28 | 株式会社東芝 | 半導体気相成長方法及びその装置 |
JPH0719777B2 (ja) * | 1990-08-10 | 1995-03-06 | 株式会社半導体プロセス研究所 | 半導体装置の製造方法 |
US5080933A (en) | 1990-09-04 | 1992-01-14 | Motorola, Inc. | Selective deposition of polycrystalline silicon |
JP2737478B2 (ja) | 1991-09-30 | 1998-04-08 | 日本電気株式会社 | 半導体装置の表面保護膜の形成方法 |
JP2737474B2 (ja) | 1991-09-13 | 1998-04-08 | 日本電気株式会社 | 半導体装置の多層配線構造体の製造方法 |
EP0572704B1 (en) | 1992-06-05 | 2000-04-19 | Semiconductor Process Laboratory Co., Ltd. | Method for manufacturing a semiconductor device including method of reforming an insulating film formed by low temperature CVD |
US5387546A (en) | 1992-06-22 | 1995-02-07 | Canon Sales Co., Inc. | Method for manufacturing a semiconductor device |
JPH06157019A (ja) | 1992-11-20 | 1994-06-03 | Osaka Gas Co Ltd | シリコン薄膜用基板の製造方法 |
US5508540A (en) * | 1993-02-19 | 1996-04-16 | Hitachi, Ltd. | Semiconductor integrated circuit device and process of manufacturing the same |
JPH0766287A (ja) * | 1993-08-23 | 1995-03-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US5479727A (en) * | 1994-10-25 | 1996-01-02 | Air Products And Chemicals, Inc. | Moisture removal and passivation of surfaces |
JP3446051B2 (ja) | 1995-12-26 | 2003-09-16 | Jfeスチール株式会社 | 表面性状に優れた高珪素鋼板の製造方法 |
US5807785A (en) * | 1996-08-02 | 1998-09-15 | Applied Materials, Inc. | Low dielectric constant silicon dioxide sandwich layer |
-
1998
- 1998-02-06 JP JP10026265A patent/JP2975917B2/ja not_active Expired - Lifetime
- 1998-05-13 TW TW087107422A patent/TW401605B/zh not_active IP Right Cessation
- 1998-05-13 US US09/076,744 patent/US6514884B2/en not_active Expired - Fee Related
- 1998-05-19 DE DE69802661T patent/DE69802661T2/de not_active Expired - Fee Related
- 1998-05-19 EP EP98109081A patent/EP0947604B1/en not_active Expired - Lifetime
- 1998-05-25 KR KR1019980018749A patent/KR100276558B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69802661D1 (de) | 2002-01-10 |
KR100276558B1 (ko) | 2001-02-01 |
US20010012699A1 (en) | 2001-08-09 |
DE69802661T2 (de) | 2002-07-04 |
EP0947604B1 (en) | 2001-11-28 |
TW401605B (en) | 2000-08-11 |
JPH11233496A (ja) | 1999-08-27 |
EP0947604A1 (en) | 1999-10-06 |
US6514884B2 (en) | 2003-02-04 |
KR19990071348A (ko) | 1999-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2975917B2 (ja) | 半導体装置の製造方法及び半導体装置の製造装置 | |
KR100550351B1 (ko) | 반도체 장치의 막 형성방법 및 이를 수행하기 위한 반도체장치의 막 형성 장치 | |
KR100809759B1 (ko) | 산질화막을 형성하는 방법 및 장치 | |
US5484749A (en) | Manufacturing method of semiconductor device | |
JP3061255B2 (ja) | 成膜方法 | |
EP1058301A1 (en) | Method for modifying the surface of a substrate on which an insulating film is to be formed | |
JP5444406B2 (ja) | Sti用の二酸化シリコンの高品質誘電体膜の形成:harpii−遠隔プラズマ増強型堆積プロセス−のための異なるシロキサンベースの前駆物質の使用 | |
US5290736A (en) | Method of forming interlayer-insulating film using ozone and organic silanes at a pressure above atmospheric | |
US7488693B2 (en) | Method for producing silicon oxide film | |
JPH06132276A (ja) | 半導体膜形成方法 | |
JP2004288979A (ja) | 絶縁膜の成膜方法 | |
JP2702430B2 (ja) | 半導体装置の製造方法 | |
KR100339820B1 (ko) | 성막방법 및 반도체장치의 제조방법 | |
JPH07161705A (ja) | 半導体装置の多層配線層間絶縁膜の形成方法 | |
US20030111438A1 (en) | Process operation supplementation with oxygen | |
JP3090751B2 (ja) | 半導体装置の製造方法 | |
JP5175414B2 (ja) | 膜形成方法及び装置 | |
JPH0793298B2 (ja) | 半導体装置の形成方法 | |
JPH06326087A (ja) | 半導体集積回路の製造方法及びその製造装置 | |
JPH0758099A (ja) | 半導体装置の製造方法 | |
JPH06283521A (ja) | 半導体の成膜方法 | |
JPS59147434A (ja) | 酸化シリコン膜の形成方法 | |
JP2006156897A (ja) | 半導体装置の製造方法および製造装置 | |
JPH04181732A (ja) | 二酸化硅素膜形成方法 | |
JPH06104250A (ja) | 基板の前処理法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990810 |