JP2970707B2 - Time switch memory monitoring method - Google Patents
Time switch memory monitoring methodInfo
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- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は，回線交換を行うための
時間スイッチに関し，詳しくは，データメモリに書き込
まれたデータを読み出す時間スイッチの故障を監視する
方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time switch for performing circuit switching, and more particularly to a method for monitoring a failure of a time switch for reading data written in a data memory.
【０００２】[0002]
【従来の技術】一般に，従来の時間スイッチメモリ監視
方式は，図２のブロック図に示すように，パリティ演算
部（ＰＴＹ ＧＥＮ）１，データメモリ（ＤＭ）２，ア
ドレスカウンタ（ＡＤＤ ＣＴＲ）３，アドレスコント
ロールメモリ（ＡＣＭ）４，アイドルタイムスロット検
出回路（ＩＤＬＥ ＤＥＴ）５，パリティチェック部
（ＰＴＹ ＣＨＫ）１２，アイドルパタン演算部（ＩＤ
ＬＥ ＰＴＮＧＥＮ）１３，２−１セレクタ（ＳＥＬ）
１１とを備えている。この時間スイッチは，入力側で，
並列データ単位にパリティ演算部１でパリティ演算を行
い並列データをパリティ演算結果と同時にＤＭ２に書き
込み，ＤＭ２に，回線交換される単位で並列展開された
データをＡＤＤ ＣＴＲ３により読み出し制御を受ける
ＡＣＭ４の制御により，ＤＭ２に書き込まれた並列デー
タ及びパリティ演算結果を読み出したときにのみパリテ
ィチェックを行っていた。2. Description of the Related Art In general, a conventional time switch memory monitoring method includes a parity operation unit (PTY GEN) 1, a data memory (DM) 2, an address counter (ADD CTR) 3, Address control memory (ACM) 4, idle time slot detection circuit (IDLE DET) 5, parity check unit (PTY CHK) 12, idle pattern operation unit (ID
LE PTNGEN) 13,2-1 selector (SEL)
11 is provided. This time switch, on the input side,
ACM4 which performs a parity operation on the parallel data unit in the parity operation unit 1 and writes the parallel data into the DM2 simultaneously with the result of the parity operation, and reads the data developed in parallel in the DM2 by the ADD CTR3 and controls the ACM4. Therefore, the parity check is performed only when the parallel data and the parity operation result written in the DM2 are read.
【０００３】また，ＳＥＬ１１は，ＩＤＬＥ ＤＥＴ５
の出力によって，読み出された並列データ又はアイドル
時のパターンを選択して，出力する。[0003] SEL11 is IDLE DET5.
, The read parallel data or idle pattern is selected and output.
【０００４】[0004]
【発明が解決しようとする課題】上述したように従来の
時間スイッチメモリ監視方式は，ＤＭ２の出力側では，
ＡＣＭ４の制御によりＤＭ２内のデータがランダムに読
み出されるが，データの読み出されるアドレスはＡＣＭ
４の内容により決まっているためＡＣＭ４がアイドルを
示すタイムスロットでは，ＤＭ２の該当するアドレスは
読み出されないため，メモリチェックをすることができ
ない。したがって，ＡＣＭ４に設定された回線交換内容
によりメモリのチェック範囲が限定されてしまい，接続
回線の追加等による新たな回線の設定時にはじめて故障
がわかるという欠点があった。そこで，本発明の技術的
課題は，時間スイッチメモリの監視において，ＡＣＭの
設定内容に保存せず，常時ＤＭ内の全メモリセルの監視
を行うことができる時間スイッチメモリ監視方式を設定
することにある。As described above, the conventional time switch memory monitoring method uses the output side of the DM2 as follows.
Under the control of the ACM4, the data in the DM2 is read out at random.
In the time slot in which the ACM 4 indicates idle because it is determined by the contents of No. 4, the corresponding address of the DM 2 is not read, so that the memory check cannot be performed. Therefore, the check range of the memory is limited by the contents of the line switching set in the ACM4, and there is a defect that a failure can be recognized only when a new line is set by adding a connection line or the like. Therefore, a technical problem of the present invention is to set a time switch memory monitoring method that can constantly monitor all memory cells in the DM without saving the settings in the ACM in monitoring the time switch memory. is there.
【０００５】[0005]
【課題を解決するための手段】本発明によれば、データ
メモリと、前記データメモリに回線交換される並列展開
されたデータをシーケンシャルに書き込むことを制御す
るアドレスカウンタと、前記アドレスカウンタにより読
み出し制御を受け、前記データメモリに書き込まれたデ
ータをランダムの読み出すアドレスコントロールとを備
え、入力側で前記並列データ単位にパリティ演算を行
い、前記並列データをパリティ演算結果と同時に前記デ
ータメモリに書き込み、前記データメモリから前記アド
レスコントロールメモリの制御により読み出された前記
並列データ及び前記パリティ演算結果を読み出す度にパ
リティ演算することで前記データメモリを監視する時間
スイッチの監視方式において、前記アドレスコントロー
ルメモリの制御信号がアイドルを示すタイムスロットの
任意の１タイムスロットを選択し、前記１タイムスロッ
トのアドレスを保持するアイドルタイムスロットアドレ
ス保持回路と、前記アイドルタイムスロットアドレス保
持回路に保持されたアドレス情報を基にタイミング信号
を発生するタイミング発生回路と、前記アドレスカウン
タの１周期を１カウントとしてカウントアップを行い、
前記データメモリのワード数をフルカウントとしてアド
レスを発生するワードカウンタと、前記アドレスコント
ロールメモリの出力するアドレス及び前記ワードカウン
タの出力するアドレスを入力し、前記タイミング発生回
路のタイミング出力時に前記ワードカウンタのアドレス
を選択し、出力するセレクタとを有し、出力アドレスを
前記データメモリの読み出しアドレスとして与えること
により、前記データメモリ内の全メモリセルの監視を行
うとともに、更に、前記制御信号のアイドル期間を検出
するアイドル検出手段と、前記アイドル検出手段が前記
アイドル期間を検出しても前記タイミング信号の出力時
にパリティチェックを強制的に行わせる手段とを備えて
いることを特徴とする時間スイッチメモリ監視方式が得
られる。According to the present invention, a data memory, an address counter for controlling sequential writing of parallel-expanded data line-switched to the data memory, and read control by the address counter are provided. Receiving an address control for randomly reading data written to the data memory, performing a parity operation on the parallel data unit on the input side, and writing the parallel data to the data memory simultaneously with the parity operation result, In the time switch monitoring method for monitoring the data memory by performing a parity operation each time the parallel data and the parity operation result read from the data memory under the control of the address control memory are controlled, the control of the address control memory is performed. signal An idle time slot address holding circuit for selecting an arbitrary one of the time slots indicating idle and holding the address of the one time slot; and a timing signal based on the address information held in the idle time slot address holding circuit. And a count generation circuit that counts up one cycle of the address counter as one count.
A word counter that generates an address with the number of words in the data memory as a full count, an address output from the address control memory and an address output from the word counter are input, and the address of the word counter is output when the timing generation circuit outputs a timing. A selector for selecting and outputting the data, and by providing an output address as a read address of the data memory, monitors all memory cells in the data memory and further detects an idle period of the control signal.
Idle detecting means, and the idle detecting means
When the timing signal is output even if the idle period is detected.
Means for forcibly performing a parity check
Time switch memory monitoring scheme, wherein there are obtained.
【０００６】本発明によれば，前記時間スイッチメモリ
監視方式において，前記制御信号のアイドル期間を検出
するアイドル検出手段と，前記アイドル検出手段が前記
アイドル期間を検出しても前記タイミング信号の出力時
にパリティチェックを強制的に行わせる手段とを備えた
ことを特徴とする時間スイッチメモリ監視方式が得られ
る。According to the present invention, in the time switch memory monitoring system, an idle detecting means for detecting an idle period of the control signal, and an output of the timing signal even when the idle detecting means detects the idle period. And a means for forcibly performing a parity check.
【０００７】[0007]
【作用】本発明においては，前記データメモリの読み出
しがアイドルであるタイミングを利用し，前記データメ
モリ内の全メモリセルの監視を行う。According to the present invention, all the memory cells in the data memory are monitored by using the timing when the reading of the data memory is idle.
【０００８】[0008]
【実施例】次に，本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例のブロック図であ
る。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention.
【０００９】入力される並列データをパリティジェネレ
ータ（ＰＴＹ ＧＥＮ）１により並列データ単位にパリ
ティ演算を行い，並列データをパリティ演算結果と同時
にデータメモリ（ＤＭ）２にアドレスカウンタ（ＡＤＤ
ＣＴＲ）３の制御によりシーケンシャルに書き込む。The input parallel data is subjected to a parity operation in parallel data units by a parity generator (PTY GEN) 1, and the parallel data is stored in an address counter (ADD) in a data memory (DM) 2 simultaneously with the parity operation result.
Write sequentially under the control of (CTR) 3.
【００１０】ＤＭ２の出力側ではアドレスコントロール
メモリ（ＡＣＭ）４の制御によりＤＭ２内のデータがラ
ンダムに読み出される。On the output side of the DM 2, data in the DM 2 is read out at random under the control of the address control memory (ACM) 4.
【００１１】以上までは，従来と同様の構成を有する。
本発明の実施例では，更にＡＣＭの制御信号がアイドル
を示すタイムスロットを検出するアイドル検出手段とし
てアイドルタイムスロット検出回路（ＩＤＬＥ ＤＥ
Ｔ）５を有し，任意の１タイムスロットを選択し１タイ
ムスロットのアドレスをアイドルタイムスロットアドレ
ス保持回路（ＩＤＬＥ ＴＳ ＨＬＤ）６により保持す
る。Up to the above, it has the same configuration as the conventional one.
In the embodiment of the present invention, an idle time slot detecting circuit (IDLE DE DE) is used as idle detecting means for detecting a time slot in which the control signal of the ACM indicates idle.
T) 5, an arbitrary one time slot is selected, and the address of one time slot is held by an idle time slot address holding circuit (IDLE TS HLD) 6.
【００１２】ＩＤＬＥ ＴＳ ＨＬＤ６に保持されたア
ドレス情報をもとにタイミング信号をタイミング発生回
路（ＩＤＬＥ ＴＳ ＧＥＮ）７により発生する。A timing signal is generated by a timing generation circuit (IDLE TS GEN) 7 based on the address information held in the IDLE TS HLD 6.
【００１３】また，ワードカウンタ（ＷＯＲＤ ＣＴ
Ｒ）８によりＡＤＤ ＣＴＲ３の１周期を１カウントと
してカウントアップを行い，ＤＭ２のワード長をフルカ
ウントとしてシーケンシャルアドレスを発生し，２−１
セレクタ（ＳＥＬ）９により本アドレスとＡＣＭ４のア
ドレスをＩＤＬＥ ＴＳ ＧＥＮ７のタイミング信号出
力時に前記ワードカウンタ８のアドレスを選択しＤＭ２
の読み出しアドレス出力する。A word counter (WORD CT)
R) 8, count up with one cycle of ADD CTR3 as one count, generate a sequential address with the word length of DM2 as a full count, and 2-1.
The selector (SEL) 9 selects the real address and the address of the ACM 4 when the timing signal of the IDLE TS GEN 7 is output.
The read address is output.
【００１４】ＤＭ２の読み出し側ではＳＥＬ９から出力
されるアドレスにより並列データおよびパリティ演算結
果を読み出しパリティ演算１２する。On the read side of DM2, the parallel data and the result of the parity operation are read based on the address output from SEL9 and the parity operation 12 is performed.
【００１５】尚、インヒビットゲート１０は、タイミン
グ発生回路７のタイミング信号の出力時にアイドルタイ
ムスロット検出手段であるアイドルタイムスロット検出
回路５がアイドル期間を検出し、パリティチェックを抑
制することを抑制する。即ち、アイドルタイムスロット
検出回路がアイドル期間を検出しても、タイミング信号
の出力時にパリティチェックを強制的に行わせる（パリ
ティチェックを強制的に行わせる手段）。The inhibit gate 10 outputs an idle timer when the timing signal from the timing generation circuit 7 is output.
The idle time slot detecting circuit 5 serving as a time slot detecting unit detects an idle period and suppresses suppression of parity check. That is, even if the idle time slot detecting circuit detects the idle period, the parity check is forcibly performed at the time of outputting the timing signal ( parity check).
Means for forcibly performing the check) .
【００１６】以上のように，ＡＣＭ４の読み出しがアイ
ドルであるタイミングを利用し，ＤＭ２のアドレスを読
み出し周期ごとに順次シフトして行き全メモリセルの監
視を行う。As described above, using the timing when the reading of the ACM 4 is idle, the address of the DM 2 is sequentially shifted every reading cycle to monitor all the memory cells.
【００１７】[0017]
【発明の効果】以上説明したように本発明によれば，Ａ
ＣＭの読み出しがアイドルであるタイミングを利用し，
ＤＭのアドレスを読み出し周期ごとに順次シフトして行
き全メモリセルの監視を行うことによりＡＣＭの設定内
容に依存せず常時全データメモリセルの監視を行うこと
ができる。時間スイッチメモリ監視方式を提供すること
ができる。As described above, according to the present invention, A
Using the timing when reading of the CM is idle,
By sequentially shifting the address of the DM in each read cycle and monitoring all memory cells, it is possible to constantly monitor all data memory cells without depending on the setting contents of the ACM. A time switch memory monitoring scheme can be provided.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図２】従来技術のブロック図である。FIG. 2 is a block diagram of a conventional technique.
１ パリティ演算部（ＰＴＹ ＧＥＮ） ２ データメモリ（ＤＭ） ３ アドレスカウンタ（ＡＤＤ ＣＴＲ） ４ アドレスコントロールメモリ（ＡＣＭ） ５ アイドルタイムスロット検出回路（ＩＤＬＥ ＤＥ
Ｔ） ６ アイドルタイムスロットアドレス保持回路（ＩＤＬ
Ｅ ＴＳ ＨＬＤ） ７ タイミング発生回路（ＩＤＬＥ ＴＳ ＧＥＮ） ８ ワードカウンタ（ＷＯＲＤ ＣＴＲ） ９ ２−１セレクタ（ＳＥＬ） １０ インヒビットゲート（ＩＮＨ） １１ ２−１セレクタ（ＳＥＬ） １２ パリティチェック部（ＰＴＹ ＣＨＫ） １３ アイドルパターン発生回路（ＩＤＬＥ ＰＴＮ
ＧＥＮ）1 Parity operation unit (PTY GEN) 2 Data memory (DM) 3 Address counter (ADD CTR) 4 Address control memory (ACM) 5 Idle time slot detection circuit (IDLE DE)
T) 6 Idle time slot address holding circuit (IDL)
E TS HLD) 7 Timing generation circuit (IDLE TS GEN) 8 Word counter (WORD CTR) 9 2-1 selector (SEL) 10 Inhibit gate (INH) 11 2-1 selector (SEL) 12 Parity check unit (PTY CHK) 13 Idle pattern generation circuit (IDLE PTN
GEN)
Claims (1)
線交換される並列展開されたデータをシーケンシャルに
書き込むことを制御するアドレスカウンタと、前記アド
レスカウンタにより読み出し制御を受け、前記データメ
モリに書き込まれたデータをランダムの読み出すアドレ
スコントロールメモリとを備え、入力側で前記並列デー
タ単位にパリティ演算を行い、前記並列データをパリテ
ィ演算結果と同時に前記データメモリに書き込み、前記
データメモリから前記アドレスコントロールメモリの制
御により読み出された前記並列データ及び前記パリティ
演算結果を読み出す度にパリティ演算することで前記デ
ータメモリを監視する時間スイッチの監視方式におい
て、 前記アドレスコントロールメモリの制御信号がアイドル
を示すタイムスロットの任意の１タイムスロットを選択
し、前記１タイムスロットのアドレスを保持するアイド
ルタイムスロットアドレス保持回路と、前記アイドルタ
イムスロットアドレス保持回路に保持されたアドレス情
報を基にタイミング信号を発生するタイミング発生回路
と、前記アドレスカウンタの１周期を１カウントとして
カウントアップを行い、前記データメモリのワード数を
フルカウントとしてアドレスを発生するワードカウンタ
と、前記アドレスコントロールメモリの出力するアドレ
ス及び前記ワードカウンタの出力するアドレスを入力
し、前記タイミング発生回路のタイミング出力時に前記
ワードカウンタのアドレスを選択し、出力するセレクタ
とを有し、出力アドレスを前記データメモリの読み出し
アドレスとして与えることにより、前記データメモリ内
の全メモリセルの監視を行うとともに、 更に、前記制御信号のアイドル期間を検出するアイドル
検出手段と、前記アイドル検出手段が前記アイドル期間
を検出しても前記タイミング信号の出力時にパリティチ
ェックを強制的に行わせる手段とを備えている ことを特
徴とする時間スイッチメモリ監視方式。1. A data memory, an address counter for controlling sequential writing of parallel developed data line-switched to the data memory, and read control by the address counter, the data being written to the data memory. An address control memory for randomly reading data, performing a parity operation on the input side in units of the parallel data, writing the parallel data to the data memory simultaneously with the result of the parity operation, and controlling the address control memory from the data memory. In the monitoring method of the time switch for monitoring the data memory by performing the parity operation each time the parallel data and the parity operation result read by the above are read, the time signal in which the control signal of the address control memory indicates idle And an idle time slot address holding circuit for holding an address of the one time slot, and generating a timing signal based on the address information held in the idle time slot address holding circuit. A timing generating circuit, a word counter that counts up one cycle of the address counter as one count, and generates an address by using the number of words of the data memory as a full count; an address output from the address control memory; A selector for inputting an address to be output, selecting an address of the word counter at the time of timing output of the timing generation circuit, and outputting the selected address, and giving an output address as a read address of the data memory, Serial line monitoring of all the memory cells in the data memory Utotomoni, further idle for detecting an idle period of the control signal
Detecting means, and the idle detecting means detects the idle period.
Is detected when the timing signal is output.
And a means for forcibly performing a check.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22184191A JP2970707B2 (en) | 1991-09-02 | 1991-09-02 | Time switch memory monitoring method |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP22184191A JP2970707B2 (en) | 1991-09-02 | 1991-09-02 | Time switch memory monitoring method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0564244A JPH0564244A (en) | 1993-03-12 |
| JP2970707B2 true JP2970707B2 (en) | 1999-11-02 |
Family
ID=16773034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970707B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07322310A (en) * | 1994-05-23 | 1995-12-08 | Nec Corp | Time division switch testing system |
| JP5332587B2 (en) | 2008-12-17 | 2013-11-06 | コベルコ建機株式会社 | Work machine |
-
1991
- 1991-09-02 JP JP22184191A patent/JP2970707B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0564244A (en) | 1993-03-12 |
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Legal Events
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