JP2965055B2 - クロスコネクトネットワーク - Google Patents
クロスコネクトネットワークInfo
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- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【0001】
【産業上の利用分野】本発明は、第1および第2のマト
リックススイッチングユニットを有するクロスコネクト
ネットワークに関する。
リックススイッチングユニットを有するクロスコネクト
ネットワークに関する。
【0002】
【従来の技術】図14を参照すると、従来のクロスコネ
クトネットワークは、第1乃至第Nの入力伝送路23−
1〜23−2をそれぞれ有する第1乃至第Nの信号受信
部21−1〜21−Nを具備している。これらの第1乃
至第Nの信号受信部21−1〜21−Nは、前記第1乃
至第Nの入力伝送路23−1〜23−2から第1乃至第
Nの入力情報信号を受け、これらの第1乃至第Nの入力
情報信号を第1乃至第Nの入力電気情報信号にそれぞれ
変換する。ここでは、前記第1乃至第Nの入力電気情報
信号は、第1乃至第Nの入力ディジタル信号とそれぞれ
呼ばれる。
クトネットワークは、第1乃至第Nの入力伝送路23−
1〜23−2をそれぞれ有する第1乃至第Nの信号受信
部21−1〜21−Nを具備している。これらの第1乃
至第Nの信号受信部21−1〜21−Nは、前記第1乃
至第Nの入力伝送路23−1〜23−2から第1乃至第
Nの入力情報信号を受け、これらの第1乃至第Nの入力
情報信号を第1乃至第Nの入力電気情報信号にそれぞれ
変換する。ここでは、前記第1乃至第Nの入力電気情報
信号は、第1乃至第Nの入力ディジタル信号とそれぞれ
呼ばれる。
【0003】分岐回路25は、前記第1乃至第Nの入力
ライン29−12〜9−Nにそれぞれ接続されている第
1乃至第Nの入力端子27−1〜27−Nと、これらの
第1乃至第Nの入力端子27−1〜27−Nにそれぞれ
接続されている主の第1乃至第Nの出力端子31−1〜
31−Nと、前記第1乃至第Nの入力端子27−1〜2
7−Nにそれぞれ接続されている副の第1乃至第Nの出
力端子33−1〜33−Nとを有している。第1乃至第
Nの入力端子27−1〜27−Nは、前記第1乃至第N
の信号受信部21−1〜21−Nにそれぞれ前記第1乃
至第Nの入力ライン29−12〜9−Nを介してそれぞ
れ接続されていて、前記第1乃至第Nの入力ディジタル
信号を受ける。
ライン29−12〜9−Nにそれぞれ接続されている第
1乃至第Nの入力端子27−1〜27−Nと、これらの
第1乃至第Nの入力端子27−1〜27−Nにそれぞれ
接続されている主の第1乃至第Nの出力端子31−1〜
31−Nと、前記第1乃至第Nの入力端子27−1〜2
7−Nにそれぞれ接続されている副の第1乃至第Nの出
力端子33−1〜33−Nとを有している。第1乃至第
Nの入力端子27−1〜27−Nは、前記第1乃至第N
の信号受信部21−1〜21−Nにそれぞれ前記第1乃
至第Nの入力ライン29−12〜9−Nを介してそれぞ
れ接続されていて、前記第1乃至第Nの入力ディジタル
信号を受ける。
【0004】図15に示すように、前記第1乃至第Nの
入力ディジタル信号の各々は、送信データフィールド
と、ゼロ値を表すブランクビットとを持ちかつ周期的
(所定の周期T)に現れるブランクビットフィールドと
を有している。
入力ディジタル信号の各々は、送信データフィールド
と、ゼロ値を表すブランクビットとを持ちかつ周期的
(所定の周期T)に現れるブランクビットフィールドと
を有している。
【0005】図14に示すように、第1のマトリックス
スイッチングユニット35は、前記分岐回路25の前記
主の第1乃至第Nの出力端子31−1〜31−Nにそれ
ぞれ接続され第1乃至第Nの入力端子番号をそれぞれ持
つ第1乃至第Nの入力端子37−1〜37−Nと、第1
乃至第Nの出力端子番号をそれぞれ持つ第1乃至第Nの
出力端子39−1〜39−Nと、複数の行列に配置され
た第1乃至第Mのマトリックススイッチング回路41−
1〜41−N(図16)とを有している。前記第1のマ
トリックススイッチングユニット35は、前記第1乃至
第Nの入力端子37−1〜37−Nを選択的に前記第1
乃至第Nの出力端子39−1〜39−Nに接続する。
スイッチングユニット35は、前記分岐回路25の前記
主の第1乃至第Nの出力端子31−1〜31−Nにそれ
ぞれ接続され第1乃至第Nの入力端子番号をそれぞれ持
つ第1乃至第Nの入力端子37−1〜37−Nと、第1
乃至第Nの出力端子番号をそれぞれ持つ第1乃至第Nの
出力端子39−1〜39−Nと、複数の行列に配置され
た第1乃至第Mのマトリックススイッチング回路41−
1〜41−N(図16)とを有している。前記第1のマ
トリックススイッチングユニット35は、前記第1乃至
第Nの入力端子37−1〜37−Nを選択的に前記第1
乃至第Nの出力端子39−1〜39−Nに接続する。
【0006】第2のマトリックススイッチングユニット
43は、前記分岐回路25の前記副の第1乃至第Nの出
力端子33−1〜33−Nにそれぞれ接続され第1乃至
第Nの入力端子番号をそれぞれ持つ第1乃至第Nの入力
端子45−1〜45−Nと、第1乃至第Nの出力端子番
号をそれぞれ持つ第1乃至第Nの出力端子47−1〜4
7−Nと、複数の行列に配置されている第1乃至第Mの
マトリックススイッチング回路49−1〜49−M(図
17)とを有している。前記第2のマトリックススイッ
チングユニット43は、前記第1乃至第Nの入力端子4
5−1〜45−Nを選択的に前記第1乃至第Nの出力端
子47−1〜47−Nに接続する。
43は、前記分岐回路25の前記副の第1乃至第Nの出
力端子33−1〜33−Nにそれぞれ接続され第1乃至
第Nの入力端子番号をそれぞれ持つ第1乃至第Nの入力
端子45−1〜45−Nと、第1乃至第Nの出力端子番
号をそれぞれ持つ第1乃至第Nの出力端子47−1〜4
7−Nと、複数の行列に配置されている第1乃至第Mの
マトリックススイッチング回路49−1〜49−M(図
17)とを有している。前記第2のマトリックススイッ
チングユニット43は、前記第1乃至第Nの入力端子4
5−1〜45−Nを選択的に前記第1乃至第Nの出力端
子47−1〜47−Nに接続する。
【0007】制御部53は、前記第1乃至第Nの入力端
子番号に対応して前記第1乃至第Nの出力端子番号の指
定されたものを示す接続情報信号を記憶しているメモリ
53と、このメモリ53および前記第1および第2のマ
トリックスイッチングユニット35,43に接続されて
いる制御ユニット55を有している。前記メモリ53に
記憶されている接続情報信号は、図18に示されてい
る。
子番号に対応して前記第1乃至第Nの出力端子番号の指
定されたものを示す接続情報信号を記憶しているメモリ
53と、このメモリ53および前記第1および第2のマ
トリックスイッチングユニット35,43に接続されて
いる制御ユニット55を有している。前記メモリ53に
記憶されている接続情報信号は、図18に示されてい
る。
【0008】前記制御ユニット55は、前記接続情報信
号に従って前記第1のマトリックスイッチングユニット
35に第1乃至第Nの入力端子37−1〜37−Nと前
記第1乃至第Nの出力端子番号の指定されたもの(Nよ
り大きくない)により示される前記第1乃至第Nの出力
端子39−1〜39−Nとをクロスコネクトさせるよう
に制御する。前記制御ユニット55は、前記接続情報信
号に従って前記第2のマトリックスイッチングユニット
43に第1乃至第Nの入力端子45−1〜45−Nと前
記第1乃至第Nの出力端子番号の指定されたものにより
示される前記第1乃至第Nの出力端子47−1〜47−
Nとをクロスコネクトさせるように制御する。
号に従って前記第1のマトリックスイッチングユニット
35に第1乃至第Nの入力端子37−1〜37−Nと前
記第1乃至第Nの出力端子番号の指定されたもの(Nよ
り大きくない)により示される前記第1乃至第Nの出力
端子39−1〜39−Nとをクロスコネクトさせるよう
に制御する。前記制御ユニット55は、前記接続情報信
号に従って前記第2のマトリックスイッチングユニット
43に第1乃至第Nの入力端子45−1〜45−Nと前
記第1乃至第Nの出力端子番号の指定されたものにより
示される前記第1乃至第Nの出力端子47−1〜47−
Nとをクロスコネクトさせるように制御する。
【0009】第1乃至第Nの送信スイッチング回路57
−1〜57−Nは、前記第1のマトリックススイッチン
グユニット35の第1乃至第Nの出力端子39−1〜3
9−Nにそれぞれ接続されている主の第1乃至第Nの送
信入力端子59−1〜59−Nと、前記第2のマトリッ
クススイッチングユニット43の第1乃至第Nの出力端
子47−1〜47−Nにそれぞれ接続されている副の第
1乃至第Nの送信入力端子61−1〜61−Nと、第1
乃至第Nの送信出力端子63−1〜63−Nとを有しい
る。さらに、前記第1乃至第Nの送信スイッチング回路
57−1〜57−Nは、前記主の第1乃至第Nの送信入
力端子59−1〜59−Nに与えられる前記入力ディジ
タル信号の異常を検出する主の第1乃至第Nの異常信号
検出器65−1〜65−Nと、前記副の第1乃至第Nの
送信入力端子61−1〜61−Nに与えられる前記入力
ディジタル信号の異常を検出する副の第1乃至第Nの異
常信号検出器67−1〜67−Nとをそれぞれ有してい
る。
−1〜57−Nは、前記第1のマトリックススイッチン
グユニット35の第1乃至第Nの出力端子39−1〜3
9−Nにそれぞれ接続されている主の第1乃至第Nの送
信入力端子59−1〜59−Nと、前記第2のマトリッ
クススイッチングユニット43の第1乃至第Nの出力端
子47−1〜47−Nにそれぞれ接続されている副の第
1乃至第Nの送信入力端子61−1〜61−Nと、第1
乃至第Nの送信出力端子63−1〜63−Nとを有しい
る。さらに、前記第1乃至第Nの送信スイッチング回路
57−1〜57−Nは、前記主の第1乃至第Nの送信入
力端子59−1〜59−Nに与えられる前記入力ディジ
タル信号の異常を検出する主の第1乃至第Nの異常信号
検出器65−1〜65−Nと、前記副の第1乃至第Nの
送信入力端子61−1〜61−Nに与えられる前記入力
ディジタル信号の異常を検出する副の第1乃至第Nの異
常信号検出器67−1〜67−Nとをそれぞれ有してい
る。
【0010】すべての前記第1乃至第Nの送信スイッチ
ング回路57−1〜57−Nは、前記副の第1乃至第N
の異常信号検出器67−1〜67−Nのひとつが前記入
力ディジタル信号の異常を検出した時に前記第1乃至第
Nの入力ディジタル信号を第1乃至第Nの出力送信信号
として前記主の第1乃至第Nの送信入力端子59−1〜
59−Nから第1乃至第Nの送信出力端子63−1〜6
3−Nにそれぞれ与える。すべての前記第1乃至第Nの
送信スイッチング回路57−1〜57−Nは、前記主の
第1乃至第Nの異常信号検出器65−1〜65−Nのひ
とつが前記入力ディジタル信号の異常を検出した時に前
記第1乃至第Nの入力ディジタル信号を第1乃至第Nの
出力送信信号として前記副の第1乃至第Nの送信入力端
子61−1〜61−Nから第1乃至第Nの送信出力端子
63−1〜63−Nにそれぞれ与える。
ング回路57−1〜57−Nは、前記副の第1乃至第N
の異常信号検出器67−1〜67−Nのひとつが前記入
力ディジタル信号の異常を検出した時に前記第1乃至第
Nの入力ディジタル信号を第1乃至第Nの出力送信信号
として前記主の第1乃至第Nの送信入力端子59−1〜
59−Nから第1乃至第Nの送信出力端子63−1〜6
3−Nにそれぞれ与える。すべての前記第1乃至第Nの
送信スイッチング回路57−1〜57−Nは、前記主の
第1乃至第Nの異常信号検出器65−1〜65−Nのひ
とつが前記入力ディジタル信号の異常を検出した時に前
記第1乃至第Nの入力ディジタル信号を第1乃至第Nの
出力送信信号として前記副の第1乃至第Nの送信入力端
子61−1〜61−Nから第1乃至第Nの送信出力端子
63−1〜63−Nにそれぞれ与える。
【0011】第1乃至第Nの信号送出部69−1〜69
−Nは、前記第1乃至第Nの送信出力端子63−1〜6
3−Nにそれぞれ接続されており、また、第1乃至第N
の出力伝送路71−1〜71−Nにそれぞれ接続されて
いる。前記第1乃至第Nの信号送出部69−1〜69−
Nは、前記第1乃至第Nの送信出力端子63−1〜63
−Nから前記第1乃至第Nの出力送信信号をそれぞれ受
け、これらの第1乃至第Nの出力送信信号を第1乃至第
Nの出力光情報信号にそれぞれ変換する。これらの第1
乃至第Nの出力光情報信号は、前記第1乃至第Nの出力
伝送路71−1〜71−Nにそれぞれ送出される。
−Nは、前記第1乃至第Nの送信出力端子63−1〜6
3−Nにそれぞれ接続されており、また、第1乃至第N
の出力伝送路71−1〜71−Nにそれぞれ接続されて
いる。前記第1乃至第Nの信号送出部69−1〜69−
Nは、前記第1乃至第Nの送信出力端子63−1〜63
−Nから前記第1乃至第Nの出力送信信号をそれぞれ受
け、これらの第1乃至第Nの出力送信信号を第1乃至第
Nの出力光情報信号にそれぞれ変換する。これらの第1
乃至第Nの出力光情報信号は、前記第1乃至第Nの出力
伝送路71−1〜71−Nにそれぞれ送出される。
【0012】
【発明が解決しようとする課題】従来のクロスコネクト
ネットワークにおいては、前記第1乃至第Mのマトリッ
クススイッチング回路41−1〜41−Mのひとつに故
障が発生した時に前記第1のマトリックススイッチング
ユニット35は使用することができず、また、前記第1
乃至第Mのマトリックススイッチング回路49−1〜4
9−Mのひとつに故障が発生した時に前記第2のマトリ
ックススイッチングユニット43は使用することができ
ないので、出力送信信号を確実に送出することができな
いという問題がある。
ネットワークにおいては、前記第1乃至第Mのマトリッ
クススイッチング回路41−1〜41−Mのひとつに故
障が発生した時に前記第1のマトリックススイッチング
ユニット35は使用することができず、また、前記第1
乃至第Mのマトリックススイッチング回路49−1〜4
9−Mのひとつに故障が発生した時に前記第2のマトリ
ックススイッチングユニット43は使用することができ
ないので、出力送信信号を確実に送出することができな
いという問題がある。
【0013】本発明の課題は、出力送信信号を確実に送
出することができるクロスコネクトネットワークを提供
することにある。
出することができるクロスコネクトネットワークを提供
することにある。
【0014】
【課題を解決するための手段】本発明によれば、第1乃
至第N(Nは2以上の整数)の入力ディジタル信号をそ
れぞれ受ける第1乃至第Nの入力ラインと、これらの第
1乃至第Nの入力ラインに接続されている分岐回路と、
この分岐回路にそれぞれ接続されている第1および第2
のマトリックスイッチングユニットと、これらのマトリ
ックススイッチングユニットに接続されている制御部
と、前記第1および第2のマトリックススイッチングユ
ニットに接続されている第1乃至第Nの送信スイッチン
グ回路とを具備してなり、前記分岐回路は、前記第1乃
至第Nの入力ラインにそれぞれ接続されている第1乃至
第Nの入力端子と、これらの第1乃至第Nの入力端子に
それぞれ接続されている主の第1乃至第Nの出力端子
と、前記第1乃至第Nの入力端子にそれぞれ接続されて
いる副の第1乃至第Nの出力端子とを有し、前記第1の
マトリックススイッチングユニットは、前記分岐回路の
前記主の第1乃至第Nの出力端子にそれぞれ接続され第
1乃至第Nの入力端子番号をそれぞれ持つ第1乃至第N
の入力端子と、第1乃至第Nの出力端子番号をそれぞれ
持つ第1乃至第Nの出力端子とを有し、前記第1乃至第
Nの入力端子を選択的に前記第1乃至第Nの出力端子に
接続し、前記第2のマトリックススイッチングユニット
は、前記分岐回路の前記副の第1乃至第Nの出力端子に
それぞれ接続され第1乃至第Nの入力端子番号をそれぞ
れ持つ第1乃至第Nの入力端子と、第1乃至第Nの出力
端子番号をそれぞれ持つ第1乃至第Nの出力端子とを有
し、前記副の第1乃至第Nの入力端子を選択的に前記副
の第1乃至第Nの出力端子に接続し、前記制御部は、前
記第1乃至第Nの入力端子番号に対応して前記第1乃至
第Nの出力端子番号の指定されたものを示す接続情報信
号を記憶しているメモリと、このメモリおよび前記第1
および第2のマトリックススイッチングユニットに接続
されている制御ユニットとを有し、この制御ユニット
は、前記接続情報信号に従って前記第1のマトリックス
イッチングユニットに第1乃至第Nの入力端子と前記第
1乃至第Nの出力端子番号の指定されたものにより示さ
れる前記第1乃至第Nの出力端子とをクロスコネクトさ
せるように制御し、かつ、前記第2のマトリックスイッ
チングユニットに第1乃至第Nの入力端子と前記第1乃
至第Nの出力端子番号の指定されたものにより示される
前記第1乃至第Nの出力端子とをクロスコネクトさせる
ように制御し、かつ、前記第1乃至第Nの送信スイッチ
ング回路は、前記第1のマトリックススイッチングユニ
ットの第1乃至第Nの出力端子にそれぞれ接続されてい
る主の第1乃至第Nの送信入力端子と、前記第2のマト
リックススイッチングユニットの第1乃至第Nの出力端
子にそれぞれ接続されている副の第1乃至第Nの送信入
力端子と、第1乃至第Nの送信出力端子と、前記主の第
1乃至第Nの送信入力端子に与えられる前記入力ディジ
タル信号の異常を検出する主の第1乃至第Nの異常信号
検出器と、前記副の第1乃至第Nの送信入力端子に与え
られる前記入力ディジタル信号の異常を検出する副の第
1乃至第Nの異常信号検出器とをそれぞれ有し、前記副
の第1乃至第Nの異常信号検出器が前記入力ディジタル
信号の異常を検出した時に前記入力ディジタル信号を前
記主の第1乃至第Nの送信入力端子から第1乃至第Nの
送信出力端子に与え、かつ、前記主の第1乃至第Nの異
常信号検出器が前記入力ディジタル信号の異常を検出し
た時に前記入力ディジタル信号を前記副の第1乃至第N
の送信入力端子から第1乃至第Nの送信出力端子に与え
ることを特徴とするクロスコネクトネットワークが得ら
れる。
至第N(Nは2以上の整数)の入力ディジタル信号をそ
れぞれ受ける第1乃至第Nの入力ラインと、これらの第
1乃至第Nの入力ラインに接続されている分岐回路と、
この分岐回路にそれぞれ接続されている第1および第2
のマトリックスイッチングユニットと、これらのマトリ
ックススイッチングユニットに接続されている制御部
と、前記第1および第2のマトリックススイッチングユ
ニットに接続されている第1乃至第Nの送信スイッチン
グ回路とを具備してなり、前記分岐回路は、前記第1乃
至第Nの入力ラインにそれぞれ接続されている第1乃至
第Nの入力端子と、これらの第1乃至第Nの入力端子に
それぞれ接続されている主の第1乃至第Nの出力端子
と、前記第1乃至第Nの入力端子にそれぞれ接続されて
いる副の第1乃至第Nの出力端子とを有し、前記第1の
マトリックススイッチングユニットは、前記分岐回路の
前記主の第1乃至第Nの出力端子にそれぞれ接続され第
1乃至第Nの入力端子番号をそれぞれ持つ第1乃至第N
の入力端子と、第1乃至第Nの出力端子番号をそれぞれ
持つ第1乃至第Nの出力端子とを有し、前記第1乃至第
Nの入力端子を選択的に前記第1乃至第Nの出力端子に
接続し、前記第2のマトリックススイッチングユニット
は、前記分岐回路の前記副の第1乃至第Nの出力端子に
それぞれ接続され第1乃至第Nの入力端子番号をそれぞ
れ持つ第1乃至第Nの入力端子と、第1乃至第Nの出力
端子番号をそれぞれ持つ第1乃至第Nの出力端子とを有
し、前記副の第1乃至第Nの入力端子を選択的に前記副
の第1乃至第Nの出力端子に接続し、前記制御部は、前
記第1乃至第Nの入力端子番号に対応して前記第1乃至
第Nの出力端子番号の指定されたものを示す接続情報信
号を記憶しているメモリと、このメモリおよび前記第1
および第2のマトリックススイッチングユニットに接続
されている制御ユニットとを有し、この制御ユニット
は、前記接続情報信号に従って前記第1のマトリックス
イッチングユニットに第1乃至第Nの入力端子と前記第
1乃至第Nの出力端子番号の指定されたものにより示さ
れる前記第1乃至第Nの出力端子とをクロスコネクトさ
せるように制御し、かつ、前記第2のマトリックスイッ
チングユニットに第1乃至第Nの入力端子と前記第1乃
至第Nの出力端子番号の指定されたものにより示される
前記第1乃至第Nの出力端子とをクロスコネクトさせる
ように制御し、かつ、前記第1乃至第Nの送信スイッチ
ング回路は、前記第1のマトリックススイッチングユニ
ットの第1乃至第Nの出力端子にそれぞれ接続されてい
る主の第1乃至第Nの送信入力端子と、前記第2のマト
リックススイッチングユニットの第1乃至第Nの出力端
子にそれぞれ接続されている副の第1乃至第Nの送信入
力端子と、第1乃至第Nの送信出力端子と、前記主の第
1乃至第Nの送信入力端子に与えられる前記入力ディジ
タル信号の異常を検出する主の第1乃至第Nの異常信号
検出器と、前記副の第1乃至第Nの送信入力端子に与え
られる前記入力ディジタル信号の異常を検出する副の第
1乃至第Nの異常信号検出器とをそれぞれ有し、前記副
の第1乃至第Nの異常信号検出器が前記入力ディジタル
信号の異常を検出した時に前記入力ディジタル信号を前
記主の第1乃至第Nの送信入力端子から第1乃至第Nの
送信出力端子に与え、かつ、前記主の第1乃至第Nの異
常信号検出器が前記入力ディジタル信号の異常を検出し
た時に前記入力ディジタル信号を前記副の第1乃至第N
の送信入力端子から第1乃至第Nの送信出力端子に与え
ることを特徴とするクロスコネクトネットワークが得ら
れる。
【0015】また、本発明によれば、第1乃至第N(N
は2以上の整数)の入力ディジタル信号をそれぞれ受け
る第1乃至第Nの入力ラインと、これらの第1乃至第N
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第1および第2のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第1
のマトリックスイッチングユニットに接続されている主
の第1乃至第M(Mは4以上の整数)のスイッチ故障検
出器と、これらの主の第1乃至第Mのスイッチ故障検出
器にそれぞれ接続されている主の第1乃至第Mの切替要
求データ号発生器と、これらの主の第1乃至第Mの切替
要求データ発生器と前記第1のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第2のマトリックスイッチングユニットに接続され
ている副の第1乃至第Mのスイッチ故障検出器と、これ
らの副の第1乃至第Mのスイッチ故障検出器にそれぞれ
接続されている副の第1乃至第Mの切替要求データ発生
器と、これらの副の第1乃至第Mの切替要求データ発生
器と前記第2のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第1および
第2のマトリックススイッチングユニットに接続された
第1乃至第Nの送信スイッチング回路とを具備してな
り、前記第1乃至第Nの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第1乃至第Nの入力ラインにそれぞれ接続されている
第1乃至第Nの入力端子と、これらの第1乃至第Nの入
力端子にそれぞれ接続されている主の第1乃至第Nの出
力端子と、前記第1乃至第Nの入力端子にそれぞれ接続
されている副の第1乃至第Nの出力端子とを有し、前記
第1のマトリックススイッチングユニットは、前記分岐
回路の前記主の第1乃至第Nの出力端子にそれぞれ接続
され第1乃至第Nの入力端子番号をそれぞれ持つ第1乃
至第Nの入力端子と、第1乃至第Nの出力端子番号をそ
れぞれ持つ第1乃至第Nの出力端子と、複数の行列に配
置された主の第1乃至第Mのマトリックススイッチング
回路とを有し、前記第1乃至第Nの入力端子を選択的に
前記第1乃至第Nの出力端子に接続し、前記第2のマト
リックススイッチングユニットは、前記分岐回路の前記
副の第1乃至第Nの出力端子にそれぞれ接続され第1乃
至第Nの入力端子番号をそれぞれ持つ第1乃至第Nの入
力端子と、第1乃至第Nの出力端子番号をそれぞれ持つ
第1乃至第Nの出力端子と、複数の行列に配置されてい
る副の第1乃至第Mのマトリックススイッチング回路と
を有し、前記副の第1乃至第Nの入力端子を選択的に前
記副の第1乃至第Nの出力端子に接続し、前記制御部
は、前記第1乃至第Nの入力端子番号に対応して前記第
1乃至第Nの出力端子番号の指定されたものを示す接続
情報信号を記憶しているメモリと、このメモリおよび前
記第1および第2のマトリックスイッチングユニットに
接続されている制御ユニットとを有し、制御ユニット
は、この前記接続情報信号に従って前記第1のマトリッ
クスイッチングユニットに第1乃至第Nの入力端子と前
記第1乃至第Nの出力端子番号の指定されたものにより
示される前記第1乃至第Nの出力端子とをクロスコネク
トさせるように制御し、かつ、前記第2のマトリックス
イッチングユニットに第1乃至第Nの入力端子と前記第
1乃至第Nの出力端子番号の指定されたものにより示さ
れる前記第1乃至第Nの出力端子とをクロスコネクトさ
せるように制御し、前記主の第1乃至第Mのスイッチ故
障検出器は、それぞれ前記主の第1乃至第Mのマトリッ
クススイッチング回路にそれぞれ接続され、これらの主
の第1乃至第Mのマトリックススイッチング回路の故障
をそれぞれ検出して主の第1乃至第Mのスイッチ故障信
号をそれぞれ発生し、前記主の第1乃至第Mの切替要求
データ発生器は、前記主の第1乃至第Mのスイッチ故障
検出器にそれぞれ接続され、前記主の第1乃至第Mのス
イッチ故障信号を受けた時に主の第1乃至第Mの切替要
求データを発生し、前記主の処理ユニットは、前記主の
第1乃至第Mの切替要求データ発生器にそれぞれ接続さ
れているとともに前記主の第1乃至第Mのマトリックス
スイッチング回路の行に沿って隣り合った2つの列の間
に実質的に配置されている主の第1乃至第Mの処理回路
を有し、前記主の第1乃至第Mの処理回路が前記主の第
1乃至第Mの切替要求データをそれぞれ受けた時に前記
第1乃至Nの入力ディジタル信号のブランクビットフィ
ールドに前記主の第1乃至第Mの切替要求データを挿入
して主の第1乃至Nの処理信号を発生し、かつ、前記主
の第1乃至第Mの切替要求データ発生器が前記主の第1
乃至第Mの切替要求データをそれぞれ発生しない時に前
記第1乃至Nの第入力ディジタル信号のブランクビット
フィールドに前記ゼロ値を示すゼロデータを挿入して主
の第1乃至Nの処理信号を発生し、前記副の第1乃至第
Mのスイッチ故障検出器は、それぞれ前記副の第1乃至
第Mのマトリックススイッチング回路にそれぞれ接続さ
れ、これらの副の第1乃至第Mのマトリックススイッチ
ング回路の故障をそれぞれ検出して副の第1乃至第Mの
スイッチ故障信号をそれぞれ発生し、前記副の第1乃至
第Mの切替要求データ発生器は、前記副の第1乃至第M
のスイッチ故障検出器にそれぞれ接続され、前記副の第
1乃至第Mのスイッチ故障信号を受けた時に副の第1乃
至第Mの切替要求データを発生し、前記第2の処理ユニ
ットは、前記副の第1乃至第Mの切替要求データ発生器
にそれぞれ接続されているとともに前記副の第1乃至第
Mのマトリックススイッチング回路の行に沿って隣り合
った2つの列の間に実質的に配置されている副の第1乃
至第Mの処理回路を有し、前記副の第1乃至第Mの処理
回路が前記副の第1乃至第Mの切替要求データをそれぞ
れ受けた時に前記第1乃至Nの第入力ディジタル信号の
ブランクビットフィールドに前記副の第1乃至第Mの切
替要求データを挿入して副の第1乃至Nの処理信号を発
生し、かつ、前記副の第1乃至第Mの切替要求データ発
生器が前記副の第1乃至第Mの切替要求データをそれぞ
れ発生しない時に前記第1乃至Nの第入力ディジタル信
号のブランクビットフィールドに前記ゼロ値を示すゼロ
データを挿入して副の第1乃至Nの処理信号を発生し、
かつ、前記第1乃至第Nの送信スイッチング回路は、前
記第1のマトリックススイッチングユニットの第1乃至
第Nの出力端子にそれぞれ接続された主の第1乃至第N
の送信入力端子と、前記第2のマトリックススイッチン
グユニットの第1乃至第Nの出力端子にそれぞれ接続さ
れた副の第1乃至第Nの送信入力端子と、第1乃至第N
の送信出力端子と、前記主の第1乃至第Nの送信入力端
子に与えられる前記主の第1乃至第Nの処理信号の異常
を検出する主の4第1乃至第Nの異常信号検出器と、前
記副の第1乃至第Nの送信入力端子に与えられる前記副
の第1乃至第Nの処理信号の異常を検出する副の第1乃
至第Nの異常信号検出器と、前記主の第1乃至第Nの送
信入力端子がそれぞれ受ける主の第1乃至第Nの処理信
号の主の第1乃至第Nの切替データを検出する主の第1
乃至第Nの切替要求データ検出器と、前記副の第1乃至
第Nの送信入力端子がそれぞれ受ける副の第1乃至第N
の処理信号の主の第1乃至第Nの切替データを検出する
副の第1乃至第Nの切替要求データ検出器とをそれぞれ
有し、前記副の第1乃至第Nの異常信号検出器が前記副
の第1乃至第Nの処理信号の異常を検出した時および前
記副の第1乃至第Nの切替要求データ検出器が前記副の
第1乃至第Nの処理信号の副の第1乃至第Nの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
主の第1乃至第Nの処理信号を前記主の第1乃至第Nの
送信入力端子から第1乃至第Nの送信出力端子にそれぞ
れ与え、かつ、前記主の第1乃至第Nの異常信号検出器
が前記主の第1乃至第Nの処理信号の異常を検出した時
および前記主の第1乃至第Nの切替要求データ検出器が
前記主の第1乃至第Nの処理信号の主の第1乃至第Nの
切替データをそれぞれ検出した時の少なくともひとつの
時に前記副の第1乃至第Nの処理信号を前記副の第1乃
至第Nの送信入力端子から第1乃至第Nの送信出力端子
にそれぞれ与えることを特徴とするクロスコネクトネッ
トワークが得られる。
は2以上の整数)の入力ディジタル信号をそれぞれ受け
る第1乃至第Nの入力ラインと、これらの第1乃至第N
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第1および第2のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第1
のマトリックスイッチングユニットに接続されている主
の第1乃至第M(Mは4以上の整数)のスイッチ故障検
出器と、これらの主の第1乃至第Mのスイッチ故障検出
器にそれぞれ接続されている主の第1乃至第Mの切替要
求データ号発生器と、これらの主の第1乃至第Mの切替
要求データ発生器と前記第1のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第2のマトリックスイッチングユニットに接続され
ている副の第1乃至第Mのスイッチ故障検出器と、これ
らの副の第1乃至第Mのスイッチ故障検出器にそれぞれ
接続されている副の第1乃至第Mの切替要求データ発生
器と、これらの副の第1乃至第Mの切替要求データ発生
器と前記第2のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第1および
第2のマトリックススイッチングユニットに接続された
第1乃至第Nの送信スイッチング回路とを具備してな
り、前記第1乃至第Nの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第1乃至第Nの入力ラインにそれぞれ接続されている
第1乃至第Nの入力端子と、これらの第1乃至第Nの入
力端子にそれぞれ接続されている主の第1乃至第Nの出
力端子と、前記第1乃至第Nの入力端子にそれぞれ接続
されている副の第1乃至第Nの出力端子とを有し、前記
第1のマトリックススイッチングユニットは、前記分岐
回路の前記主の第1乃至第Nの出力端子にそれぞれ接続
され第1乃至第Nの入力端子番号をそれぞれ持つ第1乃
至第Nの入力端子と、第1乃至第Nの出力端子番号をそ
れぞれ持つ第1乃至第Nの出力端子と、複数の行列に配
置された主の第1乃至第Mのマトリックススイッチング
回路とを有し、前記第1乃至第Nの入力端子を選択的に
前記第1乃至第Nの出力端子に接続し、前記第2のマト
リックススイッチングユニットは、前記分岐回路の前記
副の第1乃至第Nの出力端子にそれぞれ接続され第1乃
至第Nの入力端子番号をそれぞれ持つ第1乃至第Nの入
力端子と、第1乃至第Nの出力端子番号をそれぞれ持つ
第1乃至第Nの出力端子と、複数の行列に配置されてい
る副の第1乃至第Mのマトリックススイッチング回路と
を有し、前記副の第1乃至第Nの入力端子を選択的に前
記副の第1乃至第Nの出力端子に接続し、前記制御部
は、前記第1乃至第Nの入力端子番号に対応して前記第
1乃至第Nの出力端子番号の指定されたものを示す接続
情報信号を記憶しているメモリと、このメモリおよび前
記第1および第2のマトリックスイッチングユニットに
接続されている制御ユニットとを有し、制御ユニット
は、この前記接続情報信号に従って前記第1のマトリッ
クスイッチングユニットに第1乃至第Nの入力端子と前
記第1乃至第Nの出力端子番号の指定されたものにより
示される前記第1乃至第Nの出力端子とをクロスコネク
トさせるように制御し、かつ、前記第2のマトリックス
イッチングユニットに第1乃至第Nの入力端子と前記第
1乃至第Nの出力端子番号の指定されたものにより示さ
れる前記第1乃至第Nの出力端子とをクロスコネクトさ
せるように制御し、前記主の第1乃至第Mのスイッチ故
障検出器は、それぞれ前記主の第1乃至第Mのマトリッ
クススイッチング回路にそれぞれ接続され、これらの主
の第1乃至第Mのマトリックススイッチング回路の故障
をそれぞれ検出して主の第1乃至第Mのスイッチ故障信
号をそれぞれ発生し、前記主の第1乃至第Mの切替要求
データ発生器は、前記主の第1乃至第Mのスイッチ故障
検出器にそれぞれ接続され、前記主の第1乃至第Mのス
イッチ故障信号を受けた時に主の第1乃至第Mの切替要
求データを発生し、前記主の処理ユニットは、前記主の
第1乃至第Mの切替要求データ発生器にそれぞれ接続さ
れているとともに前記主の第1乃至第Mのマトリックス
スイッチング回路の行に沿って隣り合った2つの列の間
に実質的に配置されている主の第1乃至第Mの処理回路
を有し、前記主の第1乃至第Mの処理回路が前記主の第
1乃至第Mの切替要求データをそれぞれ受けた時に前記
第1乃至Nの入力ディジタル信号のブランクビットフィ
ールドに前記主の第1乃至第Mの切替要求データを挿入
して主の第1乃至Nの処理信号を発生し、かつ、前記主
の第1乃至第Mの切替要求データ発生器が前記主の第1
乃至第Mの切替要求データをそれぞれ発生しない時に前
記第1乃至Nの第入力ディジタル信号のブランクビット
フィールドに前記ゼロ値を示すゼロデータを挿入して主
の第1乃至Nの処理信号を発生し、前記副の第1乃至第
Mのスイッチ故障検出器は、それぞれ前記副の第1乃至
第Mのマトリックススイッチング回路にそれぞれ接続さ
れ、これらの副の第1乃至第Mのマトリックススイッチ
ング回路の故障をそれぞれ検出して副の第1乃至第Mの
スイッチ故障信号をそれぞれ発生し、前記副の第1乃至
第Mの切替要求データ発生器は、前記副の第1乃至第M
のスイッチ故障検出器にそれぞれ接続され、前記副の第
1乃至第Mのスイッチ故障信号を受けた時に副の第1乃
至第Mの切替要求データを発生し、前記第2の処理ユニ
ットは、前記副の第1乃至第Mの切替要求データ発生器
にそれぞれ接続されているとともに前記副の第1乃至第
Mのマトリックススイッチング回路の行に沿って隣り合
った2つの列の間に実質的に配置されている副の第1乃
至第Mの処理回路を有し、前記副の第1乃至第Mの処理
回路が前記副の第1乃至第Mの切替要求データをそれぞ
れ受けた時に前記第1乃至Nの第入力ディジタル信号の
ブランクビットフィールドに前記副の第1乃至第Mの切
替要求データを挿入して副の第1乃至Nの処理信号を発
生し、かつ、前記副の第1乃至第Mの切替要求データ発
生器が前記副の第1乃至第Mの切替要求データをそれぞ
れ発生しない時に前記第1乃至Nの第入力ディジタル信
号のブランクビットフィールドに前記ゼロ値を示すゼロ
データを挿入して副の第1乃至Nの処理信号を発生し、
かつ、前記第1乃至第Nの送信スイッチング回路は、前
記第1のマトリックススイッチングユニットの第1乃至
第Nの出力端子にそれぞれ接続された主の第1乃至第N
の送信入力端子と、前記第2のマトリックススイッチン
グユニットの第1乃至第Nの出力端子にそれぞれ接続さ
れた副の第1乃至第Nの送信入力端子と、第1乃至第N
の送信出力端子と、前記主の第1乃至第Nの送信入力端
子に与えられる前記主の第1乃至第Nの処理信号の異常
を検出する主の4第1乃至第Nの異常信号検出器と、前
記副の第1乃至第Nの送信入力端子に与えられる前記副
の第1乃至第Nの処理信号の異常を検出する副の第1乃
至第Nの異常信号検出器と、前記主の第1乃至第Nの送
信入力端子がそれぞれ受ける主の第1乃至第Nの処理信
号の主の第1乃至第Nの切替データを検出する主の第1
乃至第Nの切替要求データ検出器と、前記副の第1乃至
第Nの送信入力端子がそれぞれ受ける副の第1乃至第N
の処理信号の主の第1乃至第Nの切替データを検出する
副の第1乃至第Nの切替要求データ検出器とをそれぞれ
有し、前記副の第1乃至第Nの異常信号検出器が前記副
の第1乃至第Nの処理信号の異常を検出した時および前
記副の第1乃至第Nの切替要求データ検出器が前記副の
第1乃至第Nの処理信号の副の第1乃至第Nの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
主の第1乃至第Nの処理信号を前記主の第1乃至第Nの
送信入力端子から第1乃至第Nの送信出力端子にそれぞ
れ与え、かつ、前記主の第1乃至第Nの異常信号検出器
が前記主の第1乃至第Nの処理信号の異常を検出した時
および前記主の第1乃至第Nの切替要求データ検出器が
前記主の第1乃至第Nの処理信号の主の第1乃至第Nの
切替データをそれぞれ検出した時の少なくともひとつの
時に前記副の第1乃至第Nの処理信号を前記副の第1乃
至第Nの送信入力端子から第1乃至第Nの送信出力端子
にそれぞれ与えることを特徴とするクロスコネクトネッ
トワークが得られる。
【0016】また、本発明によれば、第1乃至第N(N
は2以上の整数)の入力ディジタル信号をそれぞれ受け
る第1乃至第Nの入力ラインと、これらの第1乃至第N
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第1および第2のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第1
のマトリックスイッチングユニットに接続されている主
の第1乃至第M(Mは4以上の整数)のスイッチ故障検
出器と、これらの主の第1乃至第Mのスイッチ故障検出
器にそれぞれ接続されている主の第1乃至第Mの切替要
求データ号発生器と、これらの主の第1乃至第Mの切替
要求データ発生器と前記第1のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第2のマトリックスイッチングユニットに接続され
ている副の第1乃至第Mのスイッチ故障検出器と、これ
らの副の第1乃至第Mのスイッチ故障検出器にそれぞれ
接続されている副の第1乃至第Mの切替要求データ発生
器と、これらの副の第1乃至第Mの切替要求データ発生
器と前記第2のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第1および
第2のマトリックススイッチングユニットに接続された
第1乃至第Nの送信スイッチング回路とを具備してな
り、前記第1乃至第Nの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第1乃至第Nの入力ラインにそれぞれ接続されている
第1乃至第Nの入力端子と、これらの第1乃至第Nの入
力端子にそれぞれ接続されている主の第1乃至第Nの出
力端子と、前記第1乃至第Nの入力端子にそれぞれ接続
されている副の第1乃至第Nの出力端子とを有し、前記
第1のマトリックススイッチングユニットは、前記分岐
回路の前記主の第1乃至第Nの出力端子にそれぞれ接続
され第1乃至第Nの入力端子番号をそれぞれ持つ第1乃
至第Nの入力端子と、第1乃至第Nの出力端子番号をそ
れぞれ持つ第1乃至第Nの出力端子と、複数の行列に配
置された主の第1乃至第Mのマトリックススイッチング
回路とを有し、前記第1乃至第Nの入力端子を選択的に
前記第1乃至第Nの出力端子に接続し、前記主の第1乃
至第Mのマトリックススイッチング回路は、第1乃至第
Q(Qは2以上であってN以下の整数)のグループに分
け、各グループが少なくとも2つのマトリックススイッ
チング回路を含み、第1乃至第Qのグループのマトリッ
クススイッチング回路が第1乃至第Qの基板にそれぞれ
形成されており、前記第2のマトリックススイッチング
ユニットは、前記分岐回路の前記副の第1乃至第Nの出
力端子にそれぞれ接続され第1乃至第Nの入力端子番号
をそれぞれ持つ第1乃至第Nの入力端子と、第1乃至第
Nの出力端子番号をそれぞれ持つ第1乃至第Nの出力端
子と、複数の行列に配置されている副の第1乃至第Mの
マトリックススイッチング回路とを有し、前記副の第1
乃至第Nの入力端子を選択的に前記副の第1乃至第Nの
出力端子に接続し、前記副の第1乃至第Mのマトリック
ススイッチング回路は、第1乃至第Qのグループに分
け、各グループが少なくとも2つのマトリックススイッ
チング回路を含み、第1乃至第Qのグループのマトリッ
クススイッチング回路が第1乃至第Qの基板にそれぞれ
形成されており、前記制御部は、前記第1乃至第Nの入
力端子番号に対応して前記第1乃至第Nの出力端子番号
の指定されたものを示す接続情報信号を記憶しているメ
モリと、このメモリおよび前記第1および第2のマトリ
ックスイッチングユニットに接続されている制御ユニッ
トとを有し、この制御ユニットは、前記接続情報信号に
従って前記第1のマトリックスイッチングユニットに第
1乃至第Nの入力端子と前記第1乃至第Nの出力端子番
号の指定されたものにより示される前記第1乃至第Nの
出力端子とをクロスコネクトさせるように制御し、か
つ、前記第2のマトリックスイッチングユニットに第1
乃至第Nの入力端子と前記第1乃至第Nの出力端子番号
の指定されたものにより示される前記第1乃至第Nの出
力端子とをクロスコネクトさせるように制御し、前記主
の第1乃至第Mのスイッチ故障検出器は、それぞれ前記
主の第1乃至第Mのスイッチ回路にそれぞれ接続され、
これらの主の第1乃至第Mのスイッチ回路の故障をそれ
ぞれ検出して主の第1乃至第Mのスイッチ故障信号をそ
れぞれ発生し、前記主の第1乃至第Mの切替要求データ
発生器は、前記主の第1乃至第Mのスイッチ故障検出器
にそれぞれ接続され、前記主の第1乃至第Mのスイッチ
故障信号を受けた時に主の第1乃至第Mの切替要求デー
タを発生し、前記主の処理ユニットは、前記主の第1乃
至第Mの切替要求データ発生器にそれぞれ接続されてい
るとともに前記主の第1乃至第Mのマトリックススイッ
チング回路の行に沿って隣り合った2つの列の間に実質
的に配置されている主の第1乃至第Mの処理回路を有
し、前記主の第1乃至第Mの処理回路が前記主の第1乃
至第Mの切替要求データをそれぞれ受けた時に前記第1
乃至Nの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第1乃至第Mの切替要求データを挿入し
て主の第1乃至Nの処理信号を発生し、前記主の第1乃
至第Mの切替要求データ発生器が前記主の第1乃至第M
の切替要求データをそれぞれ発生しない時に前記第1乃
至Nの入力ディジタル信号のブランクビットフィールド
に前記ゼロ値を示すゼロデータを挿入して主の第1乃至
Nの処理信号を発生し、前記主の処理ユニットは、さら
に主の第1乃至第Mの処理回路に接続されている主のグ
ループ処理回路を有し、前記第1の処理ユニットが前記
主の第1乃至第Mの切替要求データのひとつを主の特定
の切替データムとして受けた時に前記主のグループ処理
回路は前記主の特定の切替データムに対応した前記主の
第1乃至第Mのマトリックススイッチング回路のグルー
プに含まれる複数のマトリックススイッチング回路を通
過する前記第1乃至Nの入力ディジタル信号のブランク
ビットフィールドに前記主の第1乃至第Mの切替要求デ
ータの対応したものを挿入して主の第1乃至Nの処理信
号を発生し、前記副の第1乃至第Mのスイッチ故障検出
器は、それぞれ前記副の第1乃至第Mのスイッチ回路に
それぞれ接続され、これらの副の第1乃至第Mのスイッ
チ回路の故障をそれぞれ検出して副の第1乃至第Mのス
イッチ故障信号をそれぞれ発生し、前記副の第1乃至第
Mの切替要求データ発生器は、前記副の第1乃至第Mの
スイッチ故障検出器にそれぞれ接続され、前記副の第1
乃至第Mのスイッチ故障信号を受けた時に副の第1乃至
第Mの切替要求データを発生し、前記副の処理ユニット
は、前記副の第1乃至第Mの切替要求データ発生器にそ
れぞれ接続されているとともに前記副の第1乃至第Mの
マトリックススイッチング回路の行に沿って隣り合った
2つの列の間に実質的に配置されている副の第1乃至第
Mの処理回路を有し、前記副の第1乃至第Mの処理回路
が前記副の第1乃至第Mの切替要求データをそれぞれ受
けた時に前記第1乃至Nの第入力ディジタル信号のブラ
ンクビットフィールドに前記副の第1乃至第Mの切替要
求データを挿入して副の第1乃至Nの処理信号を発生
し、前記副の第1乃至第Mの切替要求データ発生器が前
記副の第1乃至第Mの切替要求データをそれぞれ発生し
ない時に前記第1乃至Nの第入力ディジタル信号のブラ
ンクビットフィールドに前記ゼロ値を示すゼロデータを
挿入して副の第1乃至Nの処理信号を発生し、前記第2
の処理ユニットは、さらに副の第1乃至第Mの処理回路
に接続されている副のグループ処理回路を有し、前記第
2の処理ユニットが前記副の第1乃至第Mの切替要求デ
ータのひとつを副の特定の切替データムとして受けた時
に前記副のグループ処理回路は前記副の特定の切替デー
タムに対応した前記副の第1乃至第Mのマトリックスス
イッチング回路のグループに含まれる複数のスイッチ回
路を通過する前記第1乃至Nの第入力ディジタル信号の
ブランクビットフィールドに前記副の第1乃至第Mの切
替要求データの対応したものを挿入して副の第1乃至N
の処理信号を発生し、かつ、前記第1乃至第Nの送信ス
イッチング回路は、前記第1のマトリックススイッチン
グユニットの第1乃至第Nの出力端子にそれぞれ接続さ
れた主の第1乃至第Nの送信入力端子と、前記第2のマ
トリックススイッチングユニットの第1乃至第Nの出力
端子にそれぞれ接続された副の第1乃至第Nの送信入力
端子と、第1乃至第Nの送信出力端子と、前記主の第1
乃至第Nの送信入力端子に与えられる前記主の第1乃至
第Nの処理信号の異常を検出する主の第1乃至第Nの異
常信号検出器と、前記副の第1乃至第Nの送信入力端子
に与えられる前記副の第1乃至第Nの処理信号の異常を
検出する副の第1乃至第Nの異常信号検出器と、前記主
の第1乃至第Nの送信入力端子がそれぞれ受ける主の第
1乃至第Nの処理信号の主の第1乃至第Nの切替データ
を検出する主の第1乃至第Nの切替要求データ検出器
と、前記副の第1乃至第Nの送信入力端子がそれぞれ受
ける副の第1乃至第Nの処理信号の主の第1乃至第Nの
切替データを検出する副の第1乃至第Nの切替要求デー
タ検出器とをそれぞれ有し、前記副の第1乃至第Nの異
常信号検出器が前記副の第1乃至第Nの処理信号の異常
を検出した時および前記副の第1乃至第Nの切替要求デ
ータ検出器が前記副の第1乃至第Nの処理信号の副の第
1乃至第Nの切替データをそれぞれ検出した時の少なく
ともひとつの時に前記主の第1乃至第Nの処理信号を前
記主の第1乃至第Nの送信入力端子から第1乃至第Nの
送信出力端子にそれぞれ与え、かつ、前記主の第1乃至
第Nの異常信号検出器が前記主の第1乃至第Nの処理信
号の異常を検出した時および前記主の第1乃至第Nの切
替要求データ検出器が前記主の第1乃至第Nの処理信号
の主の第1乃至第Nの切替データをそれぞれ検出した時
の少なくともひとつの時に前記副の第1乃至第Nの処理
信号を前記副の第1乃至第Nの送信入力端子から第1乃
至第Nの送信出力端子にそれぞれ与えることを特徴とす
るクロスコネクトネットワークが得られる。
は2以上の整数)の入力ディジタル信号をそれぞれ受け
る第1乃至第Nの入力ラインと、これらの第1乃至第N
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第1および第2のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第1
のマトリックスイッチングユニットに接続されている主
の第1乃至第M(Mは4以上の整数)のスイッチ故障検
出器と、これらの主の第1乃至第Mのスイッチ故障検出
器にそれぞれ接続されている主の第1乃至第Mの切替要
求データ号発生器と、これらの主の第1乃至第Mの切替
要求データ発生器と前記第1のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第2のマトリックスイッチングユニットに接続され
ている副の第1乃至第Mのスイッチ故障検出器と、これ
らの副の第1乃至第Mのスイッチ故障検出器にそれぞれ
接続されている副の第1乃至第Mの切替要求データ発生
器と、これらの副の第1乃至第Mの切替要求データ発生
器と前記第2のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第1および
第2のマトリックススイッチングユニットに接続された
第1乃至第Nの送信スイッチング回路とを具備してな
り、前記第1乃至第Nの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第1乃至第Nの入力ラインにそれぞれ接続されている
第1乃至第Nの入力端子と、これらの第1乃至第Nの入
力端子にそれぞれ接続されている主の第1乃至第Nの出
力端子と、前記第1乃至第Nの入力端子にそれぞれ接続
されている副の第1乃至第Nの出力端子とを有し、前記
第1のマトリックススイッチングユニットは、前記分岐
回路の前記主の第1乃至第Nの出力端子にそれぞれ接続
され第1乃至第Nの入力端子番号をそれぞれ持つ第1乃
至第Nの入力端子と、第1乃至第Nの出力端子番号をそ
れぞれ持つ第1乃至第Nの出力端子と、複数の行列に配
置された主の第1乃至第Mのマトリックススイッチング
回路とを有し、前記第1乃至第Nの入力端子を選択的に
前記第1乃至第Nの出力端子に接続し、前記主の第1乃
至第Mのマトリックススイッチング回路は、第1乃至第
Q(Qは2以上であってN以下の整数)のグループに分
け、各グループが少なくとも2つのマトリックススイッ
チング回路を含み、第1乃至第Qのグループのマトリッ
クススイッチング回路が第1乃至第Qの基板にそれぞれ
形成されており、前記第2のマトリックススイッチング
ユニットは、前記分岐回路の前記副の第1乃至第Nの出
力端子にそれぞれ接続され第1乃至第Nの入力端子番号
をそれぞれ持つ第1乃至第Nの入力端子と、第1乃至第
Nの出力端子番号をそれぞれ持つ第1乃至第Nの出力端
子と、複数の行列に配置されている副の第1乃至第Mの
マトリックススイッチング回路とを有し、前記副の第1
乃至第Nの入力端子を選択的に前記副の第1乃至第Nの
出力端子に接続し、前記副の第1乃至第Mのマトリック
ススイッチング回路は、第1乃至第Qのグループに分
け、各グループが少なくとも2つのマトリックススイッ
チング回路を含み、第1乃至第Qのグループのマトリッ
クススイッチング回路が第1乃至第Qの基板にそれぞれ
形成されており、前記制御部は、前記第1乃至第Nの入
力端子番号に対応して前記第1乃至第Nの出力端子番号
の指定されたものを示す接続情報信号を記憶しているメ
モリと、このメモリおよび前記第1および第2のマトリ
ックスイッチングユニットに接続されている制御ユニッ
トとを有し、この制御ユニットは、前記接続情報信号に
従って前記第1のマトリックスイッチングユニットに第
1乃至第Nの入力端子と前記第1乃至第Nの出力端子番
号の指定されたものにより示される前記第1乃至第Nの
出力端子とをクロスコネクトさせるように制御し、か
つ、前記第2のマトリックスイッチングユニットに第1
乃至第Nの入力端子と前記第1乃至第Nの出力端子番号
の指定されたものにより示される前記第1乃至第Nの出
力端子とをクロスコネクトさせるように制御し、前記主
の第1乃至第Mのスイッチ故障検出器は、それぞれ前記
主の第1乃至第Mのスイッチ回路にそれぞれ接続され、
これらの主の第1乃至第Mのスイッチ回路の故障をそれ
ぞれ検出して主の第1乃至第Mのスイッチ故障信号をそ
れぞれ発生し、前記主の第1乃至第Mの切替要求データ
発生器は、前記主の第1乃至第Mのスイッチ故障検出器
にそれぞれ接続され、前記主の第1乃至第Mのスイッチ
故障信号を受けた時に主の第1乃至第Mの切替要求デー
タを発生し、前記主の処理ユニットは、前記主の第1乃
至第Mの切替要求データ発生器にそれぞれ接続されてい
るとともに前記主の第1乃至第Mのマトリックススイッ
チング回路の行に沿って隣り合った2つの列の間に実質
的に配置されている主の第1乃至第Mの処理回路を有
し、前記主の第1乃至第Mの処理回路が前記主の第1乃
至第Mの切替要求データをそれぞれ受けた時に前記第1
乃至Nの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第1乃至第Mの切替要求データを挿入し
て主の第1乃至Nの処理信号を発生し、前記主の第1乃
至第Mの切替要求データ発生器が前記主の第1乃至第M
の切替要求データをそれぞれ発生しない時に前記第1乃
至Nの入力ディジタル信号のブランクビットフィールド
に前記ゼロ値を示すゼロデータを挿入して主の第1乃至
Nの処理信号を発生し、前記主の処理ユニットは、さら
に主の第1乃至第Mの処理回路に接続されている主のグ
ループ処理回路を有し、前記第1の処理ユニットが前記
主の第1乃至第Mの切替要求データのひとつを主の特定
の切替データムとして受けた時に前記主のグループ処理
回路は前記主の特定の切替データムに対応した前記主の
第1乃至第Mのマトリックススイッチング回路のグルー
プに含まれる複数のマトリックススイッチング回路を通
過する前記第1乃至Nの入力ディジタル信号のブランク
ビットフィールドに前記主の第1乃至第Mの切替要求デ
ータの対応したものを挿入して主の第1乃至Nの処理信
号を発生し、前記副の第1乃至第Mのスイッチ故障検出
器は、それぞれ前記副の第1乃至第Mのスイッチ回路に
それぞれ接続され、これらの副の第1乃至第Mのスイッ
チ回路の故障をそれぞれ検出して副の第1乃至第Mのス
イッチ故障信号をそれぞれ発生し、前記副の第1乃至第
Mの切替要求データ発生器は、前記副の第1乃至第Mの
スイッチ故障検出器にそれぞれ接続され、前記副の第1
乃至第Mのスイッチ故障信号を受けた時に副の第1乃至
第Mの切替要求データを発生し、前記副の処理ユニット
は、前記副の第1乃至第Mの切替要求データ発生器にそ
れぞれ接続されているとともに前記副の第1乃至第Mの
マトリックススイッチング回路の行に沿って隣り合った
2つの列の間に実質的に配置されている副の第1乃至第
Mの処理回路を有し、前記副の第1乃至第Mの処理回路
が前記副の第1乃至第Mの切替要求データをそれぞれ受
けた時に前記第1乃至Nの第入力ディジタル信号のブラ
ンクビットフィールドに前記副の第1乃至第Mの切替要
求データを挿入して副の第1乃至Nの処理信号を発生
し、前記副の第1乃至第Mの切替要求データ発生器が前
記副の第1乃至第Mの切替要求データをそれぞれ発生し
ない時に前記第1乃至Nの第入力ディジタル信号のブラ
ンクビットフィールドに前記ゼロ値を示すゼロデータを
挿入して副の第1乃至Nの処理信号を発生し、前記第2
の処理ユニットは、さらに副の第1乃至第Mの処理回路
に接続されている副のグループ処理回路を有し、前記第
2の処理ユニットが前記副の第1乃至第Mの切替要求デ
ータのひとつを副の特定の切替データムとして受けた時
に前記副のグループ処理回路は前記副の特定の切替デー
タムに対応した前記副の第1乃至第Mのマトリックスス
イッチング回路のグループに含まれる複数のスイッチ回
路を通過する前記第1乃至Nの第入力ディジタル信号の
ブランクビットフィールドに前記副の第1乃至第Mの切
替要求データの対応したものを挿入して副の第1乃至N
の処理信号を発生し、かつ、前記第1乃至第Nの送信ス
イッチング回路は、前記第1のマトリックススイッチン
グユニットの第1乃至第Nの出力端子にそれぞれ接続さ
れた主の第1乃至第Nの送信入力端子と、前記第2のマ
トリックススイッチングユニットの第1乃至第Nの出力
端子にそれぞれ接続された副の第1乃至第Nの送信入力
端子と、第1乃至第Nの送信出力端子と、前記主の第1
乃至第Nの送信入力端子に与えられる前記主の第1乃至
第Nの処理信号の異常を検出する主の第1乃至第Nの異
常信号検出器と、前記副の第1乃至第Nの送信入力端子
に与えられる前記副の第1乃至第Nの処理信号の異常を
検出する副の第1乃至第Nの異常信号検出器と、前記主
の第1乃至第Nの送信入力端子がそれぞれ受ける主の第
1乃至第Nの処理信号の主の第1乃至第Nの切替データ
を検出する主の第1乃至第Nの切替要求データ検出器
と、前記副の第1乃至第Nの送信入力端子がそれぞれ受
ける副の第1乃至第Nの処理信号の主の第1乃至第Nの
切替データを検出する副の第1乃至第Nの切替要求デー
タ検出器とをそれぞれ有し、前記副の第1乃至第Nの異
常信号検出器が前記副の第1乃至第Nの処理信号の異常
を検出した時および前記副の第1乃至第Nの切替要求デ
ータ検出器が前記副の第1乃至第Nの処理信号の副の第
1乃至第Nの切替データをそれぞれ検出した時の少なく
ともひとつの時に前記主の第1乃至第Nの処理信号を前
記主の第1乃至第Nの送信入力端子から第1乃至第Nの
送信出力端子にそれぞれ与え、かつ、前記主の第1乃至
第Nの異常信号検出器が前記主の第1乃至第Nの処理信
号の異常を検出した時および前記主の第1乃至第Nの切
替要求データ検出器が前記主の第1乃至第Nの処理信号
の主の第1乃至第Nの切替データをそれぞれ検出した時
の少なくともひとつの時に前記副の第1乃至第Nの処理
信号を前記副の第1乃至第Nの送信入力端子から第1乃
至第Nの送信出力端子にそれぞれ与えることを特徴とす
るクロスコネクトネットワークが得られる。
【0017】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【0018】図1を参照すると、本発明の第1の実施例
によるクロスコネクトネットワークは、図14乃至図1
8と同じ参照符号で示された同じ部分を有する。図1お
よび図2に示すように、本発明のクロスコネクトネット
ワークは、前記第1のマトリックススイッチングユニッ
ト35に接続されいる主のスイッチ故障検出ユニット7
3を有する。図3に示すように、前記主の第1乃至第M
のスイッチ故障検出ユニット73は、主の第1乃至第M
のスイッチ故障検出器79−1〜79−Mを有する。こ
れらの主の第1乃至第Mのスイッチ故障検出器79−1
〜79−Mは、それぞれ前記主の第1乃至第Mのマトリ
ックススイッチング回路41−1〜41−Nにそれぞれ
接続され、これらの主の第1乃至第Mのマトリックスス
イッチング回路41−1〜41−Nの故障をそれぞれ検
出して主の第1乃至第Mのスイッチ故障信号をそれぞれ
発生する。
によるクロスコネクトネットワークは、図14乃至図1
8と同じ参照符号で示された同じ部分を有する。図1お
よび図2に示すように、本発明のクロスコネクトネット
ワークは、前記第1のマトリックススイッチングユニッ
ト35に接続されいる主のスイッチ故障検出ユニット7
3を有する。図3に示すように、前記主の第1乃至第M
のスイッチ故障検出ユニット73は、主の第1乃至第M
のスイッチ故障検出器79−1〜79−Mを有する。こ
れらの主の第1乃至第Mのスイッチ故障検出器79−1
〜79−Mは、それぞれ前記主の第1乃至第Mのマトリ
ックススイッチング回路41−1〜41−Nにそれぞれ
接続され、これらの主の第1乃至第Mのマトリックスス
イッチング回路41−1〜41−Nの故障をそれぞれ検
出して主の第1乃至第Mのスイッチ故障信号をそれぞれ
発生する。
【0019】図1に示すように、主の切替要求データ発
生ユニット75は、前記主のスイッチ故障検出ユニット
73に接続されている。図4に示すように、前記主の切
替要求データ発生ユニット75は、主の第1乃至第Mの
切替要求データ発生器81−1〜81−Mを有してい
る。これらの主の第1乃至第Mの切替要求データ発生器
81−1〜81−Mは、前記主の第1乃至第Mのスイッ
チ故障検出器79−1〜79−Mにそれぞれ接続され、
前記主の第1乃至第Mのスイッチ故障信号を受けた時に
主の第1乃至第Mの切替要求データを発生する。
生ユニット75は、前記主のスイッチ故障検出ユニット
73に接続されている。図4に示すように、前記主の切
替要求データ発生ユニット75は、主の第1乃至第Mの
切替要求データ発生器81−1〜81−Mを有してい
る。これらの主の第1乃至第Mの切替要求データ発生器
81−1〜81−Mは、前記主の第1乃至第Mのスイッ
チ故障検出器79−1〜79−Mにそれぞれ接続され、
前記主の第1乃至第Mのスイッチ故障信号を受けた時に
主の第1乃至第Mの切替要求データを発生する。
【0020】図1に示すように、主の処理ユニット77
は、主の切替要求データ発生ユニット75と前記第1の
マトリックススイッチング回路35との間に接続されて
いる。前記主の処理ユニット77は、図5に示すよう
に、主の第1乃至第Mの処理回路83−1〜83−Mを
有している。これらの主の第1乃至第Mの処理回路83
−1〜83−Mは、前記主の第1乃至第Mの切替要求デ
ータ発生器81−1〜81−Mにそれぞれ接続されてい
るとともに前記主の第1乃至第Mのマトリックススイッ
チング回路41−1〜41−Mの行に沿って隣り合った
2つの列の間に実質的に配置されている。
は、主の切替要求データ発生ユニット75と前記第1の
マトリックススイッチング回路35との間に接続されて
いる。前記主の処理ユニット77は、図5に示すよう
に、主の第1乃至第Mの処理回路83−1〜83−Mを
有している。これらの主の第1乃至第Mの処理回路83
−1〜83−Mは、前記主の第1乃至第Mの切替要求デ
ータ発生器81−1〜81−Mにそれぞれ接続されてい
るとともに前記主の第1乃至第Mのマトリックススイッ
チング回路41−1〜41−Mの行に沿って隣り合った
2つの列の間に実質的に配置されている。
【0021】主の処理ユニット77は、前記主の第1乃
至第Mの処理回路83−1〜83−Mが前記主の第1乃
至第Mの切替要求データをそれぞれ受けた時に前記第1
乃至Nの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第1乃至第Mの切替要求データを挿入し
て主の第1乃至Nの処理信号を発生する。前記第1の処
理ユニット77は、前記主の第1乃至第Mの切替要求デ
ータ発生器81−1〜81−Mが前記主の第1乃至第M
の切替要求データをそれぞれ発生しない時に前記第1乃
至Nの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して主の第1乃
至Nの処理信号を発生する。
至第Mの処理回路83−1〜83−Mが前記主の第1乃
至第Mの切替要求データをそれぞれ受けた時に前記第1
乃至Nの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第1乃至第Mの切替要求データを挿入し
て主の第1乃至Nの処理信号を発生する。前記第1の処
理ユニット77は、前記主の第1乃至第Mの切替要求デ
ータ発生器81−1〜81−Mが前記主の第1乃至第M
の切替要求データをそれぞれ発生しない時に前記第1乃
至Nの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して主の第1乃
至Nの処理信号を発生する。
【0022】第1のスイッチ故障検出ユニット85は、
図1および図6に示すように前記第2のマトリイックス
スイッチングユニット43に接続されている。この第1
のスイッチ故障検出ユニット85は、図7に示すよう
に、副の第1乃至第Mのスイッチ故障検出器91−1〜
91−Mを有している。前記副の第1乃至第Mのスイッ
チ故障検出器91−1〜91−Mは、それぞれ前記副の
第1乃至第Mのマトリックススイッチング回路49−1
〜49−Mにそれぞれ接続され、これらの副の第1乃至
第Mのマトリックススイッチング回路49−1〜49−
Mの故障をそれぞれ検出して副の第1乃至第Mのスイッ
チ故障信号をそれぞれ発生する。
図1および図6に示すように前記第2のマトリイックス
スイッチングユニット43に接続されている。この第1
のスイッチ故障検出ユニット85は、図7に示すよう
に、副の第1乃至第Mのスイッチ故障検出器91−1〜
91−Mを有している。前記副の第1乃至第Mのスイッ
チ故障検出器91−1〜91−Mは、それぞれ前記副の
第1乃至第Mのマトリックススイッチング回路49−1
〜49−Mにそれぞれ接続され、これらの副の第1乃至
第Mのマトリックススイッチング回路49−1〜49−
Mの故障をそれぞれ検出して副の第1乃至第Mのスイッ
チ故障信号をそれぞれ発生する。
【0023】図1に示すように、第2の切替要求データ
発生ユニット87は、前記スイッチ故障検出ユニット8
5に接続されている。前記副の切替要求データ発生ユニ
ット87は、図8に示すように、副の第1乃至第Mの切
替要求データ発生器93−1〜93−Mを有している。
前記副の第1乃至第Mの切替要求データ発生器93−1
〜93−Mは、前記副の第1乃至第Mのスイッチ故障検
出器91−1〜91−Mにそれぞれ接続され、前記副の
第1乃至第Mのスイッチ故障信号を受けた時に副の第1
乃至第Mの切替要求データを発生する。
発生ユニット87は、前記スイッチ故障検出ユニット8
5に接続されている。前記副の切替要求データ発生ユニ
ット87は、図8に示すように、副の第1乃至第Mの切
替要求データ発生器93−1〜93−Mを有している。
前記副の第1乃至第Mの切替要求データ発生器93−1
〜93−Mは、前記副の第1乃至第Mのスイッチ故障検
出器91−1〜91−Mにそれぞれ接続され、前記副の
第1乃至第Mのスイッチ故障信号を受けた時に副の第1
乃至第Mの切替要求データを発生する。
【0024】副の処理ユニット89は、前記副の切替要
求データ発生ユニット87と前記第1のマトリックスス
イッチングユニット43との間に接続されている。前記
副の処理ユニット89は、図9に示すように、副の第1
乃至第Mの処理回路95−1〜95−Mを有している。
これらの副の第1乃至第Mの処理回路95−1〜95−
Mは、前記副の第1乃至第Mの切替要求データ発生器9
3−1〜93−Mにそれぞれ接続されているとともに前
記副の第1乃至第Mのマトリックススイッチング回路4
9−1〜49−Mの行に沿って隣り合った2つの列の間
に実質的に配置されている。
求データ発生ユニット87と前記第1のマトリックスス
イッチングユニット43との間に接続されている。前記
副の処理ユニット89は、図9に示すように、副の第1
乃至第Mの処理回路95−1〜95−Mを有している。
これらの副の第1乃至第Mの処理回路95−1〜95−
Mは、前記副の第1乃至第Mの切替要求データ発生器9
3−1〜93−Mにそれぞれ接続されているとともに前
記副の第1乃至第Mのマトリックススイッチング回路4
9−1〜49−Mの行に沿って隣り合った2つの列の間
に実質的に配置されている。
【0025】前記副の処理ユニット89は、前記副の第
1乃至第Mの処理回路95−1〜95−Mが前記副の第
1乃至第Mの切替要求データをそれぞれ受けた時に前記
第1乃至Nの入力ディジタル信号のブランクビットフィ
ールドに前記副の第1乃至第Mの切替要求データを挿入
して副の第1乃至Nの処理信号を発生する。前記副の処
理ユニット89は、前記副の第1乃至第Mの切替要求デ
ータ発生器93−1〜93−Mが前記副の第1乃至第M
の切替要求データをそれぞれ発生しない時に前記第1乃
至Nの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して副の第1乃
至Nの処理信号を発生する。
1乃至第Mの処理回路95−1〜95−Mが前記副の第
1乃至第Mの切替要求データをそれぞれ受けた時に前記
第1乃至Nの入力ディジタル信号のブランクビットフィ
ールドに前記副の第1乃至第Mの切替要求データを挿入
して副の第1乃至Nの処理信号を発生する。前記副の処
理ユニット89は、前記副の第1乃至第Mの切替要求デ
ータ発生器93−1〜93−Mが前記副の第1乃至第M
の切替要求データをそれぞれ発生しない時に前記第1乃
至Nの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して副の第1乃
至Nの処理信号を発生する。
【0026】図1に示すように、前記第1乃至第Nの送
信スイッチング回路57−1〜57−Nは、前記主の第
1乃至第Nの送信入力端子59−1〜59−Nが前記第
1の処理ユニット77を介して前記主の第1乃至Nの処
理信号を受け、前記副の第1乃至第Nの送信入力端子6
1−1〜61−Nが前記副の処理ユニット89を介して
前記副の第1乃至Nの処理信号を受け、前記主の第1乃
至第Nの異常信号検出器65−1〜65−Nが前記主の
第1乃至Nの処理信号の異常を検出し、前記副の第1乃
至第Nの異常信号検出器67−1〜67−Nが前記副の
第1乃至Nの処理信号の異常を検出し、前記主の第1乃
至第Nの切替要求データ検出器65−1〜65−Nが前
記主の第1乃至Nの処理信号の主の第1乃至第Nの切替
データを検出し、かつ、前記副の第1乃至第Nの切替要
求データ検出器99−1〜99−Nが前記副の第1乃至
第Nの処理信号の副の第1乃至第Nの切替データを検出
する。
信スイッチング回路57−1〜57−Nは、前記主の第
1乃至第Nの送信入力端子59−1〜59−Nが前記第
1の処理ユニット77を介して前記主の第1乃至Nの処
理信号を受け、前記副の第1乃至第Nの送信入力端子6
1−1〜61−Nが前記副の処理ユニット89を介して
前記副の第1乃至Nの処理信号を受け、前記主の第1乃
至第Nの異常信号検出器65−1〜65−Nが前記主の
第1乃至Nの処理信号の異常を検出し、前記副の第1乃
至第Nの異常信号検出器67−1〜67−Nが前記副の
第1乃至Nの処理信号の異常を検出し、前記主の第1乃
至第Nの切替要求データ検出器65−1〜65−Nが前
記主の第1乃至Nの処理信号の主の第1乃至第Nの切替
データを検出し、かつ、前記副の第1乃至第Nの切替要
求データ検出器99−1〜99−Nが前記副の第1乃至
第Nの処理信号の副の第1乃至第Nの切替データを検出
する。
【0027】前記第1乃至第Nの送信スイッチング回路
57−1〜57−Nは、前記副の第1乃至第Nの異常信
号検出器67−1〜67−Nが前記副の第1乃至Nの処
理信号の異常をそれぞれ検出した時および前記副の第1
乃至第Nの切替デ−タ検出器99−1〜99−Nが前記
副の第1乃至第Nの処理信号の副の第1乃至第Nの切替
データをそれぞれ検出した時の少なくともひとつの時
に、前記主の第1乃至第Nの処理信号を前記主の第1乃
至第Nの送信入力端子59−1〜59−Nから第1乃至
第Nの送信出力端子63−1〜63−Nにそれぞれ与え
る。
57−1〜57−Nは、前記副の第1乃至第Nの異常信
号検出器67−1〜67−Nが前記副の第1乃至Nの処
理信号の異常をそれぞれ検出した時および前記副の第1
乃至第Nの切替デ−タ検出器99−1〜99−Nが前記
副の第1乃至第Nの処理信号の副の第1乃至第Nの切替
データをそれぞれ検出した時の少なくともひとつの時
に、前記主の第1乃至第Nの処理信号を前記主の第1乃
至第Nの送信入力端子59−1〜59−Nから第1乃至
第Nの送信出力端子63−1〜63−Nにそれぞれ与え
る。
【0028】前記第1乃至第Nの送信スイッチング回路
57−1〜57−Nは、前記主の第1乃至第Nの異常信
号検出器65−1〜65−Nが前記主の第1乃至Nの処
理信号の異常を検出した時および前記主の第1乃至第N
の切替要求データ検出器97−1〜97−Nが前記主の
第1乃至第Nの処理信号の主の第1乃至第Nの切替デー
タをそれぞれ検出した時の少なくともひとつの時に,前
記副の第1乃至第Nの処理信号を前記副の第1乃至第N
の送信入力端子から第1乃至第Nの送信出力端子にそれ
ぞれ与える。
57−1〜57−Nは、前記主の第1乃至第Nの異常信
号検出器65−1〜65−Nが前記主の第1乃至Nの処
理信号の異常を検出した時および前記主の第1乃至第N
の切替要求データ検出器97−1〜97−Nが前記主の
第1乃至第Nの処理信号の主の第1乃至第Nの切替デー
タをそれぞれ検出した時の少なくともひとつの時に,前
記副の第1乃至第Nの処理信号を前記副の第1乃至第N
の送信入力端子から第1乃至第Nの送信出力端子にそれ
ぞれ与える。
【0029】次に、本発明の第2の実施例を図面を参照
して説明する。
して説明する。
【0030】図10乃至図13を参照すると、本発明の
第2の実施例によるクロスコネクトネットワークは、図
1乃至図12と同じ参照符号で示された同じ部分を有す
る。
第2の実施例によるクロスコネクトネットワークは、図
1乃至図12と同じ参照符号で示された同じ部分を有す
る。
【0031】図10に示すように、前記主の第1乃至第
Mのマトリックススイッチング回路41−1〜41−M
は、第1乃至第Q(Qは2以上であってN以下の整数)
のグループに分け、各グループが少なくとも2つのマト
リックススイッチング回路を含み、第1乃至第Qのグル
ープのマトリックススイッチング回路41−1〜41−
Mが第1乃至第Qの基板101−1〜101−Qにそれ
ぞれグループごとに形成されている。
Mのマトリックススイッチング回路41−1〜41−M
は、第1乃至第Q(Qは2以上であってN以下の整数)
のグループに分け、各グループが少なくとも2つのマト
リックススイッチング回路を含み、第1乃至第Qのグル
ープのマトリックススイッチング回路41−1〜41−
Mが第1乃至第Qの基板101−1〜101−Qにそれ
ぞれグループごとに形成されている。
【0032】図11に示すように、前記副の第1乃至第
Mのマトリックススイッチング回路49−1〜49−M
は、第1乃至第Qのグループに分け、各グループが少な
くとも2つのマトリックススイッチング回路を含み、第
1乃至第Qのグループのマトリックススイッチング回路
49−1〜49−Mが第1乃至第Qの基板102−1〜
102−Qにそれぞれグループごとに形成されいる。
Mのマトリックススイッチング回路49−1〜49−M
は、第1乃至第Qのグループに分け、各グループが少な
くとも2つのマトリックススイッチング回路を含み、第
1乃至第Qのグループのマトリックススイッチング回路
49−1〜49−Mが第1乃至第Qの基板102−1〜
102−Qにそれぞれグループごとに形成されいる。
【0033】図12に示すように、前記主の処理ユニッ
ト77は、さらに前記主の第1乃至第Mの処理回路83
−1〜83−Mに接続されている主のグループ処理回路
103を有している。前記主の処理ユニット77が前記
主の第1乃至第Mの切替要求データのひとつを主の特定
の切替データムとして受けた時に、前記主のグループ処
理回路103は前記主の特定の切替データムに対応した
前記主の第1乃至第Mのマトリックススイッチング回路
41−1〜41−Mのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記第1乃至Nの主
の処理信号のブランクビットフィールドに前記主の第1
乃至第Mの切替要求データの対応したものを挿入して主
の第1乃至Nの処理信号を発生する。
ト77は、さらに前記主の第1乃至第Mの処理回路83
−1〜83−Mに接続されている主のグループ処理回路
103を有している。前記主の処理ユニット77が前記
主の第1乃至第Mの切替要求データのひとつを主の特定
の切替データムとして受けた時に、前記主のグループ処
理回路103は前記主の特定の切替データムに対応した
前記主の第1乃至第Mのマトリックススイッチング回路
41−1〜41−Mのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記第1乃至Nの主
の処理信号のブランクビットフィールドに前記主の第1
乃至第Mの切替要求データの対応したものを挿入して主
の第1乃至Nの処理信号を発生する。
【0034】図13に示すように、前記副の処理ユニッ
ト89は、さらに前記副の第1乃至第Mの処理回路95
−1〜95−Mに接続されている副のグループ処理回路
104を有している。前記副の処理ユニット91が前記
副の第1乃至第Mの切替要求データのひとつを副の特定
の切替データムとして受けた時に、前記副のグループ処
理回路104は前記副の特定の切替データムに対応した
前記副の第1乃至第Mのマトリックススイッチング回路
49−1〜49−Mのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記副の第1乃至N
の処理信号のブランクビットフィールドに前記副の第1
乃至第Mの切替要求データの対応したものを挿入して副
の第1乃至Nの処理信号を発生する。
ト89は、さらに前記副の第1乃至第Mの処理回路95
−1〜95−Mに接続されている副のグループ処理回路
104を有している。前記副の処理ユニット91が前記
副の第1乃至第Mの切替要求データのひとつを副の特定
の切替データムとして受けた時に、前記副のグループ処
理回路104は前記副の特定の切替データムに対応した
前記副の第1乃至第Mのマトリックススイッチング回路
49−1〜49−Mのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記副の第1乃至N
の処理信号のブランクビットフィールドに前記副の第1
乃至第Mの切替要求データの対応したものを挿入して副
の第1乃至Nの処理信号を発生する。
【0035】なお、図1乃至図9に示す第1の実施例に
おいて、前記第1および第2のスイッチ故障検出ユニッ
ト73,85と、前記第1および第2の切替要求データ
発生ユニット75,87と、前記主および副の処理ユニ
ット77,89と、前記主の第1乃至Nの切替要求デー
タ検出器97−1〜97−Nと、前記副の第1乃至Nの
切替要求データ検出器99−1〜99−Nとは、無くて
も良い。
おいて、前記第1および第2のスイッチ故障検出ユニッ
ト73,85と、前記第1および第2の切替要求データ
発生ユニット75,87と、前記主および副の処理ユニ
ット77,89と、前記主の第1乃至Nの切替要求デー
タ検出器97−1〜97−Nと、前記副の第1乃至Nの
切替要求データ検出器99−1〜99−Nとは、無くて
も良い。
【0036】
【発明の効果】本発明は、使用することができるマトリ
ックススイッチング回路が多くなるから、出力送信信号
を確実に送出することができる。
ックススイッチング回路が多くなるから、出力送信信号
を確実に送出することができる。
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】図1の第1の実施例における第1のマトリック
ススイッチング回路を示すブロック図である。
ススイッチング回路を示すブロック図である。
【図3】図1の第1の実施例における第1のスイッチ故
障検出ユニットを示すブロック図である。
障検出ユニットを示すブロック図である。
【図4】図1の第1の実施例における第1の切替要求デ
ータ発生ユニットを示すブロック図である。
ータ発生ユニットを示すブロック図である。
【図5】図1の第1の実施例における主の処理ユニット
を示すブロック図である。
を示すブロック図である。
【図6】図1の第1の実施例における第2のマトリック
ススイッチング回路を示すブロック図である。
ススイッチング回路を示すブロック図である。
【図7】図1の第1の実施例における第2のスイッチ故
障検出ユニットを示すブロック図である。
障検出ユニットを示すブロック図である。
【図8】図1の第1の実施例における第2の切替要求デ
ータ発生ユニットを示すブロック図である。
ータ発生ユニットを示すブロック図である。
【図9】図1の第1の実施例における副の処理ユニット
を示すブロック図である。
を示すブロック図である。
【図10】第2の実施例における第1のマトリックスス
イッチング回路を示すブロック図である。
イッチング回路を示すブロック図である。
【図11】第2の実施例における第2のマトリックスス
イッチング回路を示すブロック図である。
イッチング回路を示すブロック図である。
【図12】第2の実施例における主の処理ユニットを示
すブロック図である。
すブロック図である。
【図13】第2の実施例における副の処理ユニットを示
すブロック図である。
すブロック図である。
【図14】従来のクロスコネクトネットワークを示すブ
ロック図である。
ロック図である。
【図15】図14の従来のクロスコネクトネットワーク
に用いる入力ディジタル信号を説明するための図であ
る。
に用いる入力ディジタル信号を説明するための図であ
る。
【図16】図14の従来のクロスコネクトネットワーク
における第1のマトリックススイッチングユニットを示
すブロック図である。
における第1のマトリックススイッチングユニットを示
すブロック図である。
【図17】図14の従来のクロスコネクトネットワーク
における第2のマトリックススイッチングユニットを示
すブロック図である。
における第2のマトリックススイッチングユニットを示
すブロック図である。
【図18】図14の従来のクロスコネクトネットワーク
における制御部のメモリの内容を説明するための図であ
る。
における制御部のメモリの内容を説明するための図であ
る。
25 分岐回路 35 第1のマトリックススイッチングユニット 43 第2のマトリックススイッチングユニット 51 制御部 53 メモリ 55 制御ユニット 57−1〜57−N 送信スイッチング回路 65−1〜65−N,67−1〜67−N 異常信号
検出器 73,85 スイッチ故障検出ユニット 75,87 切替要求データ発生ユニット 77,89 処理ユニット 97−1〜97−N,99−1〜99−N 切替要求
データ検出器
検出器 73,85 スイッチ故障検出ユニット 75,87 切替要求データ発生ユニット 77,89 処理ユニット 97−1〜97−N,99−1〜99−N 切替要求
データ検出器
Claims (3)
- 【請求項1】 第1乃至第N(Nは2以上の整数)の入
力ディジタル信号をそれぞれ受ける第1乃至第Nの入力
ラインと、これらの第1乃至第Nの入力ラインに接続さ
れている分岐回路と、この分岐回路にそれぞれ接続され
ている第1および第2のマトリックスイッチングユニッ
トと、これらのマトリックススイッチングユニットに接
続されている制御部と、前記第1および第2のマトリッ
クススイッチングユニットに接続されている第1乃至第
Nの送信スイッチング回路とを具備してなり、 前記分岐回路は、前記第1乃至第Nの入力ラインにそれ
ぞれ接続されている第1乃至第Nの入力端子と、これら
の第1乃至第Nの入力端子にそれぞれ接続されている主
の第1乃至第Nの出力端子と、前記第1乃至第Nの入力
端子にそれぞれ接続されている副の第1乃至第Nの出力
端子とを有し、 前記第1のマトリックススイッチングユニットは、前記
分岐回路の前記主の第1乃至第Nの出力端子にそれぞれ
接続され第1乃至第Nの入力端子番号をそれぞれ持つ第
1乃至第Nの入力端子と、第1乃至第Nの出力端子番号
をそれぞれ持つ第1乃至第Nの出力端子とを有し、前記
第1乃至第Nの入力端子を選択的に前記第1乃至第Nの
出力端子に接続し、 前記第2のマトリックススイッチングユニットは、前記
分岐回路の前記副の第1乃至第Nの出力端子にそれぞれ
接続され第1乃至第Nの入力端子番号をそれぞれ持つ第
1乃至第Nの入力端子と、第1乃至第Nの出力端子番号
をそれぞれ持つ第1乃至第Nの出力端子とを有し、前記
副の第1乃至第Nの入力端子を選択的に前記副の第1乃
至第Nの出力端子に接続し、 前記制御部は、前記第1乃至第Nの入力端子番号に対応
して前記第1乃至第Nの出力端子番号の指定されたもの
を示す接続情報信号を記憶しているメモリと、このメモ
リおよび前記第1および第2のマトリックススイッチン
グユニットに接続されている制御ユニットとを有し、こ
の制御ユニットは、前記接続情報信号に従って前記第1
のマトリックスイッチングユニットに第1乃至第Nの入
力端子と前記第1乃至第Nの出力端子番号の指定された
ものにより示される前記第1乃至第Nの出力端子とをク
ロスコネクトさせるように制御し、かつ、前記第2のマ
トリックスイッチングユニットに第1乃至第Nの入力端
子と前記第1乃至第Nの出力端子番号の指定されたもの
により示される前記第1乃至第Nの出力端子とをクロス
コネクトさせるように制御し、かつ、 前記第1乃至第Nの送信スイッチング回路は、前記第1
のマトリックススイッチングユニットの第1乃至第Nの
出力端子にそれぞれ接続されている主の第1乃至第Nの
送信入力端子と、前記第2のマトリックススイッチング
ユニットの第1乃至第Nの出力端子にそれぞれ接続され
ている副の第1乃至第Nの送信入力端子と、第1乃至第
Nの送信出力端子と、前記主の第1乃至第Nの送信入力
端子に与えられる前記入力ディジタル信号の異常を検出
する主の第1乃至第Nの異常信号検出器と、前記副の第
1乃至第Nの送信入力端子に与えられる前記入力ディジ
タル信号の異常を検出する副の第1乃至第Nの異常信号
検出器とをそれぞれ有し、前記副の第1乃至第Nの異常
信号検出器が前記入力ディジタル信号の異常を検出した
時に前記入力ディジタル信号を前記主の第1乃至第Nの
送信入力端子から第1乃至第Nの送信出力端子に与え、
かつ、前記主の第1乃至第Nの異常信号検出器が前記入
力ディジタル信号の異常を検出した時に前記入力ディジ
タル信号を前記副の第1乃至第Nの送信入力端子から第
1乃至第Nの送信出力端子に与えることを特徴とするク
ロスコネクトネットワーク。 - 【請求項2】 第1乃至第N(Nは2以上の整数)の入
力ディジタル信号をそれぞれ受ける第1乃至第Nの入力
ラインと、これらの第1乃至第Nの入力ラインに接続さ
れている分岐回路と、この分岐回路にそれぞれ接続され
ている第1および第2のマトリックスイッチングユニッ
トと、これらのマトリックススイッチングユニットに接
続されている制御部と、前記第1のマトリックスイッチ
ングユニットに接続されている主の第1乃至第M(Mは
4以上の整数)のスイッチ故障検出器と、これらの主の
第1乃至第Mのスイッチ故障検出器にそれぞれ接続され
ている主の第1乃至第Mの切替要求データ号発生器と、
これらの主の第1乃至第Mの切替要求データ発生器と前
記第1のマトリックスイッチングユニットとの間に接続
されている主の処理ユニットと、前記第2のマトリック
スイッチングユニットに接続されている副の第1乃至第
Mのスイッチ故障検出器と、これらの副の第1乃至第M
のスイッチ故障検出器にそれぞれ接続されている副の第
1乃至第Mの切替要求データ発生器と、これらの副の第
1乃至第Mの切替要求データ発生器と前記第2のマトリ
ックスイッチングユニットとの間に接続されている副の
処理ユニットと、前記第1および第2のマトリックスス
イッチングユニットに接続された第1乃至第Nの送信ス
イッチング回路とを具備してなり、 前記第1乃至第Nの入力ラインが受ける前記入力ディジ
タル信号の各々は、送信データフィールドと、ゼロ値を
表すブランクビットとを持ちかつ周期的に現れるブラン
クビットフィールドとを有し、 前記分岐回路は、前記第1乃至第Nの入力ラインにそれ
ぞれ接続されている第1乃至第Nの入力端子と、これら
の第1乃至第Nの入力端子にそれぞれ接続されている主
の第1乃至第Nの出力端子と、前記第1乃至第Nの入力
端子にそれぞれ接続されている副の第1乃至第Nの出力
端子とを有し、 前記第1のマトリックススイッチングユニットは、前記
分岐回路の前記主の第1乃至第Nの出力端子にそれぞれ
接続され第1乃至第Nの入力端子番号をそれぞれ持つ第
1乃至第Nの入力端子と、第1乃至第Nの出力端子番号
をそれぞれ持つ第1乃至第Nの出力端子と、複数の行列
に配置された主の第1乃至第Mのマトリックススイッチ
ング回路とを有し、前記第1乃至第Nの入力端子を選択
的に前記第1乃至第Nの出力端子に接続し、 前記第2のマトリックススイッチングユニットは、前記
分岐回路の前記副の第1乃至第Nの出力端子にそれぞれ
接続され第1乃至第Nの入力端子番号をそれぞれ持つ第
1乃至第Nの入力端子と、第1乃至第Nの出力端子番号
をそれぞれ持つ第1乃至第Nの出力端子と、複数の行列
に配置されている副の第1乃至第Mのマトリックススイ
ッチング回路とを有し、前記副の第1乃至第Nの入力端
子を選択的に前記副の第1乃至第Nの出力端子に接続
し、 前記制御部は、前記第1乃至第Nの入力端子番号に対応
して前記第1乃至第Nの出力端子番号の指定されたもの
を示す接続情報信号を記憶しているメモリと、このメモ
リおよび前記第1および第2のマトリックスイッチング
ユニットに接続されている制御ユニットとを有し、制御
ユニットは、この前記接続情報信号に従って前記第1の
マトリックスイッチングユニットに第1乃至第Nの入力
端子と前記第1乃至第Nの出力端子番号の指定されたも
のにより示される前記第1乃至第Nの出力端子とをクロ
スコネクトさせるように制御し、かつ、前記第2のマト
リックスイッチングユニットに第1乃至第Nの入力端子
と前記第1乃至第Nの出力端子番号の指定されたものに
より示される前記第1乃至第Nの出力端子とをクロスコ
ネクトさせるように制御し、 前記主の第1乃至第Mのスイッチ故障検出器は、それぞ
れ前記主の第1乃至第Mのマトリックススイッチング回
路にそれぞれ接続され、これらの主の第1乃至第Mのマ
トリックススイッチング回路の故障をそれぞれ検出して
主の第1乃至第Mのスイッチ故障信号をそれぞれ発生
し、 前記主の第1乃至第Mの切替要求データ発生器は、前記
主の第1乃至第Mのスイッチ故障検出器にそれぞれ接続
され、前記主の第1乃至第Mのスイッチ故障信号を受け
た時に主の第1乃至第Mの切替要求データを発生し、 前記主の処理ユニットは、前記主の第1乃至第Mの切替
要求データ発生器にそれぞれ接続されているとともに前
記主の第1乃至第Mのマトリックススイッチング回路の
行に沿って隣り合った2つの列の間に実質的に配置され
ている主の第1乃至第Mの処理回路を有し、前記主の第
1乃至第Mの処理回路が前記主の第1乃至第Mの切替要
求データをそれぞれ受けた時に前記第1乃至Nの第入力
ディジタル信号のブランクビットフィールドに前記主の
第1乃至第Mの切替要求データを挿入して主の第1乃至
Nの処理信号を発生し、かつ、前記主の第1乃至第Mの
切替要求データ発生器が前記主の第1乃至第Mの切替要
求データをそれぞれ発生しない時に前記第1乃至Nの第
入力ディジタル信号のブランクビットフィールドに前記
ゼロ値を示すゼロデータを挿入して主の第1乃至Nの処
理信号を発生し、 前記副の第1乃至第Mのスイッチ故障検出器は、それぞ
れ前記副の第1乃至第Mのマトリックススイッチング回
路にそれぞれ接続され、これらの副の第1乃至第Mのマ
トリックススイッチング回路の故障をそれぞれ検出して
副の第1乃至第Mのスイッチ故障信号をそれぞれ発生
し、 前記副の第1乃至第Mの切替要求データ発生器は、前記
副の第1乃至第Mのスイッチ故障検出器にそれぞれ接続
され、前記副の第1乃至第Mのスイッチ故障信号を受け
た時に副の第1乃至第Mの切替要求データを発生し、 前記副の処理ユニットは、前記副の第1乃至第Mの切替
要求データ発生器にそれぞれ接続されているとともに前
記副の第1乃至第Mのマトリックススイッチング回路の
行に沿って隣り合った2つの列の間に実質的に配置され
ている副の第1乃至第Mの処理回路を有し、前記副の第
1乃至第Mの処理回路が前記副の第1乃至第Mの切替要
求データをそれぞれ受けた時に前記第1乃至Nの第入力
ディジタル信号のブランクビットフィールドに前記副の
第1乃至第Mの切替要求データを挿入して副の第1乃至
Nの処理信号を発生し、かつ、前記副の第1乃至第Mの
切替要求データ発生器が前記副の第1乃至第Mの切替要
求データをそれぞれ発生しない時に前記第1乃至Nの第
入力ディジタル信号のブランクビットフィールドに前記
ゼロ値を示すゼロデータを挿入して副の第1乃至Nの処
理信号を発生し、かつ、 前記第1乃至第Nの送信スイッチング回路は、前記第1
のマトリックススイッチングユニットの第1乃至第Nの
出力端子にそれぞれ接続された主の第1乃至第Nの送信
入力端子と、前記第2のマトリックススイッチングユニ
ットの第1乃至第Nの出力端子にそれぞれ接続された副
の第1乃至第Nの送信入力端子と、第1乃至第Nの送信
出力端子と、前記主の第1乃至第Nの送信入力端子に与
えられる前記主の第1乃至第Nの処理信号の異常を検出
する主の第1乃至第Nの異常信号検出器と、前記副の第
1乃至第Nの送信入力端子に与えられる前記副の第1乃
至第Nの処理信号の異常を検出する副の第1乃至第Nの
異常信号検出器と、前記主の第1乃至第Nの送信入力端
子がそれぞれ受ける主の第1乃至第Nの処理信号の主の
第1乃至第Nの切替データを検出する主の第1乃至第N
の切替要求データ検出器と、前記副の第1乃至第Nの送
信入力端子がそれぞれ受ける副の第1乃至第Nの処理信
号の主の第1乃至第Nの切替データを検出する副の第1
乃至第Nの切替要求データ検出器とをそれぞれ有し、前
記副の第1乃至第Nの異常信号検出器が前記副の第1乃
至第Nの処理信号の異常を検出した時および前記副の第
1乃至第Nの切替要求データ検出器が前記副の第1乃至
第Nの処理信号の副の第1乃至第Nの切替データをそれ
ぞれ検出した時の少なくともひとつの時に前記主の第1
乃至第Nの処理信号を前記主の第1乃至第Nの送信入力
端子から第1乃至第Nの送信出力端子にそれぞれ与え、
かつ、前記主の第1乃至第Nの異常信号検出器が前記主
の第1乃至第Nの処理信号の異常を検出した時および前
記主の第1乃至第Nの切替要求データ検出器が前記主の
第1乃至第Nの処理信号の主の第1乃至第Nの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
副の第1乃至第Nの処理信号を前記副の第1乃至第Nの
送信入力端子から第1乃至第Nの送信出力端子にそれぞ
れ与えることを特徴とするクロスコネクトネットワー
ク。 - 【請求項3】 第1乃至第N(Nは2以上の整数)の入
力ディジタル信号をそれぞれ受ける第1乃至第Nの入力
ラインと、これらの第1乃至第Nの入力ラインに接続さ
れている分岐回路と、この分岐回路にそれぞれ接続され
ている第1および第2のマトリックスイッチングユニッ
トと、これらのマトリックススイッチングユニットに接
続されている制御部と、前記第1のマトリックスイッチ
ングユニットに接続されている主の第1乃至第M(Mは
4以上の整数)のスイッチ故障検出器と、これらの主の
第1乃至第Mのスイッチ故障検出器にそれぞれ接続され
ている主の第1乃至第Mの切替要求データ号発生器と、
これらの主の第1乃至第Mの切替要求データ発生器と前
記第1のマトリックスイッチングユニットとの間に接続
されている主の処理ユニットと、前記第2のマトリック
スイッチングユニットに接続されている副の第1乃至第
Mのスイッチ故障検出器と、これらの副の第1乃至第M
のスイッチ故障検出器にそれぞれ接続されている副の第
1乃至第Mの切替要求データ発生器と、これらの副の第
1乃至第Mの切替要求データ発生器と前記第2のマトリ
ックスイッチングユニットとの間に接続されている副の
処理ユニットと、前記第1および第2のマトリックスス
イッチングユニットに接続された第1乃至第Nの送信ス
イッチング回路とを具備してなり、 前記第1乃至第Nの入力ラインが受ける前記入力ディジ
タル信号の各々は、送信データフィールドと、ゼロ値を
表すブランクビットとを持ちかつ周期的に現れるブラン
クビットフィールドとを有し、 前記分岐回路は、前記第1乃至第Nの入力ラインにそれ
ぞれ接続されている第1乃至第Nの入力端子と、これら
の第1乃至第Nの入力端子にそれぞれ接続されている主
の第1乃至第Nの出力端子と、前記第1乃至第Nの入力
端子にそれぞれ接続されている副の第1乃至第Nの出力
端子とを有し、 前記第1のマトリックススイッチングユニットは、前記
分岐回路の前記主の第1乃至第Nの出力端子にそれぞれ
接続され第1乃至第Nの入力端子番号をそれぞれ持つ第
1乃至第Nの入力端子と、第1乃至第Nの出力端子番号
をそれぞれ持つ第1乃至第Nの出力端子と、複数の行列
に配置された主の第1乃至第Mのマトリックススイッチ
ング回路とを有し、前記第1乃至第Nの入力端子を選択
的に前記第1乃至第Nの出力端子に接続し、前記主の第
1乃至第Mのマトリックススイッチング回路は、第1乃
至第Q(Qは2以上であってN以下の整数)のグループ
に分け、各グループが少なくとも2つのマトリックスス
イッチング回路を含み、第1乃至第Qのグループのマト
リックススイッチング回路が第1乃至第Qの基板にそれ
ぞれ形成されており、 前記第2のマトリックススイッチングユニットは、前記
分岐回路の前記副の第1乃至第Nの出力端子にそれぞれ
接続され第1乃至第Nの入力端子番号をそれぞれ持つ第
1乃至第Nの入力端子と、第1乃至第Nの出力端子番号
をそれぞれ持つ第1乃至第Nの出力端子と、複数の行列
に配置されている副の第1乃至第Mのマトリックススイ
ッチング回路とを有し、前記副の第1乃至第Nの入力端
子を選択的に前記副の第1乃至第Nの出力端子に接続
し、前記副の第1乃至第Mのマトリックススイッチング
回路は、第1乃至第Qのグループに分け、各グループが
少なくとも2つのマトリックススイッチング回路を含
み、第1乃至第Qのグループのマトリックススイッチン
グ回路が第1乃至第Qの基板にそれぞれ形成されてお
り、 前記制御部は、前記第1乃至第Nの入力端子番号
に対応して前記第1乃至第Nの出力端子番号の指定され
たものを示す接続情報信号を記憶しているメモリと、こ
のメモリおよび前記第1および第2のマトリックスイッ
チングユニットに接続されている制御ユニットとを有
し、この制御ユニットは、前記接続情報信号に従って前
記第1のマトリックスイッチングユニットに第1乃至第
Nの入力端子と前記第1乃至第Nの出力端子番号の指定
されたものにより示される前記第1乃至第Nの出力端子
とをクロスコネクトさせるように制御し、かつ、前記第
2のマトリックスイッチングユニットに第1乃至第Nの
入力端子と前記第1乃至第Nの出力端子番号の指定され
たものにより示される前記第1乃至第Nの出力端子とを
クロスコネクトさせるように制御し、 前記主の第1乃至第Mのスイッチ故障検出器は、それぞ
れ前記主の第1乃至第Mのマトリックススイッチング回
路にそれぞれ接続され、これらの主の第1乃至第Mのマ
トリックススイッチング回路の故障をそれぞれ検出して
主の第1乃至第Mのスイッチ故障信号をそれぞれ発生
し、 前記主の第1乃至第Mの切替要求データ発生器は、前記
主の第1乃至第Mのスイッチ故障検出器にそれぞれ接続
され、前記主の第1乃至第Mのスイッチ故障信号を受け
た時に主の第1乃至第Mの切替要求データを発生し、 前記主の処理ユニットは、前記主の第1乃至第Mの切替
要求データ発生器にそれぞれ接続されているとともに前
記主の第1乃至第Mのマトリックススイッチング回路の
行に沿って隣り合った2つの列の間に実質的に配置され
ている主の第1乃至第Mの処理回路を有し、前記主の第
1乃至第Mの処理回路が前記主の第1乃至第Mの切替要
求データをそれぞれ受けた時に前記第1乃至Nの第入力
ディジタル信号のブランクビットフィールドに前記主の
第1乃至第Mの切替要求データを挿入して主の第1乃至
Nの処理信号を発生し、前記主の第1乃至第Mの切替要
求データ発生器が前記主の第1乃至第Mの切替要求デー
タをそれぞれ発生しない時に前記第1乃至Nの第入力デ
ィジタル信号のブランクビットフィールドに前記ゼロ値
を示すゼロデータを挿入して主の第1乃至Nの処理信号
を発生し、前記第1の処理ユニットは、さらに主の第1
乃至第Mの処理回路に接続されている主のグループ処理
回路を有し、前記第1の処理ユニットが前記主の第1乃
至第Mの切替要求データのひとつを主の特定の切替デー
タムとして受けた時に前記主のグループ処理回路は前記
主の特定の切替データムに対応した前記主の第1乃至第
Mのマトリックススイッチング回路のグループに含まれ
る複数のマトリックススイッチング回路を通過する前記
第1乃至Nの第入力ディジタル信号のブランクビットフ
ィールドに前記主の第1乃至第Mの切替要求データの対
応したものを挿入して主の第1乃至Nの処理信号を発生
し、 前記副の第1乃至第Mのスイッチ故障検出器は、それぞ
れ前記副の第1乃至第Mのマトリックススイッチング回
路にそれぞれ接続され、これらの副の第1乃至第Mのマ
トリックススイッチング回路の故障をそれぞれ検出して
副の第1乃至第Mのスイッチ故障信号をそれぞれ発生
し、 前記副の第1乃至第Mの切替要求データ発生器は、前記
副の第1乃至第Mのスイッチ故障検出器にそれぞれ接続
され、前記副の第1乃至第Mのスイッチ故障信号を受け
た時に副の第1乃至第Mの切替要求データを発生し、 前記第2の処理ユニットは、前記副の第1乃至第Mの切
替要求データ発生器にそれぞれ接続されているとともに
前記副の第1乃至第Mのマトリックススイッチング回路
の行に沿って隣り合った2つの列の間に実質的に配置さ
れている副の第1乃至第Mの処理回路を有し、前記副の
第1乃至第Mの処理回路が前記副の第1乃至第Mの切替
要求データをそれぞれ受けた時に前記第1乃至Nの第入
力ディジタル信号のブランクビットフィールドに前記副
の第1乃至第Mの切替要求データを挿入して副の第1乃
至Nの処理信号を発生し、前記副の第1乃至第Mの切替
要求データ発生器が前記副の第1乃至第Mの切替要求デ
ータをそれぞれ発生しない時に前記第1乃至Nの第入力
ディジタル信号のブランクビットフィールドに前記ゼロ
値を示すゼロデータを挿入して副の第1乃至Nの処理信
号を発生し、前記副の処理ユニットは、さらに副の第1
乃至第Mの処理回路に接続されている副のグループ処理
回路を有し、前記第2の処理ユニットが前記副の第1乃
至第Mの切替要求データのひとつを副の特定の切替デー
タムとして受けた時に前記副のグループ処理回路は前記
副の特定の切替データムに対応した前記副の第1乃至第
Mのマトリックススイッチング回路のグループに含まれ
る複数のマトリックススイッチング回路を通過する前記
第1乃至Nの第入力ディジタル信号のブランクビットフ
ィールドに前記副の第1乃至第Mの切替要求データの対
応したものを挿入して副の第1乃至Nの処理信号を発生
し、かつ、 前記第1乃至第Nの送信スイッチング回路は、前記第1
のマトリックススイッチングユニットの第1乃至第Nの
出力端子にそれぞれ接続された主の第1乃至第Nの送信
入力端子と、前記第2のマトリックススイッチングユニ
ットの第1乃至第Nの出力端子にそれぞれ接続された副
の第1乃至第Nの送信入力端子と、第1乃至第Nの送信
出力端子と、前記主の第1乃至第Nの送信入力端子に与
えられる前記主の第1乃至第Nの処理信号の異常を検出
する主の第1乃至第Nの異常信号検出器と、前記副の第
1乃至第Nの送信入力端子に与えられる前記副の第1乃
至第Nの処理信号の異常を検出する副の第1乃至第Nの
異常信号検出器と、前記主の第1乃至第Nの送信入力端
子がそれぞれ受ける主の第1乃至第Nの処理信号の主の
第1乃至第Nの切替データを検出する主の第1乃至第N
の切替要求データ検出器と、前記副の第1乃至第Nの送
信入力端子がそれぞれ受ける副の第1乃至第Nの処理信
号の主の第1乃至第Nの切替データを検出する副の第1
乃至第Nの切替要求データ検出器とをそれぞれ有し、前
記副の第1乃至第Nの異常信号検出器が前記副の第1乃
至第Nの処理信号の異常を検出した時および前記副の第
1乃至第Nの切替要求データ検出器が前記副の第1乃至
第Nの処理信号の副の第1乃至第Nの切替データをそれ
ぞれ検出した時の少なくともひとつの時に前記主の第1
乃至第Nの処理信号を前記主の第1乃至第Nの送信入力
端子から第1乃至第Nの送信出力端子にそれぞれ与え、
かつ、前記主の第1乃至第Nの異常信号検出器が前記主
の第1乃至第Nの処理信号の異常を検出した時および前
記主の第1乃至第Nの切替要求データ検出器が前記主の
第1乃至第Nの処理信号の主の第1乃至第Nの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
副の第1乃至第Nの処理信号を前記副の第1乃至第Nの
送信入力端子から第1乃至第Nの送信出力端子にそれぞ
れ与えることを特徴とするクロスコネクトネットワー
ク。
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US4630045A (en) * | 1983-10-24 | 1986-12-16 | International Business Machines Corporation | Controller for a cross-point switching matrix |
US4970505A (en) * | 1987-04-09 | 1990-11-13 | Nec Corporation | Three stage switching apparatus |
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-
1993
- 1993-02-15 JP JP5025833A patent/JP2965055B2/ja not_active Expired - Lifetime
- 1993-02-16 US US08/018,027 patent/US5365511A/en not_active Expired - Lifetime
Also Published As
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990714 |