JP2960742B2 - 薄膜トランジスタ素子 - Google Patents
薄膜トランジスタ素子Info
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- insulator layer
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、液晶ディスプレイ、イメージセンサ等に用
いられる薄膜トランジスタ素子に関するものである。
いられる薄膜トランジスタ素子に関するものである。
＜従来の技術＞ 液晶ディスプレイ、イメージセンサ等を駆動させる薄
膜トランジスタの製造には、従来ICプロセスと同様のプ
ロセスが用いられてきた。この方法では、結晶化、絶縁
層の形成、不純物の活性化を1000℃に近い高温で行うた
め、基板材料が例えば石英基板等に限定され大面積に形
成することが困難であった。近年、プロセスの低温化の
方法が提案され、非晶質Si等のアモルファス膜、多結晶
Si等の多結晶膜を形成し、これをそのまま用いたり、こ
れを出発材料として低温固相成長、レーザーアニール等
で結晶化させる方法等が検討されている。
膜トランジスタの製造には、従来ICプロセスと同様のプ
ロセスが用いられてきた。この方法では、結晶化、絶縁
層の形成、不純物の活性化を1000℃に近い高温で行うた
め、基板材料が例えば石英基板等に限定され大面積に形
成することが困難であった。近年、プロセスの低温化の
方法が提案され、非晶質Si等のアモルファス膜、多結晶
Si等の多結晶膜を形成し、これをそのまま用いたり、こ
れを出発材料として低温固相成長、レーザーアニール等
で結晶化させる方法等が検討されている。
ところで、薄膜トランジスタは一般に電界効果型トラ
ンジスタであるために、その特性はゲート絶縁層と半導
体層の界面状態に非常に大きく影響される。このため、
従来の高温プロセスでは熱酸化により、ゲート絶縁層と
半導体層の界面を半導体層内部に作り込み界面状態を良
好に保っている。これに対し、低温プロセスでは、ゲー
ト絶縁層も低温で形成する必要があるため上記の熱酸化
法は使えない。そこで、半導体膜を所定の形状に加工し
た後、弗酸等を用いて表面処理を行い、この後、スパッ
タ、CVD法等を用いて半導体層上にゲート絶縁層を形成
する方法が用いられている。
ンジスタであるために、その特性はゲート絶縁層と半導
体層の界面状態に非常に大きく影響される。このため、
従来の高温プロセスでは熱酸化により、ゲート絶縁層と
半導体層の界面を半導体層内部に作り込み界面状態を良
好に保っている。これに対し、低温プロセスでは、ゲー
ト絶縁層も低温で形成する必要があるため上記の熱酸化
法は使えない。そこで、半導体膜を所定の形状に加工し
た後、弗酸等を用いて表面処理を行い、この後、スパッ
タ、CVD法等を用いて半導体層上にゲート絶縁層を形成
する方法が用いられている。
＜発明が解決しようとする課題＞ 上記低温プロセスで作製される薄膜トランジスタの特
性向上を図るためには、半導体膜表面を清浄に保ち、こ
の上に絶縁膜を形成することが必要である。しかしなが
ら、従来の弗酸等で表面処理を行う方法では、この際に
用いる弗酸、水等に細心の注意を払ってもNa、Ｋ、Al等
のイオンの混入を避けることは困難であった。特に、基
板にガラスを用いる場合にはガラス中の上記イオンが水
中に溶け出すことがあった。このような事から、従来の
方法では界面準位密度、界面固定電荷密度等が十分に低
減されるに至っていなかった。
性向上を図るためには、半導体膜表面を清浄に保ち、こ
の上に絶縁膜を形成することが必要である。しかしなが
ら、従来の弗酸等で表面処理を行う方法では、この際に
用いる弗酸、水等に細心の注意を払ってもNa、Ｋ、Al等
のイオンの混入を避けることは困難であった。特に、基
板にガラスを用いる場合にはガラス中の上記イオンが水
中に溶け出すことがあった。このような事から、従来の
方法では界面準位密度、界面固定電荷密度等が十分に低
減されるに至っていなかった。
そこで本発明者らは、半導体層とゲート絶縁層を大気
に晒すことなく連続して形成し、半導体層とゲート絶縁
層の間の界面準位密度を低減する方法を採用した。
に晒すことなく連続して形成し、半導体層とゲート絶縁
層の間の界面準位密度を低減する方法を採用した。
しかし、この方法を用いた場合、半導体層とゲート絶
縁層を同時に島状に加工するため、このままゲート電極
を形成すると半導体層端部断面とゲート電極が直接接触
し、漏れ電流の原因となる。
縁層を同時に島状に加工するため、このままゲート電極
を形成すると半導体層端部断面とゲート電極が直接接触
し、漏れ電流の原因となる。
また、一般に電界効果型トランジスタの場合、チャネ
ル部に有効に電界を印加させるためゲート絶縁層を薄く
する必要があり、このためにチャネルとして有効に動作
する領域以外からの漏れ電流が発生しやすく、トランジ
スタの特性を低下させる原因となっていた。
ル部に有効に電界を印加させるためゲート絶縁層を薄く
する必要があり、このためにチャネルとして有効に動作
する領域以外からの漏れ電流が発生しやすく、トランジ
スタの特性を低下させる原因となっていた。
以上に鑑み本発明は、上記したような漏れ電流を防止
し、高性能を得ることのできる薄膜トランジスタの素子
構造を提供することを目的とする。
し、高性能を得ることのできる薄膜トランジスタの素子
構造を提供することを目的とする。
＜課題を解決するための手段＞ 上記目的を達成するために本発明は、 絶縁性基板上に形成された半導体層と、該半導体層上
に絶縁体層を介して形成されたゲート電極とからなる薄
膜トランジスタ素子であって、上記絶縁体層は第１の絶
縁体層からなる単層部分と、該第１の絶縁体層と第２の
絶縁体層とからなる積層部分とからなり、上記半導体層
と上記第１の絶縁体層とは同一の島状に加工されている
とともに、第１の絶縁体層は上記第２の絶縁体層よりも
薄く、チャネル部上に上記第１の絶縁体層からなる単層
部分が形成されていることを特徴とする薄膜トランジス
タ素子を提供する。
に絶縁体層を介して形成されたゲート電極とからなる薄
膜トランジスタ素子であって、上記絶縁体層は第１の絶
縁体層からなる単層部分と、該第１の絶縁体層と第２の
絶縁体層とからなる積層部分とからなり、上記半導体層
と上記第１の絶縁体層とは同一の島状に加工されている
とともに、第１の絶縁体層は上記第２の絶縁体層よりも
薄く、チャネル部上に上記第１の絶縁体層からなる単層
部分が形成されていることを特徴とする薄膜トランジス
タ素子を提供する。
＜作用＞ 本発明では第２の絶縁体層を実際にチャネルとして動
作する活性層以外の部分及び／又は半導体層端部断面部
分に形成し、これによりチャネル部以外からの漏れ電流
を最小限に抑え及び／又半導体端部断面でのゲート電極
からの漏れ電流を防ぐ。
作する活性層以外の部分及び／又は半導体層端部断面部
分に形成し、これによりチャネル部以外からの漏れ電流
を最小限に抑え及び／又半導体端部断面でのゲート電極
からの漏れ電流を防ぐ。
また、チャネル部に有効に電界を印加するためには絶
縁層を薄くする必要があり、チャネル部の絶縁層を薄い
第１の絶縁層で形成することで電界が有効に働くように
なっている。
縁層を薄くする必要があり、チャネル部の絶縁層を薄い
第１の絶縁層で形成することで電界が有効に働くように
なっている。
さらに、第２の絶縁層を厚くすることにより、寄生容
量が小さくなり、高速性等高性能なトランジスタとな
る。
量が小さくなり、高速性等高性能なトランジスタとな
る。
＜実施例＞ 実施例1. 以下に、第１図から第３図を参照にして本発明の第１
の実施例を説明する。
の実施例を説明する。
第１図は本実施例の薄膜トランジスタの完成平面図、
第２図（ａ）は第１図のａ−ａ′面の断面図、第２図
（ｂ）は第１図のｂ−ｂ′面の断面図である。チャネル
部110以外の部分にはゲート電極105と第１の絶縁体層で
あるゲート酸化膜103の間に第２の絶縁体層104を形成し
た。また、ソース領域111、ドレイン領域112に不純物を
拡散させた後、第１図に見られるような島状に多結晶Si
層102を加工した。
第２図（ａ）は第１図のａ−ａ′面の断面図、第２図
（ｂ）は第１図のｂ−ｂ′面の断面図である。チャネル
部110以外の部分にはゲート電極105と第１の絶縁体層で
あるゲート酸化膜103の間に第２の絶縁体層104を形成し
た。また、ソース領域111、ドレイン領域112に不純物を
拡散させた後、第１図に見られるような島状に多結晶Si
層102を加工した。
以下に第３図の工程図に従って説明する。まず、絶縁
性基板101上に非晶質SiをプラズマCVD装置を用いて400
℃〜600℃で成膜する。プロセスガスはH2希釈SiH4を用
い、熱とプラズマで分解堆積する。堆積した非晶質Si膜
はそのままアニール炉へ搬送し、真空又は窒素雰囲気中
600℃〜700℃で結晶成長させ多結晶Si層102を作製する
（第４図−（１））。次にSiO2をスパッタで堆積しゲー
ト酸化膜103とする（第４図−（２））。本実施例では1
000ÅのSiO2膜を堆積した。以上のプロセスはインライ
ンで周囲の雰囲気は十分に制御した状態で行なった。次
に第２の絶縁体層104としてPSGを減圧CVDを用いて堆積
し、後に形成するゲート電極のチャネル部以外の部分の
形状に合わせてパターニングする（第４図−（３））。
PSGの膜厚は先のゲート絶縁膜103に比べて十分に厚くす
る必要があり、5000Åとした。さらに、多結晶SiをLP−
CVDを用い成膜しゲート電極105の形状に加工する。この
時、実際に有効に働くチャネル部110はパターニングし
たゲート電極105のうち直接ゲート絶縁層103と接する部
分となる（第３図−（４））。ソース領域111、ドレイ
ン領域112に不純物をドーピングする。不純物のドーピ
ングにはイオン注入を用いた。本実施例では、P+イオン
を20KeVの加速電圧で1014〜1015cm-2の濃度で打ち込み
ｎチャネルTFTとした。イオン注入はゲート電極と第２
の絶縁体層104をマスクとしセルフアライメントで行
う。注入後、活性化熱処理を行いソース、ドレイン部の
低抵抗化を行った。続いて素子分離のために多結晶Si層
102,ゲート酸化膜103を島状に加工する（第４図−
（５））。このときの加工形状は先に形成したゲート電
極105を島の上にすべて乗せるようにする。さらに、層
間絶縁層106としてPSGをLP−CVDを用いて堆積させ微細
加工によりソース部、ドレイン部、ゲート部にコンタク
トホールをあける。最後にAlでソース電極107、ドレイ
ン電極108、ゲート引き出し電極109を形成する。
性基板101上に非晶質SiをプラズマCVD装置を用いて400
℃〜600℃で成膜する。プロセスガスはH2希釈SiH4を用
い、熱とプラズマで分解堆積する。堆積した非晶質Si膜
はそのままアニール炉へ搬送し、真空又は窒素雰囲気中
600℃〜700℃で結晶成長させ多結晶Si層102を作製する
（第４図−（１））。次にSiO2をスパッタで堆積しゲー
ト酸化膜103とする（第４図−（２））。本実施例では1
000ÅのSiO2膜を堆積した。以上のプロセスはインライ
ンで周囲の雰囲気は十分に制御した状態で行なった。次
に第２の絶縁体層104としてPSGを減圧CVDを用いて堆積
し、後に形成するゲート電極のチャネル部以外の部分の
形状に合わせてパターニングする（第４図−（３））。
PSGの膜厚は先のゲート絶縁膜103に比べて十分に厚くす
る必要があり、5000Åとした。さらに、多結晶SiをLP−
CVDを用い成膜しゲート電極105の形状に加工する。この
時、実際に有効に働くチャネル部110はパターニングし
たゲート電極105のうち直接ゲート絶縁層103と接する部
分となる（第３図−（４））。ソース領域111、ドレイ
ン領域112に不純物をドーピングする。不純物のドーピ
ングにはイオン注入を用いた。本実施例では、P+イオン
を20KeVの加速電圧で1014〜1015cm-2の濃度で打ち込み
ｎチャネルTFTとした。イオン注入はゲート電極と第２
の絶縁体層104をマスクとしセルフアライメントで行
う。注入後、活性化熱処理を行いソース、ドレイン部の
低抵抗化を行った。続いて素子分離のために多結晶Si層
102,ゲート酸化膜103を島状に加工する（第４図−
（５））。このときの加工形状は先に形成したゲート電
極105を島の上にすべて乗せるようにする。さらに、層
間絶縁層106としてPSGをLP−CVDを用いて堆積させ微細
加工によりソース部、ドレイン部、ゲート部にコンタク
トホールをあける。最後にAlでソース電極107、ドレイ
ン電極108、ゲート引き出し電極109を形成する。
以上のようにして作製した薄膜トランジスタ素子で
は、ゲートからのリーク電流が抑えられ、トランジスタ
のoff電流も大幅に減少させることができた。これは、
ゲート酸化膜のSiO2が1000Å程度であるのに対し、端部
に形成したPSG膜が5000Å以上と非常に厚く、イオン注
入が有効なチャネル部付近のソース、ドレイン部分に限
定され、実際にチャネルとして働かない部分を流れる電
流が非常に小さいためと考えられる。
は、ゲートからのリーク電流が抑えられ、トランジスタ
のoff電流も大幅に減少させることができた。これは、
ゲート酸化膜のSiO2が1000Å程度であるのに対し、端部
に形成したPSG膜が5000Å以上と非常に厚く、イオン注
入が有効なチャネル部付近のソース、ドレイン部分に限
定され、実際にチャネルとして働かない部分を流れる電
流が非常に小さいためと考えられる。
また、本実施例では、イオン注入、島状のパターンニ
ングがゲート電極105、第２の絶縁体層104をマスクとし
て行われるため通常のパターンニングで十分なパターン
精度が得られる。例えば、島状のパターンが下のゲート
電極105と一致しない場合でも、最終の素子形状は島状
のマスクパターン、ゲート電極105、第２の絶縁体層104
の重ね合わせでパターンニングされるため、大きな影響
を受けることなく形成できる。
ングがゲート電極105、第２の絶縁体層104をマスクとし
て行われるため通常のパターンニングで十分なパターン
精度が得られる。例えば、島状のパターンが下のゲート
電極105と一致しない場合でも、最終の素子形状は島状
のマスクパターン、ゲート電極105、第２の絶縁体層104
の重ね合わせでパターンニングされるため、大きな影響
を受けることなく形成できる。
尚、本実施例では、従来半導体層を島状に形成した後
薄いゲート絶縁層を形成するために生じていた半導体層
端部付近における絶縁層厚の均一性の問題も生じなかっ
た。
薄いゲート絶縁層を形成するために生じていた半導体層
端部付近における絶縁層厚の均一性の問題も生じなかっ
た。
実施例2. 第４図から第６図を参照にして本発明の第２の実施例
を説明する。
を説明する。
第４図は本実施例の薄膜トランジスタの完成平面図を
示す図である。第５図（ａ）は第４図のａ−ａ′面の断
面図、第５図（ｂ）は第４図のｂ−ｂ′面の断面図であ
る。ゲート酸化膜103と多結晶Si層102がエッチングによ
り同時に島状に加工されて露出した半導体層端部に、こ
れを覆うように第２の絶縁体層104が形成されている。
示す図である。第５図（ａ）は第４図のａ−ａ′面の断
面図、第５図（ｂ）は第４図のｂ−ｂ′面の断面図であ
る。ゲート酸化膜103と多結晶Si層102がエッチングによ
り同時に島状に加工されて露出した半導体層端部に、こ
れを覆うように第２の絶縁体層104が形成されている。
以下に第６図の工程図に従って説明する。まず、絶縁
性基板101上に多結晶Si層102ゲート酸化膜103を実施例
１と同様にして形成する（第６図−（１），（２））。
このSiO2/多結晶Si積層膜を所定の島状に微細加工技術
を用いて加工する。続いてLP−CVDを用いてPSG（リンド
ープトシリケートガラス）を成膜、加工しゲート電極が
横切る多層膜の端部に第２の絶縁体層104を形成する
（第３図−（３））。尚、本実施例でもゲート酸化膜10
3が第１の絶縁体層である。
性基板101上に多結晶Si層102ゲート酸化膜103を実施例
１と同様にして形成する（第６図−（１），（２））。
このSiO2/多結晶Si積層膜を所定の島状に微細加工技術
を用いて加工する。続いてLP−CVDを用いてPSG（リンド
ープトシリケートガラス）を成膜、加工しゲート電極が
横切る多層膜の端部に第２の絶縁体層104を形成する
（第３図−（３））。尚、本実施例でもゲート酸化膜10
3が第１の絶縁体層である。
さらに、多結晶SiをLP−CVDを用い成膜し、ゲート電
極105の形状に加工する。この時ゲート電極は上記の島
状に加工したSiO2/多結晶Si積層膜を横切り、即ちゲー
ト酸化膜103、第２の絶縁体層104の上を横切る形で作ら
れる（第３図−（４））。このゲート電極をマスクとし
てソース、ドレイン領域111、112にイオンを注入し、続
いて活性化熱処理を行う。続いて層間絶縁層106としてP
SGをLP−CVDを用いて堆積し微細加工によりソース、ド
レイン部にコンタクトホールをあける。最後にAlでソー
ス、ドレイン電極107、108を形成する。
極105の形状に加工する。この時ゲート電極は上記の島
状に加工したSiO2/多結晶Si積層膜を横切り、即ちゲー
ト酸化膜103、第２の絶縁体層104の上を横切る形で作ら
れる（第３図−（４））。このゲート電極をマスクとし
てソース、ドレイン領域111、112にイオンを注入し、続
いて活性化熱処理を行う。続いて層間絶縁層106としてP
SGをLP−CVDを用いて堆積し微細加工によりソース、ド
レイン部にコンタクトホールをあける。最後にAlでソー
ス、ドレイン電極107、108を形成する。
以上のようにして作製した薄膜トランジスタ素子で
は、ゲートからのリーク電流が抑えられ、またトランジ
スタのoff電流も大幅に減少させることができた。これ
は、ゲート酸化膜のSiO2が1000Å程度であるのに対し端
部に形成したPSG膜を5000Åと非常に厚くしたためで、
イオンが特性の不安性な端部付近に注入されず、有効な
チャネル部が島状の内側に形成される為である。
は、ゲートからのリーク電流が抑えられ、またトランジ
スタのoff電流も大幅に減少させることができた。これ
は、ゲート酸化膜のSiO2が1000Å程度であるのに対し端
部に形成したPSG膜を5000Åと非常に厚くしたためで、
イオンが特性の不安性な端部付近に注入されず、有効な
チャネル部が島状の内側に形成される為である。
以上、本発明の実施例について説明したが、成膜方
法、材料等上述の実施例に限定されるものではなく、本
発明は半導体層、絶縁体層を積層してなる電界効果トラ
ンジスタ素子に対して広く適応できるものである。
法、材料等上述の実施例に限定されるものではなく、本
発明は半導体層、絶縁体層を積層してなる電界効果トラ
ンジスタ素子に対して広く適応できるものである。
＜発明の効果＞ 本発明の素子構造を用いれば、ゲート電極周辺での漏
れ電流の低減、オンオフ比の向上、高速化等高性能な薄
膜トランジスタ素子が実現できる。
れ電流の低減、オンオフ比の向上、高速化等高性能な薄
膜トランジスタ素子が実現できる。
また、本発明の薄膜トランジスタ素子は、特性に大き
な影響を与えるチャネル部の付近のドーピング、パター
ニングをセルフアライメントで行うことができるので、
工程が容易で、量産性に適したものである。
な影響を与えるチャネル部の付近のドーピング、パター
ニングをセルフアライメントで行うことができるので、
工程が容易で、量産性に適したものである。
第１図は本発明の実施例１の薄膜トランジスタ素子の平
面図、 第２図は上記素子の断面図、 第３図は上記素子の作製工程図、 第４図は本発明の実施例２の薄膜トランジスタ素子の平
面図、 第５図は上記素子の断面図、 第６図は上記素子の作製工程図である。 101……絶縁性基板、102……半導体層、103……ゲート
酸化膜、104……第２の絶縁体層、105……ゲート電極
面図、 第２図は上記素子の断面図、 第３図は上記素子の作製工程図、 第４図は本発明の実施例２の薄膜トランジスタ素子の平
面図、 第５図は上記素子の断面図、 第６図は上記素子の作製工程図である。 101……絶縁性基板、102……半導体層、103……ゲート
酸化膜、104……第２の絶縁体層、105……ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土本 修平 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平１−204473（ＪＰ，Ａ) 特開 昭50−3781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786
Claims (1)
- 【請求項１】絶縁性基板上に形成された半導体層と、該
半導体層上に絶縁体層を介して形成されたゲート電極と
からなる薄膜トランジスタ素子であって、 上記絶縁体層は第１の絶縁体層からなる単層部分と、該
第１の絶縁体層と第２の絶縁体層とからなる積層部分と
からなり、 上記半導体層と上記第１の絶縁体層とは同一の島状に加
工されているとともに、第１の絶縁体層は上記第２の絶
縁体層よりも薄く、 チャネル部上に上記第１の絶縁体層からなる単層部分が
形成されていることを特徴とする薄膜トランジスタ素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1536590A JP2960742B2 (ja) | 1990-01-24 | 1990-01-24 | 薄膜トランジスタ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1536590A JP2960742B2 (ja) | 1990-01-24 | 1990-01-24 | 薄膜トランジスタ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219645A JPH03219645A (ja) | 1991-09-27 |
| JP2960742B2 true JP2960742B2 (ja) | 1999-10-12 |
Family
ID=11886770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1536590A Expired - Lifetime JP2960742B2 (ja) | 1990-01-24 | 1990-01-24 | 薄膜トランジスタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960742B2 (ja) |
-
1990
- 1990-01-24 JP JP1536590A patent/JP2960742B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03219645A (ja) | 1991-09-27 |
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