JP2959038B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は絶縁膜を介して半導体基板上に形成された配
線が前記絶縁膜に選択的に形成されたコンタクトホール
を介して前記基板表面に形成された不純物拡散層と接続
された半導体装置及びその製造方法に関する。
線が前記絶縁膜に選択的に形成されたコンタクトホール
を介して前記基板表面に形成された不純物拡散層と接続
された半導体装置及びその製造方法に関する。
［従来の技術］ 第３図（ａ）及び（ｂ）は従来の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
先ず、第３図（ａ）に示すように、Ｐ型シリコン半導
体基板21に、公知の手段によりLOCOS酸化膜22、チャネ
ルストッパー用高濃度Ｐ型不純物領域23及びゲート酸化
膜24を形成する。なお、ゲート酸化膜24は10乃至40nmの
厚さに形成する。
体基板21に、公知の手段によりLOCOS酸化膜22、チャネ
ルストッパー用高濃度Ｐ型不純物領域23及びゲート酸化
膜24を形成する。なお、ゲート酸化膜24は10乃至40nmの
厚さに形成する。
次に、ゲート酸化膜24上の所定の領域に多結晶シリコ
ンからなるゲート電極25を所定のパターンで形成し、こ
のゲート電極25及びLOCOS酸化膜22をマスクとして基板2
1の表面にＮ型不純物を選択的に導入して、ソース・ド
レイン領域26を形成する。その後、基板21上の全面に層
間絶縁膜であるシリコン酸化膜27を形成する。
ンからなるゲート電極25を所定のパターンで形成し、こ
のゲート電極25及びLOCOS酸化膜22をマスクとして基板2
1の表面にＮ型不純物を選択的に導入して、ソース・ド
レイン領域26を形成する。その後、基板21上の全面に層
間絶縁膜であるシリコン酸化膜27を形成する。
次に、第３図（ｂ）に示すように、シリコン酸化膜27
にソース・ドレイン領域26に到達するコンタクトホール
27aを選択的に形成する。そして、このコンタクトホー
ル27a部の基板21の表面に、例えば加速エネルギーが70k
eV、ドーズ量が６乃至８×105atoms/cm2の条件でリンを
イオン注入した後、熱処理を施して、Ｎ型拡散層28を形
成する。
にソース・ドレイン領域26に到達するコンタクトホール
27aを選択的に形成する。そして、このコンタクトホー
ル27a部の基板21の表面に、例えば加速エネルギーが70k
eV、ドーズ量が６乃至８×105atoms/cm2の条件でリンを
イオン注入した後、熱処理を施して、Ｎ型拡散層28を形
成する。
次いで、コンタクトホール27aを埋め込むようにし
て、シリコン酸化膜27上にアルミニウム膜を形成した
後、このアルミニウム膜を所定のパターンに成形してア
ルミニウム配線（図示せず）を形成する。
て、シリコン酸化膜27上にアルミニウム膜を形成した
後、このアルミニウム膜を所定のパターンに成形してア
ルミニウム配線（図示せず）を形成する。
このようにして製造された半導体装置において、Ｎ型
拡散層28はアルミニウム配線とシリコン半導体基板21と
の反応により生じる接合リークを防止すると共に、コン
タクト部の抵抗を可及的に低減するという作用を有して
いる。また、コンタクトホール27aを形成する場合に、
縮小装置を使用したアライメント（位置決め）工程に際
し、第３図（ｂ）に示すように、Ｎ型ソース・ドレイン
領域26に対してコンタクトホールの位置がずれてもアル
ミニウム配線の接合リーク不良が発生することを防止で
きるという作用もある。
拡散層28はアルミニウム配線とシリコン半導体基板21と
の反応により生じる接合リークを防止すると共に、コン
タクト部の抵抗を可及的に低減するという作用を有して
いる。また、コンタクトホール27aを形成する場合に、
縮小装置を使用したアライメント（位置決め）工程に際
し、第３図（ｂ）に示すように、Ｎ型ソース・ドレイン
領域26に対してコンタクトホールの位置がずれてもアル
ミニウム配線の接合リーク不良が発生することを防止で
きるという作用もある。
このＮ型拡散層28は、例えば特開昭63−253624号に記
載されているように、コンタクトホール27a部の基板21
の表面にＮ型不純物を高エネルギー及び高ドーズ量で導
入して形成する必要がある。
載されているように、コンタクトホール27a部の基板21
の表面にＮ型不純物を高エネルギー及び高ドーズ量で導
入して形成する必要がある。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置には以下に
示す欠点がある。即ち、近年、半導体デバイスの高集積
化が促進されており、素子分離用LOCOS酸化膜22も微細
化して形成される傾向にある。このため、縮小露光装置
を使用してコンタクトホール27aを形成する際に位置ず
れが発生すると、第３図（ｂ）に行すように、LOCOS酸
化膜22により素子分離された２つのMOSトランジスタの
Ｎ型ソース・ドレイン領域26の間隔ｄが接近し、LOCOS
酸化膜22部分に構成される寄生MOSトランジスタのしき
い値電圧が低下して、リーク電流が増大する。また、Ｎ
型拡散層28を形成するためには、前述の如く、コンタク
トホール27aを介して基板21の表面にリンを高濃度でイ
オン注入するが、リンの活性化熱処理の際にリンの拡散
係数増大現象により、Ｎ型拡散層28が横方向に拡大す
る。このため、LOCOS酸化膜22部の寄生MOSトランジスタ
のしきい値電圧を一層低下させてしまう。
示す欠点がある。即ち、近年、半導体デバイスの高集積
化が促進されており、素子分離用LOCOS酸化膜22も微細
化して形成される傾向にある。このため、縮小露光装置
を使用してコンタクトホール27aを形成する際に位置ず
れが発生すると、第３図（ｂ）に行すように、LOCOS酸
化膜22により素子分離された２つのMOSトランジスタの
Ｎ型ソース・ドレイン領域26の間隔ｄが接近し、LOCOS
酸化膜22部分に構成される寄生MOSトランジスタのしき
い値電圧が低下して、リーク電流が増大する。また、Ｎ
型拡散層28を形成するためには、前述の如く、コンタク
トホール27aを介して基板21の表面にリンを高濃度でイ
オン注入するが、リンの活性化熱処理の際にリンの拡散
係数増大現象により、Ｎ型拡散層28が横方向に拡大す
る。このため、LOCOS酸化膜22部の寄生MOSトランジスタ
のしきい値電圧を一層低下させてしまう。
本発明はかかる問題点に鑑みてなされたものであっ
て、半導体基板と配線との接触による接合リークを防止
できると共に寄生トランジスタのしきい値電圧が高くて
リーク電流を抑制することができる半導体装置及びその
製造方法を提供することを目的とする。
て、半導体基板と配線との接触による接合リークを防止
できると共に寄生トランジスタのしきい値電圧が高くて
リーク電流を抑制することができる半導体装置及びその
製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る半導体装置は、半導体基板の表面に形成
されたフィールド酸化膜と、半導体基板上に形成された
絶縁膜と、この絶縁膜に選択的に形成されたコンタクト
ホールと、このコンタクトホール部の基板表面に選択的
に形成された第１導電型不純物層と、前記コンタクトホ
ールを介して前記第１導電型不純物層に接続されている
と共に、前記絶縁膜上に所定のパターンで形成された配
線とを備えた半導体装置において、前記第１導電型不純
物層に隣接して、前記コンタクトホールの縁部に沿う領
域の少なくともフィールド酸化膜直下に第２導電型不純
物領域を設けたことを特徴とする。
されたフィールド酸化膜と、半導体基板上に形成された
絶縁膜と、この絶縁膜に選択的に形成されたコンタクト
ホールと、このコンタクトホール部の基板表面に選択的
に形成された第１導電型不純物層と、前記コンタクトホ
ールを介して前記第１導電型不純物層に接続されている
と共に、前記絶縁膜上に所定のパターンで形成された配
線とを備えた半導体装置において、前記第１導電型不純
物層に隣接して、前記コンタクトホールの縁部に沿う領
域の少なくともフィールド酸化膜直下に第２導電型不純
物領域を設けたことを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板上
に絶縁膜を形成する工程と、この絶縁膜に選択的にコン
タクトホールを形成する工程と、前記コンタクトホール
を埋め込むと共に、前記絶縁膜上に所定のパターンで形
成された配線を形成する工程とを有する半導体装置の製
造方法において、前記基板の表面に対して傾斜した方向
から前記コンタクトホールを介して前記基板表面に第２
導電型不純物をイオン注入して第２導電型不純物領域を
形成する工程と、前記コンタクトホール部の基板表面に
前記第２導電型不純物領域に比して深く第１導電型不純
物を導入して第１導電型不純物層を形成する工程とを有
し、前記第１導電型不純物層に隣接して、前記コンタク
トホールの縁部に沿う領域の少なくともフィールド酸化
膜直下に前記第２導電型不純物領域を形成することを特
徴とする。
に絶縁膜を形成する工程と、この絶縁膜に選択的にコン
タクトホールを形成する工程と、前記コンタクトホール
を埋め込むと共に、前記絶縁膜上に所定のパターンで形
成された配線を形成する工程とを有する半導体装置の製
造方法において、前記基板の表面に対して傾斜した方向
から前記コンタクトホールを介して前記基板表面に第２
導電型不純物をイオン注入して第２導電型不純物領域を
形成する工程と、前記コンタクトホール部の基板表面に
前記第２導電型不純物領域に比して深く第１導電型不純
物を導入して第１導電型不純物層を形成する工程とを有
し、前記第１導電型不純物層に隣接して、前記コンタク
トホールの縁部に沿う領域の少なくともフィールド酸化
膜直下に前記第２導電型不純物領域を形成することを特
徴とする。
［作用］ 本発明においては、コンタクトホール部の基板表面に
第１導電型不純物層が形成されており、この不純物層の
表面の前記コンタクトホールの縁部に沿う領域の少なく
とも１部に第２導電型不純物領域が設けられている。即
ち、前記第１導電型不純物層は前記第２導電型不純物領
域に比して深く形成されている。また、前記第１導電型
不純物層は、少なくともコンタクトホール部の中央の領
域において配線と接続されている。これにより、基板と
配線との接触により接合リークを防止することができ
る。
第１導電型不純物層が形成されており、この不純物層の
表面の前記コンタクトホールの縁部に沿う領域の少なく
とも１部に第２導電型不純物領域が設けられている。即
ち、前記第１導電型不純物層は前記第２導電型不純物領
域に比して深く形成されている。また、前記第１導電型
不純物層は、少なくともコンタクトホール部の中央の領
域において配線と接続されている。これにより、基板と
配線との接触により接合リークを防止することができ
る。
また、本発明方法においては、基板表面に対して傾斜
した方向からコンタクトホールを介して第２導電型不純
物を基板表面にイオン注入する。これにより、コンタク
トホールの縁部に沿って第２導電型不純物領域を形成す
ることができる。その後、コンクトホールを介して第１
導電型不純物を基板表面に導入して第１導電型不純物層
を形成する。これにより、熱処理工程における第１導電
型不純物層の不純物の横方向の拡散は第２導電型不純物
領域により抑制される。従って、寄生トランジスタのし
きい値電圧の低下が抑制され、寄生トランジスタによる
リーク電流を抑制することができる。
した方向からコンタクトホールを介して第２導電型不純
物を基板表面にイオン注入する。これにより、コンタク
トホールの縁部に沿って第２導電型不純物領域を形成す
ることができる。その後、コンクトホールを介して第１
導電型不純物を基板表面に導入して第１導電型不純物層
を形成する。これにより、熱処理工程における第１導電
型不純物層の不純物の横方向の拡散は第２導電型不純物
領域により抑制される。従って、寄生トランジスタのし
きい値電圧の低下が抑制され、寄生トランジスタによる
リーク電流を抑制することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例方法
を工程順に示す断面図である。
を工程順に示す断面図である。
先ず、第１図（ａ）に示すように、Ｐ型半導体基板１
に、公知の手段によりLOCOS酸化膜２、チャネルストッ
パー用高濃度Ｐ型不純物領域３及びゲート酸化膜４を形
成する。このゲート酸化膜４の厚さは10乃至40μｍであ
る。
に、公知の手段によりLOCOS酸化膜２、チャネルストッ
パー用高濃度Ｐ型不純物領域３及びゲート酸化膜４を形
成する。このゲート酸化膜４の厚さは10乃至40μｍであ
る。
次に、ゲート酸化膜４上に、多結晶シリコンからなる
ゲート電極５を所定の形状で形成する。そして、イオン
注入法を使用して、このゲート電極５の両側の基板１の
表面に、例えば1015乃至1016atoms/cm2のドーズ量でヒ
素を選択的に導入して、ソース・ドレイン領域６を形成
する。その後、CVD（化学的気相成長）法を使用して、
基板１上の全面に厚さが400乃至800nmのシリコン酸化膜
７を形成する。
ゲート電極５を所定の形状で形成する。そして、イオン
注入法を使用して、このゲート電極５の両側の基板１の
表面に、例えば1015乃至1016atoms/cm2のドーズ量でヒ
素を選択的に導入して、ソース・ドレイン領域６を形成
する。その後、CVD（化学的気相成長）法を使用して、
基板１上の全面に厚さが400乃至800nmのシリコン酸化膜
７を形成する。
次に、第１図（ｂ）に示すように、シリコン酸化膜７
の所定の領域にコンタクトホール7aを形成し、基板１を
露出させる。そして、イオン注入法により、基板１の表
面に基板面の法線方向に対して40乃至60゜傾斜した方向
から、コンタクトホール7aを介して、フッ化ボロンをイ
オン注入することにより、コンタクトホール7aの縁部に
沿う基板１の表面にＰ型不純物導入領域９を浅く形成す
る。このとき、半導体基板１の法線方向を軸として基板
１を回転させながらイオンビーム照射を行ってもよい。
このときのイオン注入条件は、例えば加速エネルギーが
50keVであり、ドーズ量が約1014乃至1015atms/cm2であ
る。
の所定の領域にコンタクトホール7aを形成し、基板１を
露出させる。そして、イオン注入法により、基板１の表
面に基板面の法線方向に対して40乃至60゜傾斜した方向
から、コンタクトホール7aを介して、フッ化ボロンをイ
オン注入することにより、コンタクトホール7aの縁部に
沿う基板１の表面にＰ型不純物導入領域９を浅く形成す
る。このとき、半導体基板１の法線方向を軸として基板
１を回転させながらイオンビーム照射を行ってもよい。
このときのイオン注入条件は、例えば加速エネルギーが
50keVであり、ドーズ量が約1014乃至1015atms/cm2であ
る。
次いで、第１図（ｃ）に示すように、イオン注入法を
使用して、コンタクトホール7a部の基板１の表面に、例
えば加速エネルギーが70keV、ドーズ量が約８×1015ato
ms/cm2の条件でリンを導入した後、熱処理を施すことに
よりＮ型拡散層８を形成する。その後、コンタクトホー
ル7aを埋め込んでアルミニウム配線を形成する。なお、
ソース・ドレイン領域６及びＮ型拡散層８内のＰ型不純
物領域は、このソース・ドレイン領域６及びＮ型拡散層
８に比して不純物濃度が低いため、Ｐ型領域にはならな
い。このため、第１図（ｃ）において、ソース・ドレイ
ン領域６及びＮ型拡散層８内のＰ型不純物導入領域は図
示しない。
使用して、コンタクトホール7a部の基板１の表面に、例
えば加速エネルギーが70keV、ドーズ量が約８×1015ato
ms/cm2の条件でリンを導入した後、熱処理を施すことに
よりＮ型拡散層８を形成する。その後、コンタクトホー
ル7aを埋め込んでアルミニウム配線を形成する。なお、
ソース・ドレイン領域６及びＮ型拡散層８内のＰ型不純
物領域は、このソース・ドレイン領域６及びＮ型拡散層
８に比して不純物濃度が低いため、Ｐ型領域にはならな
い。このため、第１図（ｃ）において、ソース・ドレイ
ン領域６及びＮ型拡散層８内のＰ型不純物導入領域は図
示しない。
本実施例においては、上述の如く、コンタクトホール
7aの縁部に沿ってＰ型不純物導入領域９を形成する。そ
して、コンタクトホール7aを介して基板１の表面にリン
を導入した後、熱処理を施してＮ型拡散層８を形成す
る。このため、熱処理の際に横方向に拡散しようとする
リンはＰ型不純物導入領域９により捕捉される。従っ
て、Ｎ型拡散層８の横方向の拡大を防止することができ
る。
7aの縁部に沿ってＰ型不純物導入領域９を形成する。そ
して、コンタクトホール7aを介して基板１の表面にリン
を導入した後、熱処理を施してＮ型拡散層８を形成す
る。このため、熱処理の際に横方向に拡散しようとする
リンはＰ型不純物導入領域９により捕捉される。従っ
て、Ｎ型拡散層８の横方向の拡大を防止することができ
る。
また、このようにして製造された半導体装置は、LOCO
S酸化膜２部分の寄生トランジスタのしきい値電圧が高
いためリーク電流が抑制されると共に、コンタクトホー
ル7a部にのみＮ型拡散層８が深く形成されているため、
アルミニウム配線と基板との接合リークが防止される。
S酸化膜２部分の寄生トランジスタのしきい値電圧が高
いためリーク電流が抑制されると共に、コンタクトホー
ル7a部にのみＮ型拡散層８が深く形成されているため、
アルミニウム配線と基板との接合リークが防止される。
第２図（ａ）及び（ｂ）は本発明をSRAM（Static Ran
dom Access read write Memory）に適用した第２の実施
例方法を工程順に示す断面図である。
dom Access read write Memory）に適用した第２の実施
例方法を工程順に示す断面図である。
先ず、第２図（ａ）に示すように、Ｐ型半導体基板11
の表面に、LOCOS酸化膜12、チャンネルストッパー用高
濃度Ｐ型不純物領域13及びゲート酸化膜14を選択的に形
成する。ゲート酸化膜14の厚さは10乃至40nmである。
の表面に、LOCOS酸化膜12、チャンネルストッパー用高
濃度Ｐ型不純物領域13及びゲート酸化膜14を選択的に形
成する。ゲート酸化膜14の厚さは10乃至40nmである。
次に、ゲート酸化膜14上にフォトレジスト膜（図示せ
ず）を形成し、このフォトレジスト膜に選択的に開口部
を形成する。そして、このフォトレジスト膜をマスクと
してゲート酸化膜14の所定領域を除去することにより、
SRAMセルのノード部形成用のコンタクトホール14aを形
成する。
ず）を形成し、このフォトレジスト膜に選択的に開口部
を形成する。そして、このフォトレジスト膜をマスクと
してゲート酸化膜14の所定領域を除去することにより、
SRAMセルのノード部形成用のコンタクトホール14aを形
成する。
次に、イオン注入法により、基板11の表面に基板面の
法線方向に対して40乃至60゜傾斜した方向から前記フォ
トレジスト膜の開口部を介してフッ化ボロンをイオン注
入することにより、Ｐ型不純物導入領域19を形成する。
このときのイオン注入条件は、例えば加速エネルギーが
50keV、ドーズ量が５×1014乃至1015atoms/cm2である。
その後、前記フォトレジスト膜を除去する。
法線方向に対して40乃至60゜傾斜した方向から前記フォ
トレジスト膜の開口部を介してフッ化ボロンをイオン注
入することにより、Ｐ型不純物導入領域19を形成する。
このときのイオン注入条件は、例えば加速エネルギーが
50keV、ドーズ量が５×1014乃至1015atoms/cm2である。
その後、前記フォトレジスト膜を除去する。
次に、第２図（ｂ）に示すように、基板11上の全面に
多結晶シリコン膜を300乃至400nmの厚さを形成した後、
リン雰囲気中で熱処理を施す。これにより、リンが多結
晶シリコン膜中に導入されて多結晶シリコン膜が導電性
を有すると共に、コンタクトホール14a部の基板11の表
面にリンが導入されてＮ型拡散層18が形成される。その
後、この多結晶シリコン膜をパターニングしてゲート電
極15を形成する。
多結晶シリコン膜を300乃至400nmの厚さを形成した後、
リン雰囲気中で熱処理を施す。これにより、リンが多結
晶シリコン膜中に導入されて多結晶シリコン膜が導電性
を有すると共に、コンタクトホール14a部の基板11の表
面にリンが導入されてＮ型拡散層18が形成される。その
後、この多結晶シリコン膜をパターニングしてゲート電
極15を形成する。
次いで、イオン注入法により、トランジスタ形成予定
量域のゲート電極15をマスクとして基板11の表面に、例
えば加速エネルギーが70keV、ドーズ量が約1015乃至10
16atoms/cm2でヒ素を導入して、ドーズ・ドレイン領域1
6を形成する。この場合に、Ｎ型拡散層18及びソース・
ドレイン領域16内のＰ型不純物導入領域19は濃度が低い
ため、Ｐ型領域にはならない。
量域のゲート電極15をマスクとして基板11の表面に、例
えば加速エネルギーが70keV、ドーズ量が約1015乃至10
16atoms/cm2でヒ素を導入して、ドーズ・ドレイン領域1
6を形成する。この場合に、Ｎ型拡散層18及びソース・
ドレイン領域16内のＰ型不純物導入領域19は濃度が低い
ため、Ｐ型領域にはならない。
本実施例においても、第１の実施例と同様の効果を得
ることができるのに加えて、高濃度のＮ型拡散層18とＰ
型不純物導入領域19とが接触していることにより、Ｐ−
Ｎ接合の耐圧が低下し、Ｎ型ソース・ドレイン領域16を
形成する際のイオン注入に際して、ゲート電極15に蓄積
した電荷が速やかに除去される。このため、ゲート酸化
膜14の静電破壊を防止することができるという効果もあ
る。
ることができるのに加えて、高濃度のＮ型拡散層18とＰ
型不純物導入領域19とが接触していることにより、Ｐ−
Ｎ接合の耐圧が低下し、Ｎ型ソース・ドレイン領域16を
形成する際のイオン注入に際して、ゲート電極15に蓄積
した電荷が速やかに除去される。このため、ゲート酸化
膜14の静電破壊を防止することができるという効果もあ
る。
［発明の効果］ 以上説明したように本発明によれば、コンタクトホー
ル部の基板表面に形成された第１導電型不純物層の表面
に、コンタクトホールの縁部に沿って第２導電型不純物
領域が設けられているため、コンタクトホール部におけ
る配線と基板との接触による接合リークを防止できると
共に、寄生トランジスタのしきい値電圧が高い。従っ
て、本発明に係る半導体装置はリーク電流が極めて少な
い。
ル部の基板表面に形成された第１導電型不純物層の表面
に、コンタクトホールの縁部に沿って第２導電型不純物
領域が設けられているため、コンタクトホール部におけ
る配線と基板との接触による接合リークを防止できると
共に、寄生トランジスタのしきい値電圧が高い。従っ
て、本発明に係る半導体装置はリーク電流が極めて少な
い。
また、本発明方法によれば、基板表面に対して傾斜し
た方向からコンタクトホールを介して基板表面に第２導
電型不純物を導入した後、前記コンタクトホールを介し
て基板表面に第１導電型不純物を導入するため、熱処理
の際の第１の導電型不純物層の横方向の拡大を抑制する
ことができる。これにより、寄生トランジスタのしきい
値電圧が高い上述の半導体装置を容易に製造することが
できる。
た方向からコンタクトホールを介して基板表面に第２導
電型不純物を導入した後、前記コンタクトホールを介し
て基板表面に第１導電型不純物を導入するため、熱処理
の際の第１の導電型不純物層の横方向の拡大を抑制する
ことができる。これにより、寄生トランジスタのしきい
値電圧が高い上述の半導体装置を容易に製造することが
できる。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例方法を
工程順に示す断面図、第２図（ａ）及び（ｂ）は本発明
の第２の実施例方法を工程順に示す断面図、第３図
（ａ）及び（ｂ）は従来の半導体装置の製造方法を工程
順に示す断面図である。 1,11,21;半導体基板、2,12,22;LOCOS酸化膜、3,13,23;
高濃度Ｐ型不純物領域、4,14,24;ゲート酸化膜、5,15,2
5;ゲート電極、6,16,26;ソース・ドレイン領域、7,27;
シリコン酸化膜、7a,14a;コンタクトホール、8,18,28;N
型拡散層、9,19;P型不純物領域
工程順に示す断面図、第２図（ａ）及び（ｂ）は本発明
の第２の実施例方法を工程順に示す断面図、第３図
（ａ）及び（ｂ）は従来の半導体装置の製造方法を工程
順に示す断面図である。 1,11,21;半導体基板、2,12,22;LOCOS酸化膜、3,13,23;
高濃度Ｐ型不純物領域、4,14,24;ゲート酸化膜、5,15,2
5;ゲート電極、6,16,26;ソース・ドレイン領域、7,27;
シリコン酸化膜、7a,14a;コンタクトホール、8,18,28;N
型拡散層、9,19;P型不純物領域
Claims (2)
- 【請求項１】半導体基板の表面に形成されたフィールド
酸化膜と、半導体基板上に形成された絶縁膜と、この絶
縁膜に選択的に形成されたコンタクトホールと、このコ
ンタクトホール部の基板表面に選択的に形成された第１
導電型不純物層と、前記コンタクトホールを介して前記
第１導電型不純物層に接続されていると共に、前記絶縁
膜上に所定のパターンで形成された配線とを備えた半導
体装置において、前記第１導電型不純物層に隣接して、
前記コンタクトホールの縁部に沿う領域の少なくともフ
ィールド酸化膜直下に第２導電型不純物領域を設けたこ
とを特徴とする半導体装置。 - 【請求項２】半導体基板上に絶縁膜を形成する工程と、
この絶縁膜に選択的にコンタクトホールを形成する工程
と、前記コンタクトホールを埋め込むと共に、前記絶縁
膜上に所定のパターンで形成された配線を形成する工程
とを有する半導体装置の製造方法において、前記基板の
表面に対して傾斜した方向から前記コンタクトホールを
介して前記基板表面に第２導電型不純物をイオン注入し
て第２導電型不純物領域を形成する工程と、前記コンタ
クトホール部の基板表面に前記第２導電型不純物領域に
比して深く第１導電型不純物を導入して第１導電型不純
物層を形成する工程とを有し、前記第１導電型不純物層
に隣接して、前記コンタクトホールの縁部に沿う領域の
少なくともフィールド酸化膜直下に前記第２導電型不純
物領域を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10251490A JP2959038B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10251490A JP2959038B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH042134A JPH042134A (ja) | 1992-01-07 |
| JP2959038B2 true JP2959038B2 (ja) | 1999-10-06 |
Family
ID=14329479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10251490A Expired - Fee Related JP2959038B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959038B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100190834B1 (ko) * | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JP2730535B2 (ja) * | 1995-12-18 | 1998-03-25 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-04-18 JP JP10251490A patent/JP2959038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042134A (ja) | 1992-01-07 |
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|---|---|---|---|
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