JP2957183B2 - 巡回型ディジタルフィルタ - Google Patents
巡回型ディジタルフィルタInfo
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- JP2957183B2 JP2957183B2 JP63189840A JP18984088A JP2957183B2 JP 2957183 B2 JP2957183 B2 JP 2957183B2 JP 63189840 A JP63189840 A JP 63189840A JP 18984088 A JP18984088 A JP 18984088A JP 2957183 B2 JP2957183 B2 JP 2957183B2
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- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、巡回型ディジタルフィルタに関する。より
詳細には、巡回型ディジタルフィルタの無信号時の雑音
をなくす回路構成に関する。
詳細には、巡回型ディジタルフィルタの無信号時の雑音
をなくす回路構成に関する。
従来の技術 ディジタルフィルタは、一般に１タイムスロットの遅
延素子、定数倍の乗算器および加算器で実現される。デ
ィジタルフィルタの内、巡回型ディジタルフィルタは、
一般に、有限個の遅延素子で無限のインパルス応答を得
ることを目的としている。
延素子、定数倍の乗算器および加算器で実現される。デ
ィジタルフィルタの内、巡回型ディジタルフィルタは、
一般に、有限個の遅延素子で無限のインパルス応答を得
ることを目的としている。
第３図に、従来の巡回型ディジタルフィルタの一例を
示す。第３図に示す従来のディジタルフィルタは、２次
巡回型ディジタルフィルタであり、遅延素子D1およびD2
と、乗算器M1、M2、M3およびM4と、加算器A2、A3、A4お
よびA5とで巡回ループ部を構成している。
示す。第３図に示す従来のディジタルフィルタは、２次
巡回型ディジタルフィルタであり、遅延素子D1およびD2
と、乗算器M1、M2、M3およびM4と、加算器A2、A3、A4お
よびA5とで巡回ループ部を構成している。
遅延素子D1の出力する信号は、遅延素子D2の入力とな
るとともに、それぞれβ１倍の乗算を行う乗算器M1およ
びα１倍の乗算を行う乗算器M3の入力にもなる。また、
遅延素子D2の出力信号は、それぞれβ２倍の乗算を行う
乗算器M2およびα２倍の乗算を行う乗算器M4に入力され
る。乗算器M1およびM2の出力は、加算器A3で加算され、
さらに加算器A2で入力信号Xiと加算される。また、乗算
器M3およびM4の出力は、加算器A5で加算され、さらに加
算器A4で加算器A2の出力信号と加算される。加算器A2の
出力信号は、遅延素子D1の入力にもなって、フィードバ
ックを実現している。
るとともに、それぞれβ１倍の乗算を行う乗算器M1およ
びα１倍の乗算を行う乗算器M3の入力にもなる。また、
遅延素子D2の出力信号は、それぞれβ２倍の乗算を行う
乗算器M2およびα２倍の乗算を行う乗算器M4に入力され
る。乗算器M1およびM2の出力は、加算器A3で加算され、
さらに加算器A2で入力信号Xiと加算される。また、乗算
器M3およびM4の出力は、加算器A5で加算され、さらに加
算器A4で加算器A2の出力信号と加算される。加算器A2の
出力信号は、遅延素子D1の入力にもなって、フィードバ
ックを実現している。
第３図に示した従来の２次巡回型ディジタルフィルタ
は、以下の（１）式で示す差分方程式の演算を実行する
ものである。
は、以下の（１）式で示す差分方程式の演算を実行する
ものである。
（ここで、ｉ＝‥‥，−2,−1,0,1,2,‥‥Xiは入力信
号、Yiは出力信号、α１、α２、β１、β２は定数、
Wi、Wi-1、Wi-2は遅延データである。） 発明が解決しようとする課題 上記のようにディジタルフィルタは、遅延素子、加算
器、乗算器等で構成されるが、遅延素子、加算器、乗算
器いずれも有限の語長により演算を行うため、まるめ、
切り捨て等による誤差が必ず発生する。
号、Yiは出力信号、α１、α２、β１、β２は定数、
Wi、Wi-1、Wi-2は遅延データである。） 発明が解決しようとする課題 上記のようにディジタルフィルタは、遅延素子、加算
器、乗算器等で構成されるが、遅延素子、加算器、乗算
器いずれも有限の語長により演算を行うため、まるめ、
切り捨て等による誤差が必ず発生する。
従って、従来の巡回ディジタルフィルタの巡回ループ
における演算では、この誤差が蓄積して演算結果が非線
形となり、特に０入力に対し出力が０に漸近せず、一定
値に収束したり、周期波形に落ちついたりするリミット
サイクルが発生することがあった。これは、無入力時の
雑音となり、音声信号のフィルタリングでは問題とな
る。
における演算では、この誤差が蓄積して演算結果が非線
形となり、特に０入力に対し出力が０に漸近せず、一定
値に収束したり、周期波形に落ちついたりするリミット
サイクルが発生することがあった。これは、無入力時の
雑音となり、音声信号のフィルタリングでは問題とな
る。
上記のリミットサイクルの発生の防止策として演算語
長を長く取ることにより、有限語長にまるめる際の誤差
を少くすること等の対策が考えられていたが、この方法
では、ハードウェアが増大し、好ましくない。
長を長く取ることにより、有限語長にまるめる際の誤差
を少くすること等の対策が考えられていたが、この方法
では、ハードウェアが増大し、好ましくない。
従って、本発明の目的は、上記従来技術の問題点を解
決した無入力時の雑音が発生しない巡回型ディジタルフ
ィルタをハードウェアを増大させることなく実現するこ
とにある。
決した無入力時の雑音が発生しない巡回型ディジタルフ
ィルタをハードウェアを増大させることなく実現するこ
とにある。
課題を解決するための手段 本発明に従うと、加算器、乗算器および遅延素子で構
成され、入力された信号を巡回ループ部で演算して出力
するフィルタが複数直列に接続されて構成された巡回型
ディジタルフィルタにおいて、オフセット値が加算され
た信号が入力される前段のフィルタからの出力を後段の
フィルタに入力する際、前記前段のフィルタが高域通過
フィルタの出力にのみオフセット値を加算しなおす加算
手段を有することを特徴とする巡回型ディジタルフィル
タが提供される。
成され、入力された信号を巡回ループ部で演算して出力
するフィルタが複数直列に接続されて構成された巡回型
ディジタルフィルタにおいて、オフセット値が加算され
た信号が入力される前段のフィルタからの出力を後段の
フィルタに入力する際、前記前段のフィルタが高域通過
フィルタの出力にのみオフセット値を加算しなおす加算
手段を有することを特徴とする巡回型ディジタルフィル
タが提供される。
作用 本発明の巡回型ディジタフィルタは、巡回ループ部に
入力される信号にオフセット値を加算する加算手段を有
し、巡回ループ部では、オフセット値を加算した後の信
号に対して、演算を行う。そのため、無入力時でも、巡
回ループでの演算は、０に対する演算とはならないの
で、演算誤差によるリミットサイクルの発生がなくな
り、ノイズを低減することが可能になるものである。
入力される信号にオフセット値を加算する加算手段を有
し、巡回ループ部では、オフセット値を加算した後の信
号に対して、演算を行う。そのため、無入力時でも、巡
回ループでの演算は、０に対する演算とはならないの
で、演算誤差によるリミットサイクルの発生がなくな
り、ノイズを低減することが可能になるものである。
本発明の巡回型ディジタルフィルタは、演算語長を長
くすることなく、ハードウェアの増加も少いため、コス
トを増加させることなく演算誤差の影響を排除できる。
くすることなく、ハードウェアの増加も少いため、コス
トを増加させることなく演算誤差の影響を排除できる。
以下、本発明を実施例によりさらに詳しく説明する
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲を何等制限するものではない。
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲を何等制限するものではない。
実施例１ 本発明の巡回型ディジタルフィルタを図面を参照して
説明する。
説明する。
第１図は、本発明の巡回型ディジタルフィルタの一実
施例を示すブロック図である。第１図に示す巡回型ディ
ジタルフィルタは、前述の第３図に示した従来の巡回型
ディジタルフィルタに、オフセット値保持回路１と加算
器A1とを付加した構成となっている。以下、本実施例の
説明は、第３図の巡回型ディジタルフィルタと異なる部
分を中心に行う。
施例を示すブロック図である。第１図に示す巡回型ディ
ジタルフィルタは、前述の第３図に示した従来の巡回型
ディジタルフィルタに、オフセット値保持回路１と加算
器A1とを付加した構成となっている。以下、本実施例の
説明は、第３図の巡回型ディジタルフィルタと異なる部
分を中心に行う。
本実施例の巡回型ディジタルフィルタにおいて、巡回
ループ部２は、遅延素子D1およびD2と、乗算器M1、M2、
M3およびM4と、加算器A2、A3、A4およびA5とから構成さ
れている。巡回ループ部２全体の入力となる加算器A2の
入力は、入力信号Xiにオフセット値保持回路１が保持し
ているオフセット値を加算器A1で加えたXi′となる。従
って、本実施例の巡回型ディジタルフィルタでは、下記
の（１）′式に示す如く、前述の（１）式の差分方程式
の演算を、Xi′に対して行うものである。
ループ部２は、遅延素子D1およびD2と、乗算器M1、M2、
M3およびM4と、加算器A2、A3、A4およびA5とから構成さ
れている。巡回ループ部２全体の入力となる加算器A2の
入力は、入力信号Xiにオフセット値保持回路１が保持し
ているオフセット値を加算器A1で加えたXi′となる。従
って、本実施例の巡回型ディジタルフィルタでは、下記
の（１）′式に示す如く、前述の（１）式の差分方程式
の演算を、Xi′に対して行うものである。
本実施例の巡回型ディジタルフィルタでは、オフセッ
ト値を適当に選択することにより、Xi′は無信号時にも
０にならないため、演算誤差によるリミットサイクルの
発生をなくすことが可能になる。
ト値を適当に選択することにより、Xi′は無信号時にも
０にならないため、演算誤差によるリミットサイクルの
発生をなくすことが可能になる。
実施例２ 第２図は本発明の他の実施例のブロック図である。第
２図に示す巡回型ディジタルフィルタは、縦続型構成の
巡回型ディジタルフィルタである。本実施例の巡回型デ
ィジタルフィルタは、巡回ループ部21、22、23、24およ
び25を直列に接続し、各巡回ループ部の通過帯域特性を
考慮して、オフセット値の保持回路１およびオフセット
値を加算する加算器A1を一部の巡回ループにのみ付加し
ている。尚、巡回ループ部23および25は、巡回ループ部
22と同じ構成であるので図面を一部省略してある。ま
た、巡回ループ部における信号処理は、基本的に実施例
１に示したものと共通であるので説明を省略する。
２図に示す巡回型ディジタルフィルタは、縦続型構成の
巡回型ディジタルフィルタである。本実施例の巡回型デ
ィジタルフィルタは、巡回ループ部21、22、23、24およ
び25を直列に接続し、各巡回ループ部の通過帯域特性を
考慮して、オフセット値の保持回路１およびオフセット
値を加算する加算器A1を一部の巡回ループにのみ付加し
ている。尚、巡回ループ部23および25は、巡回ループ部
22と同じ構成であるので図面を一部省略してある。ま
た、巡回ループ部における信号処理は、基本的に実施例
１に示したものと共通であるので説明を省略する。
本実施例の巡回型ディジタルフィルタは、巡回ループ
部21、22、23で、低域通過フィルタを構成し、また、巡
回ループ部24、25で高域通過フィルタを構成し、全体と
して帯域通過フィルタを実現した例である。低域通過フ
ィルタの入力Xiに、オフセット値を加算器A1により加算
すれば、このオフセット値はDCレベルの入力と考えられ
るため、低域通過フィルタ部を通過し、高域通過フィル
タを構成する巡回型フィルタ24の入力にオフセットが加
算された状態と等価となる。このオフセットは、巡回ル
ープ部24で阻止されるため、巡回ループ部25の入力に対
し、改めてオフセット値の加算を行っている。
部21、22、23で、低域通過フィルタを構成し、また、巡
回ループ部24、25で高域通過フィルタを構成し、全体と
して帯域通過フィルタを実現した例である。低域通過フ
ィルタの入力Xiに、オフセット値を加算器A1により加算
すれば、このオフセット値はDCレベルの入力と考えられ
るため、低域通過フィルタ部を通過し、高域通過フィル
タを構成する巡回型フィルタ24の入力にオフセットが加
算された状態と等価となる。このオフセットは、巡回ル
ープ部24で阻止されるため、巡回ループ部25の入力に対
し、改めてオフセット値の加算を行っている。
以上、説明したように、本実施例のような縦続型構成
の巡回型ディジタルフィルタの場合には、すべての巡回
ループ部の入力にオフセット値を加算する必要はない。
従って、わずかなハードウェアの増加のみで演算誤差に
よるリミットサイクルの発生を有効に抑制することがで
きる。
の巡回型ディジタルフィルタの場合には、すべての巡回
ループ部の入力にオフセット値を加算する必要はない。
従って、わずかなハードウェアの増加のみで演算誤差に
よるリミットサイクルの発生を有効に抑制することがで
きる。
発明の効果 以上、詳述のように本発明の巡回型ディジタルフィル
タは、従来のものと比較して、ごくわずかなハードウェ
アを追加するだけで、無入力時に発生するリミットサイ
クルを有効になくすことができる。
タは、従来のものと比較して、ごくわずかなハードウェ
アを追加するだけで、無入力時に発生するリミットサイ
クルを有効になくすことができる。
これは、本発明の巡回型ディジタルフィルタに独特
な、巡回ループ部に入力される信号にオフセット値を加
算して、その後に巡回ループ部における演算を行うとい
う構成によるものである。
な、巡回ループ部に入力される信号にオフセット値を加
算して、その後に巡回ループ部における演算を行うとい
う構成によるものである。
本発明の巡回型ディジタルフィルタでは、演算語長を
長くすることなくリミットサイクルをなくせるので、演
算後長をフィルタの周波数特性等に適合する必要最低限
に設定することが可能であり加算器、乗算器、遅延素子
等のハードウェア量の最適化が可能である。
長くすることなくリミットサイクルをなくせるので、演
算後長をフィルタの周波数特性等に適合する必要最低限
に設定することが可能であり加算器、乗算器、遅延素子
等のハードウェア量の最適化が可能である。
第１図は、本発明の巡回型ディジタルフィルタの第１の
実施例を示すブロック図であり、 第２図は、本発明の第２の実施例を示すブロック図であ
り、 第３図は、従来の巡回型ディジタルフィルタの一例を示
すブロック図である。 （主な参照番号） Xi……入力信号、 Xi′……オフセット値の付加された入力信号、 Yi……出力信号、 A1、A2、A3、A4、A5、AN……加算器、 M1、M2、M3、M4、MN……乗算器、 D1、D2、DN……遅延素子、 １……オフセット値保持回路、 ２、2N……巡回ループ部
実施例を示すブロック図であり、 第２図は、本発明の第２の実施例を示すブロック図であ
り、 第３図は、従来の巡回型ディジタルフィルタの一例を示
すブロック図である。 （主な参照番号） Xi……入力信号、 Xi′……オフセット値の付加された入力信号、 Yi……出力信号、 A1、A2、A3、A4、A5、AN……加算器、 M1、M2、M3、M4、MN……乗算器、 D1、D2、DN……遅延素子、 １……オフセット値保持回路、 ２、2N……巡回ループ部
フロントページの続き (56)参考文献 特開 昭60−261210（ＪＰ，Ａ) 特開 昭57−157372（ＪＰ，Ａ) 特開 昭61−2412（ＪＰ，Ａ) 特開 昭57−132268（ＪＰ，Ａ) 特開 昭55−71315（ＪＰ，Ａ) 特公 昭63−36579（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】加算器、乗算器および遅延素子で構成さ
れ、入力された信号を巡回ループ部で演算して出力する
フィルタが複数直列に接続されて構成された巡回型ディ
ジタルフィルタにおいて、オフセット値が加算された信
号が入力される前段のフィルタからの出力を後段のフィ
ルタに入力する際、前記前段のフィルタが高域通過フィ
ルタの出力にのみオフセット値を加算しなおす加算手段
を有することを特徴とする巡回型ディジタルフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189840A JP2957183B2 (ja) | 1988-07-29 | 1988-07-29 | 巡回型ディジタルフィルタ |
| US07/387,298 US4920507A (en) | 1988-07-29 | 1989-07-31 | Recursive digital filter with less no-signal noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189840A JP2957183B2 (ja) | 1988-07-29 | 1988-07-29 | 巡回型ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239717A JPH0239717A (ja) | 1990-02-08 |
| JP2957183B2 true JP2957183B2 (ja) | 1999-10-04 |
Family
ID=16248085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63189840A Expired - Fee Related JP2957183B2 (ja) | 1988-07-29 | 1988-07-29 | 巡回型ディジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920507A (ja) |
| JP (1) | JP2957183B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0760990B2 (ja) * | 1989-02-23 | 1995-06-28 | エルエスアイ・ロジック株式会社 | ディジタルフィルタ |
| JP2647967B2 (ja) * | 1989-06-08 | 1997-08-27 | 株式会社 ケンウッド | ディジタルフィルタ |
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-
1988
- 1988-07-29 JP JP63189840A patent/JP2957183B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-31 US US07/387,298 patent/US4920507A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4920507A (en) | 1990-04-24 |
| JPH0239717A (ja) | 1990-02-08 |
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