JP2951988B2 - ディジタル―アナログ変換器 - Google Patents
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- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
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- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル−アナログ変換装置に関する。
［従来の技術］ この型式の装置においては、変換は次３つの段階にお
いて実施される。すなわち、 ・ディジタル標本のビット数は、過標本化と変調（デ
ルタ−シグマ変調）とによって１に減少させられる。
いて実施される。すなわち、 ・ディジタル標本のビット数は、過標本化と変調（デ
ルタ−シグマ変調）とによって１に減少させられる。
・１ビット標本は、簡単な１ビットのディジタル−ア
ナログ変換器によってアナログ信号に変換される。
ナログ変換器によってアナログ信号に変換される。
・アナログ信号のフィルタ処理又は平滑化が遂行され
る。
る。
この装置の欠点は、アナログ信号のスペクトルに含ま
れる帯域外周波雑音にある。
れる帯域外周波雑音にある。
さらに、平滑化フィルタは、正確な遮断周波数及びそ
の帯域外周波の高度の排除という厳しい条件を満足しな
ければならない。
の帯域外周波の高度の排除という厳しい条件を満足しな
ければならない。
［発明の解決しようとする問題点］ 本発明の目的は、向上された帯域外周波排除性能を有
する上述の型式のディジタル−アナログ変換装置を提供
することにある。
する上述の型式のディジタル−アナログ変換装置を提供
することにある。
本発明の他の目的は、最小分解能が12ビットであり、
かつ電話応用に対する仕様に適合する相補形金属酸化物
半導体（CMOS）ディジタル回路の形に集積化されること
が可能なディジタル−アナログ変換装置を提供すること
にある。
かつ電話応用に対する仕様に適合する相補形金属酸化物
半導体（CMOS）ディジタル回路の形に集積化されること
が可能なディジタル−アナログ変換装置を提供すること
にある。
［問題を解決するための手段］ したがって、本発明の目的であるディジタル−アナロ
グ変換器は、次のような特徴を有する、すなわち、この
ディジタル−アナログ変換器は演算増幅器を含み、この
増幅器の入力に第１コンデンサが第１群スイッチによっ
て接続され、これらの第１コンデンサは第２群スイッチ
によって参照電圧源のいずれか又は接地電位にさらに接
続され、この演算増幅器の入力は第２コンデンサを経由
してこの演算増幅器の出力にさらに接続され、これらの
第１群スイッチ及び第２群スイッチは被変換ディジタル
信号によって制御されその結果、変換段階の第１区間中
に参照電圧から第１コンデンサを予充電することを保証
し、かつ変換段階の第２区間又は再分配段階中に演算増
幅器の出力に被変換ディジタル信号に相当するいくつか
のアナログ電圧レベルを得るようにこの演算増幅器と第
２コンデンサを含む回路へ第１コンデンサを接続するこ
とを保証し、この変換は Vs（nT）＝ (C2/C1)VR［１−2Q×１（nT）］［１＋Ｑ×０（nT）］ なる式によって定義され、ここに、Vsはアナログ出力信
号電圧、Vs（nT）は時刻nTにおける電圧Vs、Ｔは標本化
周期、及びｎは無次元整数である。
グ変換器は、次のような特徴を有する、すなわち、この
ディジタル−アナログ変換器は演算増幅器を含み、この
増幅器の入力に第１コンデンサが第１群スイッチによっ
て接続され、これらの第１コンデンサは第２群スイッチ
によって参照電圧源のいずれか又は接地電位にさらに接
続され、この演算増幅器の入力は第２コンデンサを経由
してこの演算増幅器の出力にさらに接続され、これらの
第１群スイッチ及び第２群スイッチは被変換ディジタル
信号によって制御されその結果、変換段階の第１区間中
に参照電圧から第１コンデンサを予充電することを保証
し、かつ変換段階の第２区間又は再分配段階中に演算増
幅器の出力に被変換ディジタル信号に相当するいくつか
のアナログ電圧レベルを得るようにこの演算増幅器と第
２コンデンサを含む回路へ第１コンデンサを接続するこ
とを保証し、この変換は Vs（nT）＝ (C2/C1)VR［１−2Q×１（nT）］［１＋Ｑ×０（nT）］ なる式によって定義され、ここに、Vsはアナログ出力信
号電圧、Vs（nT）は時刻nTにおける電圧Vs、Ｔは標本化
周期、及びｎは無次元整数である。
本発明の他の目的であるディジタル−アナログ変換器
とスイッチコンデンサフィルタとの集合体は、次のよう
な特徴を有する、すなわち、この集合体は上に定義され
たようなディジタル−アナログ変換器を含む第１段とス
イッチコンデンサフィルタを有する第２段を含み、第２
段は積分コンデンサを有する増幅器を含み第２段の入力
はコンデンサと第３群スイッチ、第４群スイッチとを経
由して第１段の演算増幅器の出力に接続され、第２段の
出力は帰還コンデンサを経由して第１段の演算増幅器の
入力に閉回路状に帰還し、帰還コンデンサを第２段の増
幅器の出力と第１段の演算増幅器の入力とに接続する回
路にスイッチが挿入され、これらのスイッチは第１段の
ディジタル−アナログ変換器に対する制御信号を発生す
るために被変換ディジタル信号と組み合わせて使用され
るクロック信号によって制御される。
とスイッチコンデンサフィルタとの集合体は、次のよう
な特徴を有する、すなわち、この集合体は上に定義され
たようなディジタル−アナログ変換器を含む第１段とス
イッチコンデンサフィルタを有する第２段を含み、第２
段は積分コンデンサを有する増幅器を含み第２段の入力
はコンデンサと第３群スイッチ、第４群スイッチとを経
由して第１段の演算増幅器の出力に接続され、第２段の
出力は帰還コンデンサを経由して第１段の演算増幅器の
入力に閉回路状に帰還し、帰還コンデンサを第２段の増
幅器の出力と第１段の演算増幅器の入力とに接続する回
路にスイッチが挿入され、これらのスイッチは第１段の
ディジタル−アナログ変換器に対する制御信号を発生す
るために被変換ディジタル信号と組み合わせて使用され
るクロック信号によって制御される。
本発明の他の目的であるディジタル−アナログ変換装
置は、いくつかの量子化レベルを有しかつ上に定義され
たディジタル−アナログ変換器とスイッチコンデンサフ
ィルタとの集合体に関連するディジタル変調器を含むこ
とを特徴とする。
置は、いくつかの量子化レベルを有しかつ上に定義され
たディジタル−アナログ変換器とスイッチコンデンサフ
ィルタとの集合体に関連するディジタル変調器を含むこ
とを特徴とする。
本発明は、実施例によりかつ付図を参照して全面的に
行われる次の説明を援用して一層深く理解されるであろ
う。
行われる次の説明を援用して一層深く理解されるであろ
う。
［実施例］ 第１図はディジタル−アナログ変換器を示し、この変
換器に含まれるディジタル変調器１はその入力にｎビッ
ト、入力周波数Fiの入力ディジタル信号を受信しかつそ
の出力からｐビット、周波数Fsの出力標本化信号を送出
する。
換器に含まれるディジタル変調器１はその入力にｎビッ
ト、入力周波数Fiの入力ディジタル信号を受信しかつそ
の出力からｐビット、周波数Fsの出力標本化信号を送出
する。
変調器１はその出力を集合体２に接続され、この集合
体は低減フィルタと関連するディジタル−アナログ変換
器を含み、アナログ出力を供給する。
体は低減フィルタと関連するディジタル−アナログ変換
器を含み、アナログ出力を供給する。
第２図に示されるディジタル−アナログ変換器はディ
ジタル変調器１を含み、この変調器は二次デルタ−シグ
マ変調器であり、その入力にディジタル標本を受信しか
つ周波数Fsの出力標本化信号によって制御される。
ジタル変調器１を含み、この変調器は二次デルタ−シグ
マ変調器であり、その入力にディジタル標本を受信しか
つ周波数Fsの出力標本化信号によって制御される。
ディジタル変調器１は、ディジタル−アナログ変換器
とスイッチコンデンサフィルタとの集合体３に接続さ
れ、また周波数Fsの標本化信号によって制御されかつそ
の出力からアナログ信号を送出する。
とスイッチコンデンサフィルタとの集合体３に接続さ
れ、また周波数Fsの標本化信号によって制御されかつそ
の出力からアナログ信号を送出する。
例えば、変調器１の出力は、２ビットディジタル信号
Ｑ×1,Q×０である。
Ｑ×1,Q×０である。
このような変換器の主要な特性は、次の通りである。
すなわち、 ディジタル変調器１の出力は、すなわち、２ビット量
子化４つの電圧レベル＋2VR,＋VR,−VR,−2VR。
すなわち、 ディジタル変調器１の出力は、すなわち、２ビット量
子化４つの電圧レベル＋2VR,＋VR,−VR,−2VR。
集合体３の平滑化フィルタ、すなわち、スイッチコン
デンサフィルタ３は、全体的に差動構造の形に設計され
ている。
デンサフィルタ３は、全体的に差動構造の形に設計され
ている。
２ビットのディジタル−アナログ変換は、集合体３の
第１段において実施される。
第１段において実施される。
電圧参照は、全体的に差働的であり、かつ変調器１の
及び集合体３のフィルタの標本化周波数の２倍に等しい
周波数の２つのパルス電圧レベル＋VR,−VRを供給す
る。
及び集合体３のフィルタの標本化周波数の２倍に等しい
周波数の２つのパルス電圧レベル＋VR,−VRを供給す
る。
第２図の変換装置の構成に使用されるディジタル変調
器は、第３図に詳細に示される。
器は、第３図に詳細に示される。
ディジタル変調器１は、この変換装置の論理部分を構
成する。
成する。
その機能は、アナログ変換を容易化するために、ディ
ジタル入力標本のビットの数を減少させることにある。
ビット数のこの減少は、標本化周波数の実質的増大と標
本の変調によって得られる。
ジタル入力標本のビットの数を減少させることにある。
ビット数のこの減少は、標本化周波数の実質的増大と標
本の変調によって得られる。
第３図の例によって示された変調器は、二次デルタ−
シグマ変調器である。
シグマ変調器である。
この変調器の含む入力レジスタ４は、その入力に周波
数Fiの入力標本信号Diを受信し、かつ周波数Feの入力標
本化信号によって制御される。
数Fiの入力標本信号Diを受信し、かつ周波数Feの入力標
本化信号によって制御される。
レジスタ４の出力は、第１加算器５に接続され、この
加算器はさらに第１レジスタ６の出力に接続され、後者
は周波数Fsの出力標本化信号によって制御される。
加算器はさらに第１レジスタ６の出力に接続され、後者
は周波数Fsの出力標本化信号によって制御される。
加算器５の出力は第２加算器７に接続され、第２加算
器は、また、第２レジスタ８の出力に接続される。
器は、また、第２レジスタ８の出力に接続される。
第２加算器７の出力は量子化器９の入力に接続され、
この量子化器の出力は変調器の出力を構成する。
この量子化器の出力は変調器の出力を構成する。
量子化器９の出力は否定回路10を経由して第３加算器
11の入力に接続され、第３加算器の他の入力は第２加算
器７の出力に接続され、第３加算器の出力は第２レジス
タ８と第４加算器12の入力に接続され、第４加算器の他
の入力は第１加算器５の出力にまた出力は第１レジスタ
６の入力に接続される。
11の入力に接続され、第３加算器の他の入力は第２加算
器７の出力に接続され、第３加算器の出力は第２レジス
タ８と第４加算器12の入力に接続され、第４加算器の他
の入力は第１加算器５の出力にまた出力は第１レジスタ
６の入力に接続される。
入力標本信号Diは、数kHzの程度の低周波を13ビット
に符号化する。
に符号化する。
この入力標本信号は、周波数Feで入力レジスタ４に装
荷されかつ変調器の動作周波数、すなわち、周波数Feで
読み出される。
荷されかつ変調器の動作周波数、すなわち、周波数Feで
読み出される。
ディジタル値は２の補数法によって符号化される。
量子化器９は、その出力に２ビットのディジタル信号
Ｑ×1,Q×０を供給し、後続して使用されるディジタル
−アナログ変換器に適合する４レベルに符号化する。
Ｑ×1,Q×０を供給し、後続して使用されるディジタル
−アナログ変換器に適合する４レベルに符号化する。
量子化器９は、対応表の形に作製される。
説明された本発明の実施例に使用される量子化器は、
その真理値表によって下のように与えられる。
その真理値表によって下のように与えられる。
出力２ビットディジタル信号Ｑ×1,Q×０＝ｇ（Vx）
の４つの状態を発生するための（Vx）の値に関する判定
しきい値を、この変調器の信号／雑音比のような性能目
標の関数として変化させることができる。
の４つの状態を発生するための（Vx）の値に関する判定
しきい値を、この変調器の信号／雑音比のような性能目
標の関数として変化させることができる。
ディジタル参照値が、ディジタル−アナログ変換の際
に使用されるアナログ参照電圧に関連させられる。
に使用されるアナログ参照電圧に関連させられる。
本実施例においては、ディジタル参照値は212＝4096
であって、これが次の表２に示される帰還値Dxを与え
る。
であって、これが次の表２に示される帰還値Dxを与え
る。
減算の実行を回避するために、発生されかつ入力レジ
スタ４及び加算器７の出力信号の値Ux及びVxに加算され
るのは、−Qxである。
スタ４及び加算器７の出力信号の値Ux及びVxに加算され
るのは、−Qxである。
ディジタル変調器は、第４図に示される処理装置で以
て実現される。
て実現される。
この処理装置は、２ビットサイクル計数器14を含みこ
の計数器は状態復号器15、計算装置16及びクロック信号
発生器17に接続され、後者は信号PHI1,PHI2を発生す
る。計算装置16及びクロック信号発生器17の出力は、論
理集合体17aに接続され、後者はその出力に信号PHI1,PH
I2及び信号PHI2,Q×0,Q×1,Q×0,Q×１の組合わせの結
果である信号PHI2（Ｑ×０）,PHI2 PHI2（Ｑ×１）,PHI2 を供給するが、これら組合わせ信号は、第６図を参照し
て説明されるディジタル−アナログ変換器及びこれを一
部として含むある集合体３（第２図）の制御を行おうと
するものである。
の計数器は状態復号器15、計算装置16及びクロック信号
発生器17に接続され、後者は信号PHI1,PHI2を発生す
る。計算装置16及びクロック信号発生器17の出力は、論
理集合体17aに接続され、後者はその出力に信号PHI1,PH
I2及び信号PHI2,Q×0,Q×1,Q×0,Q×１の組合わせの結
果である信号PHI2（Ｑ×０）,PHI2 PHI2（Ｑ×１）,PHI2 を供給するが、これら組合わせ信号は、第６図を参照し
て説明されるディジタル−アナログ変換器及びこれを一
部として含むある集合体３（第２図）の制御を行おうと
するものである。
計数器14は、順序クロック信号（４＊FS）によって制
御される。
御される。
標本化周期中、４つの利用可能なサイクルが、次の表
３によって説明される変調関数の４つの操作の実行に当
たって、使用される。
３によって説明される変調関数の４つの操作の実行に当
たって、使用される。
表 ３ ０ D1 １ Ux＝Sx＋Di １ １ D2 １ Vx＝Rx＋Ux １ ２ D3 １ Rx＝Vx−Dx １ ３ D4 １ Sx＝Ux−Dx １ 計算装置を、ここで、第５図を参照してさらに詳しく
説明しよう。
説明しよう。
計算装置に含まれる入力レジスタ18は、第３図の回路
内のレジスタ４に相当し、第３図のレジスタ6,8を、そ
れぞれ、実現する第１レジスタ（19又はＡ）に一方で、
第２レジスタ（20又はＢ）に他方で接続される。
内のレジスタ４に相当し、第３図のレジスタ6,8を、そ
れぞれ、実現する第１レジスタ（19又はＡ）に一方で、
第２レジスタ（20又はＢ）に他方で接続される。
入力レジスタ18は、入力読出し信号DINで制御され、
一方レジスタ19及び20は、読出し及び書込みを制御する
読出し、書込み信号RA1,WA1及びRB1,WB1によって、それ
ぞれ、制御される。
一方レジスタ19及び20は、読出し及び書込みを制御する
読出し、書込み信号RA1,WA1及びRB1,WB1によって、それ
ぞれ、制御される。
第１レジスタ19又はレジスタＡは、その出力を第３図
に示された回路の加算器5,7,11及び12の機能を実現する
加算装置21の入力EAに接続される。第２レジスタ20又は
レジスタＢは、加算装置21の入力FBに接続される。
に示された回路の加算器5,7,11及び12の機能を実現する
加算装置21の入力EAに接続される。第２レジスタ20又は
レジスタＢは、加算装置21の入力FBに接続される。
加算装置21の入力EA,EBは、また、−Dx発生符号変換
器22の対応する出力に接続され、この符号変換器は読出
しモードにおいて信号RA2及びRB2によって制御され、か
つ計算装置の出力から到来するディジタル信号Ｑ×1,Q
×０を受信する。
器22の対応する出力に接続され、この符号変換器は読出
しモードにおいて信号RA2及びRB2によって制御され、か
つ計算装置の出力から到来するディジタル信号Ｑ×1,Q
×０を受信する。
加算装置21の出力は、レジスタ（19又はＡ）、（20又
はＢ）の出力に閉回路状に帰還され、かつまた量子化器
−符号化器23の入力に接続され、後者は第３図に示され
た量子化器９を実現する。
はＢ）の出力に閉回路状に帰還され、かつまた量子化器
−符号化器23の入力に接続され、後者は第３図に示され
た量子化器９を実現する。
量子化器−符号化器23の出力は、出力レジスタ24の対
応する出力に接続され、このレジスタは書込みモードに
おいて信号WQによって制御されかつその出力に信号Ｑ×
1,Q×０を供給する。
応する出力に接続され、このレジスタは書込みモードに
おいて信号WQによって制御されかつその出力に信号Ｑ×
1,Q×０を供給する。
この処理装置は、２つのクロック段階によって制御さ
れる。これらは、すなわち、第９図に示す様に − 読出し段階Ｌであって、この段階中制御信号がセッ
トされ及びデータが読み出されかつ加算器21の入力に印
加される。
れる。これらは、すなわち、第９図に示す様に − 読出し段階Ｌであって、この段階中制御信号がセッ
トされ及びデータが読み出されかつ加算器21の入力に印
加される。
− 書込み段階Ｅであって、この段階中に計算結果が書
込みモードにおいて選択レジスタ内へ装荷される。
込みモードにおいて選択レジスタ内へ装荷される。
この処理装置は、３つの情報経路レベルを含み、その
１つは計数器14用であり、別の１つは状態複号器15用で
あり、残りの１つは計算装置16（第４図）内のサイクル
実行用である。
１つは計数器14用であり、別の１つは状態複号器15用で
あり、残りの１つは計算装置16（第４図）内のサイクル
実行用である。
計算装置の機能は、８つの信号によって制御される。
これらの信号は、すなわち、 ５つの読出し信号RA1,RA2,RB1,RB2,DIN、これらは読
出し段階中に能動性であり、かつバスBS上に基準面を置
き、これを次の読出し段階Ｌまで維持する。
これらの信号は、すなわち、 ５つの読出し信号RA1,RA2,RB1,RB2,DIN、これらは読
出し段階中に能動性であり、かつバスBS上に基準面を置
き、これを次の読出し段階Ｌまで維持する。
３つの書込み信号WA1,WA2,WQ、これらは、書込み段階
Ｅ中に、バスBS上に存在する値の装荷を可能とする。
Ｅ中に、バスBS上に存在する値の装荷を可能とする。
これら８つの信号は、状態復号器15（第４図）によっ
て、これがサイクル計数器14から受信した信号から発生
される。
て、これがサイクル計数器14から受信した信号から発生
される。
量子化器−符号化器23の真理値表は、前掲の表１に与
えられている。
えられている。
ディジタル信号Ｑ×１は、最上位桁ビット（Ｖ×15
（符号ビット））に等しい。
（符号ビット））に等しい。
ディジタル信号（Ｑ×０）は、上位桁（Ｖ×15,V×1
4,V×13,V×12,V×11）の論理組合わせによって得られ
る。すなわち、Ｑ×０＝AND（OR（Ｖ×15,V×14,V×13,
V×12,V×11）,NAND（Ｖ×15,V×14,V×13,V×12,V×1
1））。
4,V×13,V×12,V×11）の論理組合わせによって得られ
る。すなわち、Ｑ×０＝AND（OR（Ｖ×15,V×14,V×13,
V×12,V×11）,NAND（Ｖ×15,V×14,V×13,V×12,V×1
1））。
符号変換器22は、ハード書込みによって信号（Ｑ×1,
Q×０）から、表２に従って帰還値（−Dx）を発生す
る。
Q×０）から、表２に従って帰還値（−Dx）を発生す
る。
表３によって与えられる変調器の４つの操作は、次の
４つのサイクルによって実行される。すなわち、 ＊ サイクル１ Ａ＋Di→ Ａ − 段階Ｌ中に承認された信号RA1の動作の下でのレジ
スタＡの内容の読出し。
４つのサイクルによって実行される。すなわち、 ＊ サイクル１ Ａ＋Di→ Ａ − 段階Ｌ中に承認された信号RA1の動作の下でのレジ
スタＡの内容の読出し。
− 段階Ｌ中に承認された信号DINの動作の下での入力
レジスタ18の内容の読出し。
レジスタ18の内容の読出し。
− 段階Ｅ中に活性な信号WA1の動作の下でのバスBS上
に置かれかつレジスタＡ内へ書き込まれた加算の結果。
に置かれかつレジスタＡ内へ書き込まれた加算の結果。
＊ サイクル２ Ｂ＋Ａ→ Ｂ − 段階Ｌ中に承認された信号RA1の動作の下でのレジ
スタＡの内容の読出し。
スタＡの内容の読出し。
− 段階Ｌ中に承認された信号RB1の動作の下での入力
レジスタＢの内容の読出し。
レジスタＢの内容の読出し。
− 段階Ｅ中に活性な信号WB1の動作の下でのバスBS上
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
− 段階Ｅ中に活性な信号WQの動作の下での出力レジス
タ24内に記憶された量子化の結果。
タ24内に記憶された量子化の結果。
＊ サイクル３ Ｂ−Dx→ Ｂ − 段階Ｌ中に承認された信号RB1の動作の下でのレジ
スタＢの内容の読出し。
スタＢの内容の読出し。
− 段階Ｌ中に承認された信号RA2の動作の下での符号
変換器22によって供給される信号−Dxの読出し。
変換器22によって供給される信号−Dxの読出し。
− 段階Ｅ中に活性な信号WB1の動作の下でのバスBS上
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
＊ サイクル４ Ａ−Dx→ Ａ − 段階Ｌ中に承認された信号RA1の動作の下でのレジ
スタＡの内容の読出し。
スタＡの内容の読出し。
− 段階Ｌ中に承認された信号RB2の動作の下での−Dx
読出し。
読出し。
− 段階Ｅ中に活性な信号WA1の動作の下でのバスBS上
に置かれかつレジスタＡ内へ書き込まれた加算の結果。
に置かれかつレジスタＡ内へ書き込まれた加算の結果。
制御信号は、次の表４に従うサイクル番号から状態複
号器15によって発生される。
号器15によって発生される。
第２図に示された回路の集合体３の部分であるディジ
タル−アナログ変換器について、第６図を参照して、こ
れから説明しよう。
タル−アナログ変換器について、第６図を参照して、こ
れから説明しよう。
この変換装置は演算増幅器25を含みこの増幅器の入力
は第１群スイッチ28−１から28−６によって容量C1の第
１コンデンサ26,27に接続され、コンデンサ26,27は、さ
らに、第１群スイッチの端子と反対端のこれらコンデン
サの端子を第２群スイッチ29−１から19−６のみによっ
て２つの参照電圧源VRP,VRMに接続される。
は第１群スイッチ28−１から28−６によって容量C1の第
１コンデンサ26,27に接続され、コンデンサ26,27は、さ
らに、第１群スイッチの端子と反対端のこれらコンデン
サの端子を第２群スイッチ29−１から19−６のみによっ
て２つの参照電圧源VRP,VRMに接続される。
演算増幅器25の負入力は、容器C2のコンデンサ30によ
って同増幅器の対応する出力に接続される。
って同増幅器の対応する出力に接続される。
演算増幅器25の正入力は、容量C2のコンデンサ31によ
って同増幅器の対応する出力に接続される。
って同増幅器の対応する出力に接続される。
コンデンサ30,31を零リセットするスイッチ32,33は、
それぞれ、これらのコンデンサの端子に接続される。
それぞれ、これらのコンデンサの端子に接続される。
ディジタル−アナログ変換の原理は、次の変換表に基
づいている。
づいている。
信号電圧レベル＋Vr及び−Vrが利用可能に存在する差
働装置の採用によって、この変換装置の４つのアナログ
信号電圧レベルの発生を、スイッチコンデンサ技術を使
用して容量（これらの容量はその不正確性のゆえに容量
比に基づく従来の変換器内に非直線性を導入する）に無
関係な仕方で、実行することができる。
働装置の採用によって、この変換装置の４つのアナログ
信号電圧レベルの発生を、スイッチコンデンサ技術を使
用して容量（これらの容量はその不正確性のゆえに容量
比に基づく従来の変換器内に非直線性を導入する）に無
関係な仕方で、実行することができる。
第６図の回路を使用するディジタル−アナログ変換は
次のように実施される。
次のように実施される。
変換段階の第１区間（予充電段階）は、発生しようと
するレベルがどのようであろうと、同じである。容量C1
のコンデンサ26,27は充電されるが、そのうち１つは電
圧レベル＋Vrに、他は電圧レベル−Vrに充電され、一
方、容量C2のコンデンサ30,31は放電される。
するレベルがどのようであろうと、同じである。容量C1
のコンデンサ26,27は充電されるが、そのうち１つは電
圧レベル＋Vrに、他は電圧レベル−Vrに充電され、一
方、容量C2のコンデンサ30,31は放電される。
変化段階の第２区間（再分配段階）は、コンデンサ2
6,27を演算増幅器25とコンデンサ30,31を含む回路に接
続するこによって、実施される。コンデンサ26,27の電
荷は、したがって、コンデンサ30,31内へ転送される。
6,27を演算増幅器25とコンデンサ30,31を含む回路に接
続するこによって、実施される。コンデンサ26,27の電
荷は、したがって、コンデンサ30,31内へ転送される。
この接続を行う方法は、ディジタル変調器によって発
生される符号に依存し、かつ４つのアナログ出力信号電
圧レベルの１つの、演算増幅器25の出力における、発生
に対応する。
生される符号に依存し、かつ４つのアナログ出力信号電
圧レベルの１つの、演算増幅器25の出力における、発生
に対応する。
変換法則は、次の式によって定義される。
Vs（nT）＝ (C2/C1)Vr［１−2Q×１（nT）］［１＋Ｑ×０（nT）］ ここに、Vsはアナログ出力信号電圧、 Vs（nT）は時刻nTにおける電圧Vsの値を表示し、Ｔは標
本化周期、及びｎは無次元整数である。
本化周期、及びｎは無次元整数である。
使用される構成要素は発生されたアナログ信号電圧レ
ベルがなんであろうと同じであるから、これら異なるレ
ベルの間の数列の法則は、これらの構成要素の絶対値の
みならずそれらの相対値にも無関係である。コンデンサ
の容量C1とC2比は、この回路の利得になんら影響しな
い。
ベルがなんであろうと同じであるから、これら異なるレ
ベルの間の数列の法則は、これらの構成要素の絶対値の
みならずそれらの相対値にも無関係である。コンデンサ
の容量C1とC2比は、この回路の利得になんら影響しな
い。
第７図に示されるように、このようにして発生された
出力信号は、このディジタル変調器によって符号化され
た信号のデータ及びこの変調器によって発生された高周
波量子化雑音を含む校正されたレベル（４レベル）のパ
ルス列を含む。この信号の低減フィルタ処理は、高周波
量子化雑音から有効信号を分離するために必要である。
出力信号は、このディジタル変調器によって符号化され
た信号のデータ及びこの変調器によって発生された高周
波量子化雑音を含む校正されたレベル（４レベル）のパ
ルス列を含む。この信号の低減フィルタ処理は、高周波
量子化雑音から有効信号を分離するために必要である。
このように、ディジタル信号00は、一方でスイッチ29
−３及び29−４を閉じることによって、予充電段階中に
電圧VRP及びVRMに接続されていたコンデンサ26,27の端
子を接地電位に接続することで以て、また他方でスイッ
チ28−１及び28−６を閉じることによってコンデンサ26
及び27の他の端子を、それぞれ、演算増幅器25の負入力
及び正入力に接続することで以て、電圧レベルVrの、演
算増幅器25の出力端子における発生に、立ち上がりを与
える。
−３及び29−４を閉じることによって、予充電段階中に
電圧VRP及びVRMに接続されていたコンデンサ26,27の端
子を接地電位に接続することで以て、また他方でスイッ
チ28−１及び28−６を閉じることによってコンデンサ26
及び27の他の端子を、それぞれ、演算増幅器25の負入力
及び正入力に接続することで以て、電圧レベルVrの、演
算増幅器25の出力端子における発生に、立ち上がりを与
える。
ディジタル信号00に相当する電圧レベルVrは、演算増
幅器の出力に現れる。
幅器の出力に現れる。
同様に、スイッチ28−１から28−６及び29−１から29
−６の適当な操作によって、ディジタル信号10,01,11
に、それぞれ、相当する３つの他のレベル−Ve,＋2Vr,
−2Vrを有するアナログ出力信号電圧が得られる。
−６の適当な操作によって、ディジタル信号10,01,11
に、それぞれ、相当する３つの他のレベル−Ve,＋2Vr,
−2Vrを有するアナログ出力信号電圧が得られる。
各種接続を行う方法は、ディジタル変調器１によって
発生された符号及び４つのアナログ出力信号電圧レベル
の１つの、演算増幅器25の出力における、発生に相当す
る。
発生された符号及び４つのアナログ出力信号電圧レベル
の１つの、演算増幅器25の出力における、発生に相当す
る。
容量C1のコンデンサのスイッチ28−１から28−６及び
29−１から29−６との関連は、アナログ出力信号電圧レ
ベルの発生に必要な様々な構成の実現を可能にする。
29−１から29−６との関連は、アナログ出力信号電圧レ
ベルの発生に必要な様々な構成の実現を可能にする。
信号Ｑ×１及びＱ×０の状態に従い実行される各種ス
イッチのスイッチングは、第７図のタイミング波形線図
に示される４つのアナログ信号電圧レベルの発生を可能
にする。
イッチのスイッチングは、第７図のタイミング波形線図
に示される４つのアナログ信号電圧レベルの発生を可能
にする。
第６図の回路図では、コンデンサ、スイッチ、及び増
幅器のみを含むので、スイッチコンデンサ技術を使用し
て製造し及び電子回路内に集積化するのが容易である。
上に言及したように、第６図の回路によって発生された
信号は、有効信号と量子化雑音の両方を含む。
幅器のみを含むので、スイッチコンデンサ技術を使用し
て製造し及び電子回路内に集積化するのが容易である。
上に言及したように、第６図の回路によって発生された
信号は、有効信号と量子化雑音の両方を含む。
第７図は、第６図のディジタル−アナログ変換器の各
種制御信号を示し、これらの信号は、ディジタル変調器
１によって、さらに正確に云えば、第４図に示された回
路の計算装置16によって発生された信号Ｑ×1,Q×０と
同じくクロック信号発生器17によって供給されたクロッ
ク信号PHI1,PHI2とから論理集合体17aによって、供給さ
れる。
種制御信号を示し、これらの信号は、ディジタル変調器
１によって、さらに正確に云えば、第４図に示された回
路の計算装置16によって発生された信号Ｑ×1,Q×０と
同じくクロック信号発生器17によって供給されたクロッ
ク信号PHI1,PHI2とから論理集合体17aによって、供給さ
れる。
第７図の最下の波形は、第６図のディジタル−アナロ
グ変換器のアナログ出力信号を示し、この信号は４つの
アナログ信号電圧レベルを含む。
グ変換器のアナログ出力信号を示し、この信号は４つの
アナログ信号電圧レベルを含む。
スイッチコンデンサ技術は能動フィルタの製造にとっ
て適しているので、第６図の回路を、次の機能を同時に
実行可能にする一層複雑なスイッチコンデンサとの集合
体の構成に含ませると、有利である。
て適しているので、第６図の回路を、次の機能を同時に
実行可能にする一層複雑なスイッチコンデンサとの集合
体の構成に含ませると、有利である。
− アナログ−ディジタル変換 − 高周波雑音を除去する低域フィルタ処理 − アナログ信号再生のための標本及び保持 この回路は、したがって、ディージタル変調器によっ
て発生されたビット列から低域周波信号の直接再生を可
能にする。上述の３つの機能を与える回路を製造する１
つの方法は、第８図に示される。
て発生されたビット列から低域周波信号の直接再生を可
能にする。上述の３つの機能を与える回路を製造する１
つの方法は、第８図に示される。
第８図の回路図に示される集合体は、ディジタル−ア
ナログ変換器とスイッチコンデンサフィルタとの集合体
であって、これに第６図に示されたディジタル−アナロ
グ変換器が組み込まれ、後者は、事実上、この集合体の
第１段を構成する。
ナログ変換器とスイッチコンデンサフィルタとの集合体
であって、これに第６図に示されたディジタル−アナロ
グ変換器が組み込まれ、後者は、事実上、この集合体の
第１段を構成する。
さらに、この集合体は第２段を含み、第２段は、フィ
ルタ処理及び第１段によって供給される４つのアナログ
出力信号電圧レベルを組み合わせることによって、準連
続アナログ出力信号電圧を再生するためのものである。
ルタ処理及び第１段によって供給される４つのアナログ
出力信号電圧レベルを組み合わせることによって、準連
続アナログ出力信号電圧を再生するためのものである。
第１段は、次の事実を除いて、第６図に示された回路
と同等である、すなわち、この第１段は演算増幅器25に
関連する積分コンデンサ30,31の零セット用スイッチ23
及び32をもはや含んでいない、ということ。
と同等である、すなわち、この第１段は演算増幅器25に
関連する積分コンデンサ30,31の零セット用スイッチ23
及び32をもはや含んでいない、ということ。
ディジタル−アナログ変換器の演算増幅器25の出力
は、第３群スイッチ35−１から35−４を経由してコンデ
ンサ36,37の対応する第１端子に接続され、後者の反対
側第２端子は第４群スイッチ39−１から39−４によって
増幅器38のそれぞれの入力に接続される。
は、第３群スイッチ35−１から35−４を経由してコンデ
ンサ36,37の対応する第１端子に接続され、後者の反対
側第２端子は第４群スイッチ39−１から39−４によって
増幅器38のそれぞれの入力に接続される。
積分コンデンサ40,41は、増幅器38に関連する。
増幅器38の出力は、帰還コンデンサ42,43によって増
幅器25の対応する入力に閉回路状に帰還される。コンデ
ンサ44及び45は、それぞれ、スイッチによって、積分コ
ンデンサ40,41に並列に接続され、コンデンサ44及び45
の各々の１つの端子はコンデンサ42及び43の対応する端
子に接続される。
幅器25の対応する入力に閉回路状に帰還される。コンデ
ンサ44及び45は、それぞれ、スイッチによって、積分コ
ンデンサ40,41に並列に接続され、コンデンサ44及び45
の各々の１つの端子はコンデンサ42及び43の対応する端
子に接続される。
スイッチ46−１及び46−２は、それぞれ、コンデンサ
42と44の共通接続点、及び43と45の共通接続点を接地電
位へ接続するように働き、かつ増幅器38の出力を帰還コ
ンデンサ42及び43へ接続するように働く。
42と44の共通接続点、及び43と45の共通接続点を接地電
位へ接続するように働き、かつ増幅器38の出力を帰還コ
ンデンサ42及び43へ接続するように働く。
帰還コンデンサ42,43の各々と増幅器25の対応する入
力との間に、スイッチ47−1,47−２及び47−3,47−４が
コンデンサ42,43を予充電するためにスイッチ47−2,47
−４を閉じ、かつスイッチ47−1,47−３を開いた状態で
接続される。
力との間に、スイッチ47−1,47−２及び47−3,47−４が
コンデンサ42,43を予充電するためにスイッチ47−2,47
−４を閉じ、かつスイッチ47−1,47−３を開いた状態で
接続される。
スイッチ35−１から35−4,39−１から39−4,46−１か
ら46−4,及び27−１から47−４は、クロック信号発生器
からの信号PHI1及びPHI2によって制御される。
ら46−4,及び27−１から47−４は、クロック信号発生器
からの信号PHI1及びPHI2によって制御される。
第８図の回路図もまた、容量C1のコンデンサ及び関連
するスイッチを有する回路を含み、この回路はディジタ
ル−アナログ変換機能を保証する。容量C1を有するコン
デンサの電荷は、この場合、２つの増幅器25と38及び容
量C1からC6を有し、それぞれのスイッチに関連させられ
たコンデンサ30,31,42,43,36,37,40,41,44,45によって
構成される回路内へ注入される。この回路は、低減フィ
ルタ処理並びに標本及び保持機能を遂行する。
するスイッチを有する回路を含み、この回路はディジタ
ル−アナログ変換機能を保証する。容量C1を有するコン
デンサの電荷は、この場合、２つの増幅器25と38及び容
量C1からC6を有し、それぞれのスイッチに関連させられ
たコンデンサ30,31,42,43,36,37,40,41,44,45によって
構成される回路内へ注入される。この回路は、低減フィ
ルタ処理並びに標本及び保持機能を遂行する。
この場合の変換法則は、次式で定義される。
ここに、Vsはアナログ出力信号電圧、Vs（nT）は時刻
（nT）における電圧Vsの値を表示し、Ｔは標本化周期、
ｎは無次元整数、Ａ及びＢはこのフィルタの定数であ
る。
（nT）における電圧Vsの値を表示し、Ｔは標本化周期、
ｎは無次元整数、Ａ及びＢはこのフィルタの定数であ
る。
Vs（nT）は、周期Ｔの持続時間を通じて一定（標本及
び保持回路の関数）である。
び保持回路の関数）である。
この装置の標本化周波数は（これが過標本変換器であ
るから）非常に高いので、変調器によって符号化された
有効部（低周波数）を表示する（標本化信号に反して）
準連続信号であり、その高周波量子化雑音は低域通過機
能によって減衰させられる。標本化に起因する映像周波
数は高いので、極めて簡単な平滑化フィルタでこれらを
減衰するに充分である。
るから）非常に高いので、変調器によって符号化された
有効部（低周波数）を表示する（標本化信号に反して）
準連続信号であり、その高周波量子化雑音は低域通過機
能によって減衰させられる。標本化に起因する映像周波
数は高いので、極めて簡単な平滑化フィルタでこれらを
減衰するに充分である。
以上の説明に関して更に以下の項を開示する。
（１） ディジタル−アナログ変換器であって、第１群
スイッチ28−１から28−６によって第１コンデンサ26,2
7に接続される入力を有する演算増幅器25を包含し、前
記変換器において、前記第１コンデンサは第２スイッチ
（29−１から29−６）によって参照電圧VRP,VRMのいず
れか又は接地電位にさらに接続されることと、前記演算
増幅器の前記入力は第２コンデンサ30,31を経由して前
記演算増幅器25の対応する出力にさらに接続されること
と、前記第１群スイッチと前記第２群スイッチは変換段
階の第１区間中に前記第１コンデンサ26,27を前記参照
電圧から予充電することを保証するために、かつ変換段
階の第２区間中又は再分配段階中に前記演算増幅器の出
力に被変換ディジタル信号Ｑ×1,Q×０に相当するいく
つかのアナログ信号電圧レベルVR,2VR,−VR,−2VRを得
るように前記演算増幅器25と前記コンデンサ30,31を含
む回路へ前記第１コンデンサ26,27を制御することを保
証するために前記被変換ディジタル信号によって制御さ
れることと、前記変換は Vs（nT）＝ (C2/C1)VR［１−2Q×１（nT）］［１−Ｑ×０（nT）］ なる式によって定義されかつ該式においてVsはアナログ
出力信号電圧であり、Vs（nT）は時刻nTにおける電圧Vs
であり、Ｔは標本化周期であり、かつｎは無次元整数で
あることとを特徴とする前記変換器。
スイッチ28−１から28−６によって第１コンデンサ26,2
7に接続される入力を有する演算増幅器25を包含し、前
記変換器において、前記第１コンデンサは第２スイッチ
（29−１から29−６）によって参照電圧VRP,VRMのいず
れか又は接地電位にさらに接続されることと、前記演算
増幅器の前記入力は第２コンデンサ30,31を経由して前
記演算増幅器25の対応する出力にさらに接続されること
と、前記第１群スイッチと前記第２群スイッチは変換段
階の第１区間中に前記第１コンデンサ26,27を前記参照
電圧から予充電することを保証するために、かつ変換段
階の第２区間中又は再分配段階中に前記演算増幅器の出
力に被変換ディジタル信号Ｑ×1,Q×０に相当するいく
つかのアナログ信号電圧レベルVR,2VR,−VR,−2VRを得
るように前記演算増幅器25と前記コンデンサ30,31を含
む回路へ前記第１コンデンサ26,27を制御することを保
証するために前記被変換ディジタル信号によって制御さ
れることと、前記変換は Vs（nT）＝ (C2/C1)VR［１−2Q×１（nT）］［１−Ｑ×０（nT）］ なる式によって定義されかつ該式においてVsはアナログ
出力信号電圧であり、Vs（nT）は時刻nTにおける電圧Vs
であり、Ｔは標本化周期であり、かつｎは無次元整数で
あることとを特徴とする前記変換器。
（２） ディジタル−アナログ変換器とスイッチコンデ
ンサフィルタとの集合体であって、ディジタル−アナロ
グ変換器を有する第１段（25,26,27,28−１から28−6,2
9−１から29−6,30,31）と積分コンデンサ40,41であっ
て該積分コンデンサの入力がコンデンサ36,37と第３群
スイッチ（35−１から35−４）と第４群スイッチ（39−
１から39−４）とを経由して前記第１段の演算増幅器25
に接続されかつ前記積分コンデンサの出力が帰還コンデ
ンサ42,43を経由し前記第１段の前記演算増幅器25の入
力に閉回路状に帰還されている配置の前記積分コンデン
サとを含む増幅器38を包含し、前記集合体においてスイ
ッチ（46−１から46−4,47−１から47−４）が前記帰還
コンデンサを前記第２段の前記増幅器38の出力と前記第
１段の前記演算増幅器25の入力とに接続する回路に挿入
されることと、前記第３群スイッチ（35−１から35−
４）、前記第４群スイッチ（39−１から39−４）、前記
接続する回路に挿入されうスイッチ（46−１から46−4,
47−１から47−４）は前記第１段の前記ディジタル−ア
ナログ変換器に対する制御信号を発生するために被変換
ディジタル信号Ｑ×1,Q×０と組み合わせて作用される
クロック信号PH1,PH2によって制御されることを特徴と
する前記集合体。
ンサフィルタとの集合体であって、ディジタル−アナロ
グ変換器を有する第１段（25,26,27,28−１から28−6,2
9−１から29−6,30,31）と積分コンデンサ40,41であっ
て該積分コンデンサの入力がコンデンサ36,37と第３群
スイッチ（35−１から35−４）と第４群スイッチ（39−
１から39−４）とを経由して前記第１段の演算増幅器25
に接続されかつ前記積分コンデンサの出力が帰還コンデ
ンサ42,43を経由し前記第１段の前記演算増幅器25の入
力に閉回路状に帰還されている配置の前記積分コンデン
サとを含む増幅器38を包含し、前記集合体においてスイ
ッチ（46−１から46−4,47−１から47−４）が前記帰還
コンデンサを前記第２段の前記増幅器38の出力と前記第
１段の前記演算増幅器25の入力とに接続する回路に挿入
されることと、前記第３群スイッチ（35−１から35−
４）、前記第４群スイッチ（39−１から39−４）、前記
接続する回路に挿入されうスイッチ（46−１から46−4,
47−１から47−４）は前記第１段の前記ディジタル−ア
ナログ変換器に対する制御信号を発生するために被変換
ディジタル信号Ｑ×1,Q×０と組み合わせて作用される
クロック信号PH1,PH2によって制御されることを特徴と
する前記集合体。
（３） ディジタル−アナログ変換器とスイッチコンデ
ンサフィルタとの集合体であって、変換関数及びフィル
タ処理関数は式 によって定義され前記式においてVsはアナログ出力信号
電圧であり、Vs（nT）は時刻nTにおける電圧Vsを表示
し、Ｔは標本化周期であり、ｎは無次元整数であり、及
びＡとＢは前記フィルタの定数であることを特徴とする
前記集合体。
ンサフィルタとの集合体であって、変換関数及びフィル
タ処理関数は式 によって定義され前記式においてVsはアナログ出力信号
電圧であり、Vs（nT）は時刻nTにおける電圧Vsを表示
し、Ｔは標本化周期であり、ｎは無次元整数であり、及
びＡとＢは前記フィルタの定数であることを特徴とする
前記集合体。
（４） ディジタル−アナログ変換装置であって、いく
つかの量子化レベルを有しかつ第２項記載のディジタル
−アナログ変換器とスイッチコンデンサフィルタとの集
合体に関連するディジタル変調器１を含むことを特徴と
する前記変換装置。
つかの量子化レベルを有しかつ第２項記載のディジタル
−アナログ変換器とスイッチコンデンサフィルタとの集
合体に関連するディジタル変調器１を含むことを特徴と
する前記変換装置。
（５） 第４項記載のディジタル−アナログ変換装置に
おいて、前記ディジタル変調器１は二次デルタ−シグマ
変調器であることを特徴とする前記変換装置。
おいて、前記ディジタル変調器１は二次デルタ−シグマ
変調器であることを特徴とする前記変換装置。
（６） 第４項又は第５項記載のディジタル−アナログ
変換装置であって、前記ディジタル変調器は第１加算器
５と第２加算器７とによって量子化器９に接続された入
力レジスタ４を包含し、前記ディジタル−アナログ変換
装置において前記量子化器の出力は第３加算器11と出力
標本化信号周波数Fsによって制御される第２レジスタ８
とを経由して前記第２加算器７に接続されかつ第４加算
器12と前記周波数Fsの出力標本化によって制御される第
１レジスタ６とを経由して前記第１加算器５に接続され
ることと、前記第３加算器11は前記第１加算器５から出
力信号Uxを供給されかつ前記第４加算器12は前記第２加
算器７から出力信号Vxを供給されることを特徴とする前
記変換装置。
変換装置であって、前記ディジタル変調器は第１加算器
５と第２加算器７とによって量子化器９に接続された入
力レジスタ４を包含し、前記ディジタル−アナログ変換
装置において前記量子化器の出力は第３加算器11と出力
標本化信号周波数Fsによって制御される第２レジスタ８
とを経由して前記第２加算器７に接続されかつ第４加算
器12と前記周波数Fsの出力標本化によって制御される第
１レジスタ６とを経由して前記第１加算器５に接続され
ることと、前記第３加算器11は前記第１加算器５から出
力信号Uxを供給されかつ前記第４加算器12は前記第２加
算器７から出力信号Vxを供給されることを特徴とする前
記変換装置。
（７） 第６項記載のディジタル−アナログ変換装置で
あって、前記量子器９と前記第３加算器、第４加算器1
1,12の対応する入力との間に否定回路10が挿入されるこ
とを特徴とする前記変換装置。
あって、前記量子器９と前記第３加算器、第４加算器1
1,12の対応する入力との間に否定回路10が挿入されるこ
とを特徴とする前記変換装置。
（８） 第４項から第７項のいずれか１つに記載のディ
ジタル−アナログ変換装置であって、クロック信号発生
器17と、前記ディジタル−アナログ変換器とスイッチコ
ンデンサフィルタとの集合体の制御信号（PHI1,PHI2,PH
I2（Ｑ×0,）， PHI2（Ｑ×１）， を供給するために計算装置16の出力信号Ｑ×1,Q×０と
前記クロック信号発生器17の出力信号PHI1,PHI2とを組
み合わせる論理集合体17aとをさらに包含し、前記変換
装置において前記ディジタル変調器は前記計算装置16を
制御する状態復号器15に接続されたサイクル計数器14を
有する処理装置を含むことを特徴とする前記変換装置。
ジタル−アナログ変換装置であって、クロック信号発生
器17と、前記ディジタル−アナログ変換器とスイッチコ
ンデンサフィルタとの集合体の制御信号（PHI1,PHI2,PH
I2（Ｑ×0,）， PHI2（Ｑ×１）， を供給するために計算装置16の出力信号Ｑ×1,Q×０と
前記クロック信号発生器17の出力信号PHI1,PHI2とを組
み合わせる論理集合体17aとをさらに包含し、前記変換
装置において前記ディジタル変調器は前記計算装置16を
制御する状態復号器15に接続されたサイクル計数器14を
有する処理装置を含むことを特徴とする前記変換装置。
（９） 第６項から第８項のいずれか１つに記載のディ
ジタル−アナログ変換装置であって、前記ディジタル変
調器の前記計算装置16は入力読出し信号DINによって制
御される入力レジスタ18と、前記第１加算器から前記第
４加算器までを構成する加算装置21と、前記状態復号器
15によって供給される読出し信号及び書込み信号RA1,WA
1,RB1,WB1によってそれぞれ制御されかつ前記加算装置2
1に接続された２つのレジスタ（Ａ又は19及びＢ又は2
0）と、前記加算装置21の出力に接続された量子化器23
と、前記加算装置21の出力を前記２つのレジスタ（Ａ又
は19及びＢ又は20A）の入力に接続するバスBSと、前記
量子化器23の出力に接続されかつアナログ信号に被変換
ディジタル信号Ｑ×1,Q×０を供給する出力レジスタ24
と、前記出力レジスタ24の出力するディジタル信号Ｑ×
1,Q×０を受信する入力と前記２つのレジスタ（Ａ又は1
9及びＢ又は20A）の出力に接続された前記加算装置21の
入力にそれぞれ接続された出力を有する符号変換器22と
を包含することを特徴としする前記ディジタル−アナロ
グ変換装置。
ジタル−アナログ変換装置であって、前記ディジタル変
調器の前記計算装置16は入力読出し信号DINによって制
御される入力レジスタ18と、前記第１加算器から前記第
４加算器までを構成する加算装置21と、前記状態復号器
15によって供給される読出し信号及び書込み信号RA1,WA
1,RB1,WB1によってそれぞれ制御されかつ前記加算装置2
1に接続された２つのレジスタ（Ａ又は19及びＢ又は2
0）と、前記加算装置21の出力に接続された量子化器23
と、前記加算装置21の出力を前記２つのレジスタ（Ａ又
は19及びＢ又は20A）の入力に接続するバスBSと、前記
量子化器23の出力に接続されかつアナログ信号に被変換
ディジタル信号Ｑ×1,Q×０を供給する出力レジスタ24
と、前記出力レジスタ24の出力するディジタル信号Ｑ×
1,Q×０を受信する入力と前記２つのレジスタ（Ａ又は1
9及びＢ又は20A）の出力に接続された前記加算装置21の
入力にそれぞれ接続された出力を有する符号変換器22と
を包含することを特徴としする前記ディジタル−アナロ
グ変換装置。
（10） ディジタル−アナログ変換装置であって、二次
デルタ−シグマ変調器によって構成されておりいくつか
の量子化レベルを含むディジタル変調器と、ディジタル
−アナログ変調器とスイッチコンデンサフィルタとの集
合体３を含み、該集合体の異なるアナログ信号電圧レベ
ル間の数列法則が前記の集合体の構成要素の絶対値及び
相対値に無関係である前記ディジタル−アナログ変換装
置。
デルタ−シグマ変調器によって構成されておりいくつか
の量子化レベルを含むディジタル変調器と、ディジタル
−アナログ変調器とスイッチコンデンサフィルタとの集
合体３を含み、該集合体の異なるアナログ信号電圧レベ
ル間の数列法則が前記の集合体の構成要素の絶対値及び
相対値に無関係である前記ディジタル−アナログ変換装
置。
第１図は、ディジタル−アナログ変換器の全体的なブロ
ック線図、 第２図は、本発明によるディジタル−アナログ変換装置
の全体的なブロック線図、 第３図は、第２図のディジタル−アナログ変換装置内に
使用されたデルタ−シグマディジタル変調器のブロック
線図、 第４図は、第３図のディジタル変調器を援用して構成さ
れる処理装置のブロック線図、 第５図は、本発明によるディジタル−アナログ変換装置
内に使用される計算装置の体系のブロック線図、 第６図は、本発明によるディジタル−アナログ変換装置
内に使用されるディジタル−アナログ変換器の全体的な
ブロック線図、 第７図は、第６図の変換装置の制御信号の波形図、 第８図は、第６図のディジタル−アナログ変換器とスイ
ッチコンデンサフィルタとの集合体の全体的ブロック線
図、第９図は処理装置のクロックを示すタイムチャート
を示す図である。 ［記号の説明］ 1:ディジタル変調器 3:ディジタル−アナログ変換器とスイッチコンデンサフ
ィルタとの集合体 4:入力レジスタ 5:第１加算器 6:第１レジスタ 7:第２加算器 8:第２レジスタ 9:量子化器 10:否定回路 11:第３加算器 12:第４加算器 14:サイクル計数器 15:状態復号器 16:計算装置 17:クロック信号発生器 17a:論理集合体 18:入力レジスタ 19:第１レジスタ 20:第２レジスタ 21:加算装置 22:符号変換器 23:量子化器−符号化器 24:出力レジスタ 25:演算増幅器 26,27:容量C1の（演算増幅器）入力コンデンサ 28−１〜28−6:第１群スイッチ 29−１〜29−6:第２群スイッチ 30,31:容量C2の（演算増幅器帰還）コンデンサ 32,33:零リセットスイッチ 35−１〜35−4:第３群スイッチ 36,37:（フィルタ入力）コンデンサ 38:増幅器 39−１〜39−4:第４群スイッチ 40,41:積分コンデンサ 42,43:帰還コンデンサ 44,45:（第２段内帰還）コンデンサ 47−１〜47−4:充電用スイッチ Di:入力標本信号 DIN:入力読出し信号 Fe:（出力標本化信号）周波数 Fi:（入力標本化信号）周波数 PHI1,OHI2:クロック信号 Ｑ×1,Q×0:被変換ディジタル信号 RA1,RB1,RA2,RB2:読出し信号 VRP.VRM:参照電圧 Vs:出力信号電圧 WA1,WB1:書込み信号。
ック線図、 第２図は、本発明によるディジタル−アナログ変換装置
の全体的なブロック線図、 第３図は、第２図のディジタル−アナログ変換装置内に
使用されたデルタ−シグマディジタル変調器のブロック
線図、 第４図は、第３図のディジタル変調器を援用して構成さ
れる処理装置のブロック線図、 第５図は、本発明によるディジタル−アナログ変換装置
内に使用される計算装置の体系のブロック線図、 第６図は、本発明によるディジタル−アナログ変換装置
内に使用されるディジタル−アナログ変換器の全体的な
ブロック線図、 第７図は、第６図の変換装置の制御信号の波形図、 第８図は、第６図のディジタル−アナログ変換器とスイ
ッチコンデンサフィルタとの集合体の全体的ブロック線
図、第９図は処理装置のクロックを示すタイムチャート
を示す図である。 ［記号の説明］ 1:ディジタル変調器 3:ディジタル−アナログ変換器とスイッチコンデンサフ
ィルタとの集合体 4:入力レジスタ 5:第１加算器 6:第１レジスタ 7:第２加算器 8:第２レジスタ 9:量子化器 10:否定回路 11:第３加算器 12:第４加算器 14:サイクル計数器 15:状態復号器 16:計算装置 17:クロック信号発生器 17a:論理集合体 18:入力レジスタ 19:第１レジスタ 20:第２レジスタ 21:加算装置 22:符号変換器 23:量子化器−符号化器 24:出力レジスタ 25:演算増幅器 26,27:容量C1の（演算増幅器）入力コンデンサ 28−１〜28−6:第１群スイッチ 29−１〜29−6:第２群スイッチ 30,31:容量C2の（演算増幅器帰還）コンデンサ 32,33:零リセットスイッチ 35−１〜35−4:第３群スイッチ 36,37:（フィルタ入力）コンデンサ 38:増幅器 39−１〜39−4:第４群スイッチ 40,41:積分コンデンサ 42,43:帰還コンデンサ 44,45:（第２段内帰還）コンデンサ 47−１〜47−4:充電用スイッチ Di:入力標本信号 DIN:入力読出し信号 Fe:（出力標本化信号）周波数 Fi:（入力標本化信号）周波数 PHI1,OHI2:クロック信号 Ｑ×1,Q×0:被変換ディジタル信号 RA1,RB1,RA2,RB2:読出し信号 VRP.VRM:参照電圧 Vs:出力信号電圧 WA1,WB1:書込み信号。
フロントページの続き (72)発明者 ポール コレイア フランス国アンティベ，シュマン デ ザメ ドュ ピュルガトワール，ジャル ダン ド ラドミラル（番地なし) (72)発明者 ピエール カルボウ フランス国ベンス，トアレッテ １ ル ープ，リュット デ カノルギュー（番 地なし) (56)参考文献 特開 昭63−246929（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/02
Claims (1)
- 【請求項１】ディジタル入力をアナログ出力に変換する
ディジタル−アナログ変換器であって、 相互に極性の異なる第一及び第二入力、第一及び第二出
力を有する演算増幅器（25）と、 前記演算増幅器の第一及び第二入力にそれぞれ対応する
一組の第一のコンデンサ（26,27）と、 前記第一のコンデンサと前記演算増幅器の第一及び第二
入力との間に設けられると共に、前記第一のコンデンサ
を前記演算増幅器の第一及び第二入力に選択的に接続し
て、前記第一のコンデンサの各々が交互に前記演算増幅
器の第一及び第二入力の一方多び他方に接続可能とす
る、第一のスイッチ手段（28−１から28−６）と、 大きさが等しく、かつ極性の異なる第一及び第二の基準
電圧源（VRP,VRM）と、 前記第一のコンデンサを前記各々の基準電圧源又は接地
に選択的に接続する第２のスイッチ手段（29−１から29
−６）と、 前記演算増幅器の第一及び第二出力を、各々前記第一及
び第二入力に接続する帰還ラインと、 前記帰還ラインに設けられて前記演算増幅器の前記出力
と前記入力とを各各接続する一組の第二のコンデンサ
（30,31）とを備え、 前記第一及び第二のスイッチ手段は変換されるディジタ
ル信号（Qx0、Qx1）で制御されて、前記第一のコンデン
サを前記第二のスイッチ手段を介して前記基準電圧源に
接続されて前記基準電圧源から前記第一のコンデンサを
変換位相の第一区間でプリチャージし、前記第二のコン
デンサと前記演算増幅器の入力との間で前記第一のコン
デンサを前記帰還ラインに接続して前記演算増幅器の前
記出力に、再分配段階である第二区間に変換される前記
ディジタル信号に対応する複数のアナログ電圧レベルを
生成し、 前記ディジタル入力信号の前記アナログ出力信号への前
記変換は下記の式に従って行われることを特徴とするデ
ィジタル−アナログ変換器。 Vs（nT）＝ (C2/C1)Vr［１−2Q×１（nT）］［１＋Ｑ×０（nT）］ ここに、Vsはアナログ出力信号電圧、 Ｔは標本化周期、 ｎは無次元整数、 Vs（nT）は時刻nTにおける電圧Vsの値、 Qx1は変換されるディジタル信号の第一のビット、 Qx0は変換されるディジタル信号の第二のビット、 C1は第一のコンデンサの各々のキャパシタンス、 C2は第二のコンデンサの各々のキャパシタンス、および Vrは基準電圧に対応する電圧レベルである。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8901556 | 1989-02-07 | ||
| FR8901556A FR2642921B1 (fr) | 1989-02-07 | 1989-02-07 | Chaine de conversion numerique-analogique incluant un modulateur numerique a plusieurs niveaux de quantification, associe a un convertisseur numerique-analogique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244910A JPH02244910A (ja) | 1990-09-28 |
| JP2951988B2 true JP2951988B2 (ja) | 1999-09-20 |
Family
ID=9378547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028134A Expired - Fee Related JP2951988B2 (ja) | 1989-02-07 | 1990-02-07 | ディジタル―アナログ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5072219A (ja) |
| JP (1) | JP2951988B2 (ja) |
| FR (1) | FR2642921B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2666708B1 (fr) * | 1990-09-12 | 1993-08-06 | Texas Instruments France | Circuit de conversion numerique-analogique a haute linearite pour convertisseur sigma-delta a surechantillonnage a deux ou plusieurs bits. |
| JPH04243326A (ja) * | 1991-01-18 | 1992-08-31 | Nec Corp | オーバサンプリングｄ−ａ変換器 |
| US5477481A (en) * | 1991-02-15 | 1995-12-19 | Crystal Semiconductor Corporation | Switched-capacitor integrator with chopper stabilization performed at the sampling rate |
| JP2842725B2 (ja) * | 1992-02-17 | 1999-01-06 | 日本電気株式会社 | ディジタル・アナログ変換器 |
| GB9209498D0 (en) * | 1992-05-01 | 1992-06-17 | Univ Waterloo | Multi-bit dac with dynamic element matching |
| US5541599A (en) * | 1993-06-30 | 1996-07-30 | Crystal Semiconductor Corporation | Data independent loading of a reference in a discrete time system |
| JPH0774645A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | オーバサンプリングｄ／ａ変換器の出力フィルタ |
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| KR0141938B1 (ko) * | 1994-12-03 | 1998-07-15 | 문정환 | 델타 시그마 디지탈/아날로그 변환기 |
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| WO1997006601A1 (en) * | 1995-08-10 | 1997-02-20 | The Trustees Of Columbia University In The City Of New York | Multi-bit sigma-delta dac |
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| US5821891A (en) * | 1996-12-26 | 1998-10-13 | Nokia Mobile Phones, Ltd. | Second order demodulator for sigma-delta digital to analog converter |
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| US7423573B2 (en) * | 2005-12-28 | 2008-09-09 | Analog Devices, Inc. | Architecture combining a continuous-time stage with a switched-capacitor stage for digital-to-analog converters and low-pass filters |
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| TWI467918B (zh) * | 2010-06-09 | 2015-01-01 | Ite Tech Inc | 電容介面電路 |
| TWI388849B (zh) * | 2009-04-07 | 2013-03-11 | Ite Tech Inc | 電容介面電路 |
| US8237489B2 (en) * | 2009-04-07 | 2012-08-07 | Ite Tech. Inc. | Capacitance interface circuit |
| DE102017120420B4 (de) * | 2016-09-09 | 2021-07-01 | Analog Devices Global | Schnell einschwingende kapazitive gain-verstärkerschaltung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4001813A (en) * | 1975-07-02 | 1977-01-04 | The Bendix Corporation | Precision capacitance to digital conversion system |
| US4633223A (en) * | 1981-10-13 | 1986-12-30 | Intel Corporation | DC offset correction circuit utilizing switched capacitor differential integrator |
| US4573038A (en) * | 1984-02-23 | 1986-02-25 | At&T Information Systems, Inc. | Linear codec with dual divider |
| EP0169535B1 (en) * | 1984-07-23 | 1992-06-10 | Nec Corporation | Analog to digital converter |
| JPH071870B2 (ja) * | 1984-07-31 | 1995-01-11 | 日本電気株式会社 | ディジタル／アナログ変換回路 |
| US4622536A (en) * | 1984-09-28 | 1986-11-11 | Regents Of The University Of California | Ratio independent cyclic A/D and D/A conversion using a reciprocating reference approach |
| JPS62137922A (ja) * | 1985-12-11 | 1987-06-20 | Mitsubishi Electric Corp | 循環型スイツチドキヤパシタａ／ｄ変換器 |
| US4896156A (en) * | 1988-10-03 | 1990-01-23 | General Electric Company | Switched-capacitance coupling networks for differential-input amplifiers, not requiring balanced input signals |
-
1989
- 1989-02-07 FR FR8901556A patent/FR2642921B1/fr not_active Expired - Fee Related
-
1990
- 1990-02-07 US US07/476,088 patent/US5072219A/en not_active Expired - Lifetime
- 1990-02-07 JP JP2028134A patent/JP2951988B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2642921B1 (fr) | 1991-05-17 |
| FR2642921A1 (fr) | 1990-08-10 |
| US5072219A (en) | 1991-12-10 |
| JPH02244910A (ja) | 1990-09-28 |
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