JP2950408B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2950408B2 JP2950408B2 JP18180896A JP18180896A JP2950408B2 JP 2950408 B2 JP2950408 B2 JP 2950408B2 JP 18180896 A JP18180896 A JP 18180896A JP 18180896 A JP18180896 A JP 18180896A JP 2950408 B2 JP2950408 B2 JP 2950408B2
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、配線やMIS型電界効果ト
ランジスタのゲート電極の寄生容量を削減させた半導体
装置およびその製造方法に関するものである。
その製造方法に関し、特に、配線やMIS型電界効果ト
ランジスタのゲート電極の寄生容量を削減させた半導体
装置およびその製造方法に関するものである。
【0002】
【従来の技術】従来の半導体装置では、配線やゲート電
極の側面領域に形成する絶縁膜としては、段差被覆性の
良好なシリコン酸化膜(SiO2 )や耐湿性が高いシリ
コン窒化膜(SiNx)が用いられ、成膜法としては緻
密な膜が得られる条件が用いられてきた。しかしなが
ら、これらの材料および成膜法では、誘電率が高く配線
などに大きな寄生容量がつく。而して、近年半導体装置
の微細化、高性能化に伴い、その性能はより寄生容量の
影響を受けやすくなってきており、より低い寄生容量の
配線/電極構造が求められるようになってきている。寄
生容量の低減化方法としては、絶縁膜に低誘電率膜を用
いる方法が報告されている。例えば、1994・シンポ
ジウム・オン・ブイ・エル・エス・アイ・テクノロジー
のダイジェスト・オブ・テクニカル・ペーパーの59〜
60頁には、従来のシリコン酸化膜に代えて、フッ素入
りシリコン酸化膜を用いることが提案されている。これ
により、誘電率をSiO2 の4からSiOFの3.4程
度に低減することができる。
極の側面領域に形成する絶縁膜としては、段差被覆性の
良好なシリコン酸化膜(SiO2 )や耐湿性が高いシリ
コン窒化膜(SiNx)が用いられ、成膜法としては緻
密な膜が得られる条件が用いられてきた。しかしなが
ら、これらの材料および成膜法では、誘電率が高く配線
などに大きな寄生容量がつく。而して、近年半導体装置
の微細化、高性能化に伴い、その性能はより寄生容量の
影響を受けやすくなってきており、より低い寄生容量の
配線/電極構造が求められるようになってきている。寄
生容量の低減化方法としては、絶縁膜に低誘電率膜を用
いる方法が報告されている。例えば、1994・シンポ
ジウム・オン・ブイ・エル・エス・アイ・テクノロジー
のダイジェスト・オブ・テクニカル・ペーパーの59〜
60頁には、従来のシリコン酸化膜に代えて、フッ素入
りシリコン酸化膜を用いることが提案されている。これ
により、誘電率をSiO2 の4からSiOFの3.4程
度に低減することができる。
【0003】さらに誘電率の低い絶縁膜として、有機系
絶縁膜を用いる半導体装置と製造方法が、特開昭63−
208248号公報(ビーズ状空洞孔を有する多孔質有
機系絶縁膜を含む複合構造により層間絶縁膜を形成す
る)、特開平4−125929号公報(分子量が5×1
02 〜3×104 の有機硅硼素樹脂を用いて層間絶縁膜
を形成する)および特開平5−291412号公報(少
なくともC60F60とSiO2 の複合材料からなる層間絶
縁膜を形成する)などにより提案されている。
絶縁膜を用いる半導体装置と製造方法が、特開昭63−
208248号公報(ビーズ状空洞孔を有する多孔質有
機系絶縁膜を含む複合構造により層間絶縁膜を形成す
る)、特開平4−125929号公報(分子量が5×1
02 〜3×104 の有機硅硼素樹脂を用いて層間絶縁膜
を形成する)および特開平5−291412号公報(少
なくともC60F60とSiO2 の複合材料からなる層間絶
縁膜を形成する)などにより提案されている。
【0004】
【発明が解決しようとする課題】SiO2 に代えSiO
Fを絶縁膜として用いる方法によれば、寄生容量を低減
することができるが、SiOFの誘電率はかなり大きい
ため、その改善効果は余り大きくはなく、より一層の低
減化が求められている。また、有機材料を絶縁膜として
用いる半導体装置においては、有機系材料の耐熱温度が
概ね500℃以下で、ソース・ドレイン領域の不純物活
性化に必要な900℃程度の熱処理や堆積絶縁膜のリフ
ロー処理に必要な800℃程度の熱処理に耐えられない
ため、絶縁膜の用途が限定されるという問題点があっ
た。したがって、本発明の解決すべき課題は、熱処理温
度の制限を受けることのない無機系の材料により、より
低誘電率の絶縁膜を形成しうるようにして、半導体装置
の一層の高性能化を実現できるようにすることである。
Fを絶縁膜として用いる方法によれば、寄生容量を低減
することができるが、SiOFの誘電率はかなり大きい
ため、その改善効果は余り大きくはなく、より一層の低
減化が求められている。また、有機材料を絶縁膜として
用いる半導体装置においては、有機系材料の耐熱温度が
概ね500℃以下で、ソース・ドレイン領域の不純物活
性化に必要な900℃程度の熱処理や堆積絶縁膜のリフ
ロー処理に必要な800℃程度の熱処理に耐えられない
ため、絶縁膜の用途が限定されるという問題点があっ
た。したがって、本発明の解決すべき課題は、熱処理温
度の制限を受けることのない無機系の材料により、より
低誘電率の絶縁膜を形成しうるようにして、半導体装置
の一層の高性能化を実現できるようにすることである。
【0005】
【課題を解決するための手段】上記の課題を解決するた
めの本発明による半導体装置は、半導体基板上に絶縁膜
を介して導電体膜が形成され、該導電体膜の上面および
側面が無機系絶縁膜により被覆されているものであっ
て、前記無機系絶縁膜は、前記導電体膜の上表面での膜
厚が前記導電体膜の高さ以下であり、かつ、導電体膜の
側面ではスリット状空洞を有していることを特徴として
いる。
めの本発明による半導体装置は、半導体基板上に絶縁膜
を介して導電体膜が形成され、該導電体膜の上面および
側面が無機系絶縁膜により被覆されているものであっ
て、前記無機系絶縁膜は、前記導電体膜の上表面での膜
厚が前記導電体膜の高さ以下であり、かつ、導電体膜の
側面ではスリット状空洞を有していることを特徴として
いる。
【0006】また、上記の課題を解決するための本発明
による半導体装置の製造方法は、半導体基板上に絶縁膜
を形成する工程と、前記絶縁膜上に所定のパターンの導
電体膜を形成する工程と、段差被覆性が低い薄膜成長法
により無機系絶縁膜を前記導電体膜の上表面での膜厚が
該導電体膜の膜厚より薄くなるように堆積して前記導電
体膜を被覆する無機系絶縁膜を前記導電体膜の側面部に
てスリット状空洞が入るように形成する工程と、を含ん
でいる。
による半導体装置の製造方法は、半導体基板上に絶縁膜
を形成する工程と、前記絶縁膜上に所定のパターンの導
電体膜を形成する工程と、段差被覆性が低い薄膜成長法
により無機系絶縁膜を前記導電体膜の上表面での膜厚が
該導電体膜の膜厚より薄くなるように堆積して前記導電
体膜を被覆する無機系絶縁膜を前記導電体膜の側面部に
てスリット状空洞が入るように形成する工程と、を含ん
でいる。
【0007】[作用]本発明は、段差部に堆積される絶
縁膜に関する実験結果に基づいてなされたものである。
従来の熱CVD法による絶縁膜堆積では、垂直に近い段
差部での絶縁膜堆積形状は段差被覆性が良く、図11に
示す形状であった。図11において、10はシリコン基
板、7は層間絶縁膜、80はAl配線、90は熱CVD
酸化膜である。この場合、平坦面上の堆積膜と段差側面
上の堆積膜での膜質はほぼ同じであった。一方、低バイ
アス条件でのバイアススパッタ法やプラズマCVD法に
よって絶縁膜堆積を行った場合には、図12に示すよう
に、平坦面上では熱CVD法による堆積膜と同じである
が、段差部では段差被覆性が悪く、段差部側面への堆積
膜形状はスリット状に空洞が入った膜となる。図12に
おいて、60は低バイアスの高周波バイアススパッタ法
などによって形成されたシリコン酸化膜である。段差部
の角度が垂直である場合に、高周波バイアススパッタ法
により段差部に堆積したSiO2 膜の実効的な誘電率を
バイアス電圧をパラメータとして計算した結果を図13
に示す。高周波バイアススパッタ法の堆積条件は、ター
ゲット側電力1kW、スパッタアルゴンガス圧5mTo
rrである。バイアス電圧が−50V以下では、段差部
への堆積膜形状はスリット状空洞を有する薄膜であり、
実効的な誘電率は平坦面上に堆積する通常のSiO2 膜
の約半分となる。このような垂直段差部にスリット状の
空洞を有する絶縁膜は低基板バイアス条件でのプラズマ
CVD法によっても形成することができる。
縁膜に関する実験結果に基づいてなされたものである。
従来の熱CVD法による絶縁膜堆積では、垂直に近い段
差部での絶縁膜堆積形状は段差被覆性が良く、図11に
示す形状であった。図11において、10はシリコン基
板、7は層間絶縁膜、80はAl配線、90は熱CVD
酸化膜である。この場合、平坦面上の堆積膜と段差側面
上の堆積膜での膜質はほぼ同じであった。一方、低バイ
アス条件でのバイアススパッタ法やプラズマCVD法に
よって絶縁膜堆積を行った場合には、図12に示すよう
に、平坦面上では熱CVD法による堆積膜と同じである
が、段差部では段差被覆性が悪く、段差部側面への堆積
膜形状はスリット状に空洞が入った膜となる。図12に
おいて、60は低バイアスの高周波バイアススパッタ法
などによって形成されたシリコン酸化膜である。段差部
の角度が垂直である場合に、高周波バイアススパッタ法
により段差部に堆積したSiO2 膜の実効的な誘電率を
バイアス電圧をパラメータとして計算した結果を図13
に示す。高周波バイアススパッタ法の堆積条件は、ター
ゲット側電力1kW、スパッタアルゴンガス圧5mTo
rrである。バイアス電圧が−50V以下では、段差部
への堆積膜形状はスリット状空洞を有する薄膜であり、
実効的な誘電率は平坦面上に堆積する通常のSiO2 膜
の約半分となる。このような垂直段差部にスリット状の
空洞を有する絶縁膜は低基板バイアス条件でのプラズマ
CVD法によっても形成することができる。
【0008】バイアス電圧が−50Vより大きくなる
と、段差部側面への堆積膜形状が変化し、平坦面上への
堆積膜形状と同じ膜形状となり始め、実効的な誘電率
は、平坦面上に堆積する通常のSiO2 膜とほぼ同じ値
となる。本発明による半導体装置では、低バイアス条件
で形成される実効誘電率が低い絶縁膜を用いることによ
り、すなわち図12に示す堆積形状の絶縁膜を配線やゲ
ート電極側面を被覆する絶縁膜として用いることによ
り、寄生容量の低減を図っている。
と、段差部側面への堆積膜形状が変化し、平坦面上への
堆積膜形状と同じ膜形状となり始め、実効的な誘電率
は、平坦面上に堆積する通常のSiO2 膜とほぼ同じ値
となる。本発明による半導体装置では、低バイアス条件
で形成される実効誘電率が低い絶縁膜を用いることによ
り、すなわち図12に示す堆積形状の絶縁膜を配線やゲ
ート電極側面を被覆する絶縁膜として用いることによ
り、寄生容量の低減を図っている。
【0009】
【発明の実施の形態】図1(d)は、本発明の実施の形
態を説明するための断面図であり、図1(a)〜(c)
は、その製造途中段階での工程順の断面図である。図1
(d)は、本発明による半導体装置であるMISFET
の断面図である。シリコン基板1の表面には素子分離酸
化膜2が形成されており、この素子分離酸化膜2によっ
て区画された活性領域の基板上にはゲート絶縁膜4を介
してゲート電極5が形成されている。このゲート電極5
を挟んでシリコン基板の表面領域内には低濃度ソース・
ドレイン領域3aと高濃度ソース・ドレイン領域3bが
形成されている。このMISFETの形成された基板上
はシリコン酸化膜(SiOx膜)6と層間絶縁膜7によ
って覆われ、層間絶縁膜7上には、コンタクトホールを
介して高濃度ソース・ドレイン領域3bと接触するAl
配線8が形成されている。本発明の半導体装置において
特徴的な点は、シリコン酸化膜6がゲート電極5の側面
においてスリット状の空洞を有していることである。こ
れにより、実効誘電率はスリット状空洞のない絶縁膜の
それよりも低い値となり、ゲート電極に係る寄生容量、
特にソース・ドレイン領域との間のフリンジ容量を低減
化することができる。本発明においては、シリコン酸化
膜6に代え、シリコン酸化フッ化膜(SiOxFy膜)
膜を用いることができる。これにより、一層寄生容量の
低減が可能になる。
態を説明するための断面図であり、図1(a)〜(c)
は、その製造途中段階での工程順の断面図である。図1
(d)は、本発明による半導体装置であるMISFET
の断面図である。シリコン基板1の表面には素子分離酸
化膜2が形成されており、この素子分離酸化膜2によっ
て区画された活性領域の基板上にはゲート絶縁膜4を介
してゲート電極5が形成されている。このゲート電極5
を挟んでシリコン基板の表面領域内には低濃度ソース・
ドレイン領域3aと高濃度ソース・ドレイン領域3bが
形成されている。このMISFETの形成された基板上
はシリコン酸化膜(SiOx膜)6と層間絶縁膜7によ
って覆われ、層間絶縁膜7上には、コンタクトホールを
介して高濃度ソース・ドレイン領域3bと接触するAl
配線8が形成されている。本発明の半導体装置において
特徴的な点は、シリコン酸化膜6がゲート電極5の側面
においてスリット状の空洞を有していることである。こ
れにより、実効誘電率はスリット状空洞のない絶縁膜の
それよりも低い値となり、ゲート電極に係る寄生容量、
特にソース・ドレイン領域との間のフリンジ容量を低減
化することができる。本発明においては、シリコン酸化
膜6に代え、シリコン酸化フッ化膜(SiOxFy膜)
膜を用いることができる。これにより、一層寄生容量の
低減が可能になる。
【0010】次に、この半導体装置の製造方法について
説明する。図1(a)に示すように、シリコン基板1の
表面にLOCOS(選択酸化)法により素子分離酸化膜
2を形成して素子領域を画定し、素子領域内に熱酸化な
どによりゲート絶縁膜4を形成する。次いで、ポリシリ
コンなどによりゲート電極5を形成し、素子分離酸化膜
2およびゲート電極5をマスクに低濃度に不純物をドー
プして低濃度ソース・ドレイン領域3aを形成する。次
に、図1(b)に示すように、高周波スパッタ装置にウ
ェハを装着し、基板バイアスとして0〜−50Vを印加
した状態にて、図1(b)に示すように、シリコン酸化
膜6の成膜を行う。このとき、平坦部では通常の熱CV
Dでの酸化膜と同様の膜が得られるが、低バイアスの成
膜条件では段差被覆性が悪いため、ゲート電極5の側面
では水平方向にスリット状の空洞が入る。続いて、素子
分離酸化膜2、ゲート電極5および空洞入りシリコン酸
化膜6をマスクとして不純物をドープして高濃度ソース
・ドレイン領域3bを形成する。
説明する。図1(a)に示すように、シリコン基板1の
表面にLOCOS(選択酸化)法により素子分離酸化膜
2を形成して素子領域を画定し、素子領域内に熱酸化な
どによりゲート絶縁膜4を形成する。次いで、ポリシリ
コンなどによりゲート電極5を形成し、素子分離酸化膜
2およびゲート電極5をマスクに低濃度に不純物をドー
プして低濃度ソース・ドレイン領域3aを形成する。次
に、図1(b)に示すように、高周波スパッタ装置にウ
ェハを装着し、基板バイアスとして0〜−50Vを印加
した状態にて、図1(b)に示すように、シリコン酸化
膜6の成膜を行う。このとき、平坦部では通常の熱CV
Dでの酸化膜と同様の膜が得られるが、低バイアスの成
膜条件では段差被覆性が悪いため、ゲート電極5の側面
では水平方向にスリット状の空洞が入る。続いて、素子
分離酸化膜2、ゲート電極5および空洞入りシリコン酸
化膜6をマスクとして不純物をドープして高濃度ソース
・ドレイン領域3bを形成する。
【0011】次に、図1(c)に示すように、熱CVD
酸化膜などからなる層間絶縁膜7を形成する。その後、
層間絶縁膜7、シリコン酸化膜6を選択的にエッチング
除去して高濃度ソース・ドレイン領域3bの表面を露出
させるコンタクトホールを開口し、アルミニウム(A
l)をスパッタ法などにより被着し、これをパターニン
グしてAl配線8を形成する。
酸化膜などからなる層間絶縁膜7を形成する。その後、
層間絶縁膜7、シリコン酸化膜6を選択的にエッチング
除去して高濃度ソース・ドレイン領域3bの表面を露出
させるコンタクトホールを開口し、アルミニウム(A
l)をスパッタ法などにより被着し、これをパターニン
グしてAl配線8を形成する。
【0012】上記図1(b)に示す工程では、高周波バ
イアススパッタ法を用いてシリコン酸化膜6を形成して
いたが、この方法に代えて、低基板バイアス状態(0〜
−50V程度)でのプラズマCVD法を用いても、ゲー
ト絶縁膜の側壁にはスリット状の空洞の入ったシリコン
酸化膜を形成することができる。また、シリコン酸化膜
6に代え、シリコン酸化フッ化膜(SiOxFy膜)を
形成することもできる。この場合には、寄生容量をより
低減化することができる。また、図1には、ゲート電極
の周囲に低誘電率膜を形成する例を示したが、一般の配
線についてもこの技術を適用することができる。
イアススパッタ法を用いてシリコン酸化膜6を形成して
いたが、この方法に代えて、低基板バイアス状態(0〜
−50V程度)でのプラズマCVD法を用いても、ゲー
ト絶縁膜の側壁にはスリット状の空洞の入ったシリコン
酸化膜を形成することができる。また、シリコン酸化膜
6に代え、シリコン酸化フッ化膜(SiOxFy膜)を
形成することもできる。この場合には、寄生容量をより
低減化することができる。また、図1には、ゲート電極
の周囲に低誘電率膜を形成する例を示したが、一般の配
線についてもこの技術を適用することができる。
【0013】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図2は、本発明の第1の実施例のMISF
ETの断面図である。図2に示されるように、シリコン
基板10上には活性領域を区画するLOCOS酸化膜2
0が形成されており、活性領域内の基板上にはゲート酸
化膜40を介してゲート電極50が形成されている。そ
して、ゲート電極50を挟むシリコン基板の表面領域内
には高濃度ソース・ドレイン領域30と低濃度ソース・
ドレイン領域31が形成されている。ここで、ゲート長
は0.25μm、ゲート酸化膜厚は7nmに形成されて
いる。ゲート電極50側面には、基板バイアス電圧−1
0Vのバイアススパッタ法により堆積されたシリコン酸
化膜(SiOx膜)60が形成されている。本実施例に
よれば、ゲート電極側面に形成したスリット状空洞を有
するシリコン酸化膜60は、約30%の空洞部分を有し
ている。従って、図2に示したスリット状空洞を有する
シリコン酸化膜の実効誘電率はシリコン酸化膜の誘電率
より低い約2.5と算出される。
て説明する。図2は、本発明の第1の実施例のMISF
ETの断面図である。図2に示されるように、シリコン
基板10上には活性領域を区画するLOCOS酸化膜2
0が形成されており、活性領域内の基板上にはゲート酸
化膜40を介してゲート電極50が形成されている。そ
して、ゲート電極50を挟むシリコン基板の表面領域内
には高濃度ソース・ドレイン領域30と低濃度ソース・
ドレイン領域31が形成されている。ここで、ゲート長
は0.25μm、ゲート酸化膜厚は7nmに形成されて
いる。ゲート電極50側面には、基板バイアス電圧−1
0Vのバイアススパッタ法により堆積されたシリコン酸
化膜(SiOx膜)60が形成されている。本実施例に
よれば、ゲート電極側面に形成したスリット状空洞を有
するシリコン酸化膜60は、約30%の空洞部分を有し
ている。従って、図2に示したスリット状空洞を有する
シリコン酸化膜の実効誘電率はシリコン酸化膜の誘電率
より低い約2.5と算出される。
【0014】図3は、本発明の第2の実施例を示す半導
体装置の断面図である。図3に示されるように、シリコ
ン基板10上には層間絶縁膜7aを介して配線幅0.4
μmのドープトポリシリコン配線81が形成され、その
表面はシリコン酸化膜60により被覆されている。その
上には層間絶縁膜7bを介して配線幅0.6μmのAl
配線80が形成され、その表面はシリコン酸化膜60に
より被覆され、さらにカバー膜7cにより覆われてい
る。ここで、シリコン酸化膜(SiOx膜)60は、い
ずれも基板バイアス−5Vのバイアススパッタ法により
堆積された膜である。本実施例によれば、配線側面に形
成されたシリコン酸化膜60は、約35%のスリット状
空洞を有している。そのため、配線側面のシリコン酸化
膜60の実効誘電率をシリコン酸化膜よりも低い2.3
と低減することができた。
体装置の断面図である。図3に示されるように、シリコ
ン基板10上には層間絶縁膜7aを介して配線幅0.4
μmのドープトポリシリコン配線81が形成され、その
表面はシリコン酸化膜60により被覆されている。その
上には層間絶縁膜7bを介して配線幅0.6μmのAl
配線80が形成され、その表面はシリコン酸化膜60に
より被覆され、さらにカバー膜7cにより覆われてい
る。ここで、シリコン酸化膜(SiOx膜)60は、い
ずれも基板バイアス−5Vのバイアススパッタ法により
堆積された膜である。本実施例によれば、配線側面に形
成されたシリコン酸化膜60は、約35%のスリット状
空洞を有している。そのため、配線側面のシリコン酸化
膜60の実効誘電率をシリコン酸化膜よりも低い2.3
と低減することができた。
【0015】図4は、本発明の第3の実施例を示すMI
SFETの断面図である。本実施例においては、素子分
離領域を構成するトレンチ酸化膜21に囲まれた活性領
域には、膜厚4nmのゲート窒化酸化膜41を介してゲ
ート長0.1μmのゲート電極50が形成されている。
ゲート電極50側面には、基板バイアス電圧−20Vの
バイアス電子サイクロトロン共鳴型CVD法により堆積
されたシリコン酸化フッ化膜(SiOxFy膜)61が
形成されている。本実施例では、ゲート電極側面に形成
されたシリコン酸化フッ化膜61は、約40%のスリッ
ト状の空洞部分を有している。本実施例に示すスリット
状空洞を有するシリコン酸化フッ化膜の実効誘電率は約
2と算出される。本実施例によれば、ゲート電極に係る
寄生容量を大幅に低減できる。
SFETの断面図である。本実施例においては、素子分
離領域を構成するトレンチ酸化膜21に囲まれた活性領
域には、膜厚4nmのゲート窒化酸化膜41を介してゲ
ート長0.1μmのゲート電極50が形成されている。
ゲート電極50側面には、基板バイアス電圧−20Vの
バイアス電子サイクロトロン共鳴型CVD法により堆積
されたシリコン酸化フッ化膜(SiOxFy膜)61が
形成されている。本実施例では、ゲート電極側面に形成
されたシリコン酸化フッ化膜61は、約40%のスリッ
ト状の空洞部分を有している。本実施例に示すスリット
状空洞を有するシリコン酸化フッ化膜の実効誘電率は約
2と算出される。本実施例によれば、ゲート電極に係る
寄生容量を大幅に低減できる。
【0016】図5は、本発明の第4の実施例を示すMI
SFETの断面図である。本実施例においては、ゲート
電極50を囲んでCVD酸化膜70が形成されている。
このCVD酸化膜70は、スリット状絶縁膜の形成を容
易にする補助構造となっている。本実施例のMISFE
Tでは、ゲート長は0.35μm、ゲート酸化膜厚は8
nmである。ゲート電極50の側面には、基板バイアス
電圧を−10Vとしたバイアスヘリコン波型CVD法に
より堆積されたシリコン酸化フッ化膜61が形成されて
いる。ゲート電極50側面と補助構造をなすCVD酸化
膜70との間隔は、ゲート長と同程度の0.35μmで
ある。本実施例によれば、ゲート電極側面に形成したシ
リコン酸化フッ化膜は、補助構造を用いたことにより、
空洞化率が増加し、約50%の空洞部分を有している。
その結果、図5に示すスリット状空洞を有するシリコン
酸化フッ化膜の実効誘電率はおよそ1.8であると算出
された。
SFETの断面図である。本実施例においては、ゲート
電極50を囲んでCVD酸化膜70が形成されている。
このCVD酸化膜70は、スリット状絶縁膜の形成を容
易にする補助構造となっている。本実施例のMISFE
Tでは、ゲート長は0.35μm、ゲート酸化膜厚は8
nmである。ゲート電極50の側面には、基板バイアス
電圧を−10Vとしたバイアスヘリコン波型CVD法に
より堆積されたシリコン酸化フッ化膜61が形成されて
いる。ゲート電極50側面と補助構造をなすCVD酸化
膜70との間隔は、ゲート長と同程度の0.35μmで
ある。本実施例によれば、ゲート電極側面に形成したシ
リコン酸化フッ化膜は、補助構造を用いたことにより、
空洞化率が増加し、約50%の空洞部分を有している。
その結果、図5に示すスリット状空洞を有するシリコン
酸化フッ化膜の実効誘電率はおよそ1.8であると算出
された。
【0017】図6は、本発明の第5の実施例を示すMI
SFETの断面図である。本実施例においては、ゲート
電極50を挟んでスリット状空洞の形成を容易にする補
助構造をなすCVD窒化膜71が形成されている。本実
施例のMISFETは、ゲート長が0.15μm、ゲー
ト酸化膜厚が5nmである。ゲート電極50側面には、
アルゴンガスと酸素ガスの混合雰囲気を用いる高周波ス
パッタ法により堆積したシリコン酸化膜60が形成され
ている。ゲート電極50側面とCVD窒化膜71との間
隔は、ゲート長と同程度の0.15μmである。本実施
例によれば、ゲート電極50側面に形成したスリット状
空洞を有するシリコン酸化膜の空洞化率は、補助構造を
なすCVD窒化膜71を用いたことにより、約60%ま
で増加する。その結果、本実施例でのスリット状空洞を
有するシリコン酸化膜の実効誘電率はおよそ1.5であ
ると計算された。
SFETの断面図である。本実施例においては、ゲート
電極50を挟んでスリット状空洞の形成を容易にする補
助構造をなすCVD窒化膜71が形成されている。本実
施例のMISFETは、ゲート長が0.15μm、ゲー
ト酸化膜厚が5nmである。ゲート電極50側面には、
アルゴンガスと酸素ガスの混合雰囲気を用いる高周波ス
パッタ法により堆積したシリコン酸化膜60が形成され
ている。ゲート電極50側面とCVD窒化膜71との間
隔は、ゲート長と同程度の0.15μmである。本実施
例によれば、ゲート電極50側面に形成したスリット状
空洞を有するシリコン酸化膜の空洞化率は、補助構造を
なすCVD窒化膜71を用いたことにより、約60%ま
で増加する。その結果、本実施例でのスリット状空洞を
有するシリコン酸化膜の実効誘電率はおよそ1.5であ
ると計算された。
【0018】図7は、本発明の半導体装置の製造方法の
第1の実施例を説明するための工程順の断面図である。
図7(a)に示すように、素子分離酸化膜となるLOC
OS酸化膜20を形成したシリコン基板10上に、7n
mのゲート酸化膜40を熱酸化法により形成し、ゲート
電極となるポリシリコン膜を堆積し、異方性エッチング
によりゲート長0.25μmのゲート電極50を形成し
た後、シリコン基板にヒ素を加速電圧10keV、ドー
ズ量1×1014cm-2の条件でイオン注入して低濃度ソ
ース・ドレイン領域31を形成する。次に、図7(b)
に示すように、ターゲット電力1kW、バイアス電圧−
10V、アルゴンガス圧5mTorrの条件での高周波
バイアススパッタ法により、シリコン酸化膜60を膜厚
80nmだけ堆積する。
第1の実施例を説明するための工程順の断面図である。
図7(a)に示すように、素子分離酸化膜となるLOC
OS酸化膜20を形成したシリコン基板10上に、7n
mのゲート酸化膜40を熱酸化法により形成し、ゲート
電極となるポリシリコン膜を堆積し、異方性エッチング
によりゲート長0.25μmのゲート電極50を形成し
た後、シリコン基板にヒ素を加速電圧10keV、ドー
ズ量1×1014cm-2の条件でイオン注入して低濃度ソ
ース・ドレイン領域31を形成する。次に、図7(b)
に示すように、ターゲット電力1kW、バイアス電圧−
10V、アルゴンガス圧5mTorrの条件での高周波
バイアススパッタ法により、シリコン酸化膜60を膜厚
80nmだけ堆積する。
【0019】この時、堆積されるシリコン酸化膜は、基
板平坦面上では緻密な薄膜として形成されるが、ゲート
電極側面では段差被覆性が不良であることに起因して、
スリット状空洞を含む薄膜として形成される。さらに、
図7(c)に示すように、ゲート電極50を低抵抗化し
高濃度ソース・ドレイン領域30を形成するためのヒ素
のイオン注入を加速電圧30keV、ドーズ量3×10
15cm-2の条件で行った後、活性化熱処理をしてMIS
FETの製造工程を完了する。
板平坦面上では緻密な薄膜として形成されるが、ゲート
電極側面では段差被覆性が不良であることに起因して、
スリット状空洞を含む薄膜として形成される。さらに、
図7(c)に示すように、ゲート電極50を低抵抗化し
高濃度ソース・ドレイン領域30を形成するためのヒ素
のイオン注入を加速電圧30keV、ドーズ量3×10
15cm-2の条件で行った後、活性化熱処理をしてMIS
FETの製造工程を完了する。
【0020】次に、図8を参照して、本発明の半導体装
置の製造方法の第2の実施例について説明する。図8
(a)に示すように、素子分離領域を構成するトレンチ
酸化膜21を形成したシリコン基板10上に、4nm厚
のゲート窒化酸化膜41を熱窒化酸化法により形成し、
ゲート電極となるポリシリコン膜を堆積し、異方性エッ
チングによりゲート長0.1μmのゲート電極50を形
成した後、シリコン基板にヒ素を加速電圧8keV、ド
ーズ量2×1014cm-2の条件でイオン注入して低濃度
ソース・ドレイン領域31を形成する。次に、図8
(b)に示すように、バイアス電圧−20Vの条件での
バイアス電子サイクロトロン共鳴型CVD法により、シ
リコン酸化フッ化膜61を膜厚50nm堆積する。堆積
したシリコン酸化フッ化膜61は、ゲート電極側面では
スリット状空洞を含む薄膜として形成される。次に、図
8(c)に示すように、ゲート電極を低抵抗化し、高濃
度ソース・ドレイン領域30を形成するためのヒ素のイ
オン注入を加速電圧25keV、ドーズ量2×1015c
m-2の条件で行った後、活性化熱処理をしてMISFE
Tの製作工程をを完了する。
置の製造方法の第2の実施例について説明する。図8
(a)に示すように、素子分離領域を構成するトレンチ
酸化膜21を形成したシリコン基板10上に、4nm厚
のゲート窒化酸化膜41を熱窒化酸化法により形成し、
ゲート電極となるポリシリコン膜を堆積し、異方性エッ
チングによりゲート長0.1μmのゲート電極50を形
成した後、シリコン基板にヒ素を加速電圧8keV、ド
ーズ量2×1014cm-2の条件でイオン注入して低濃度
ソース・ドレイン領域31を形成する。次に、図8
(b)に示すように、バイアス電圧−20Vの条件での
バイアス電子サイクロトロン共鳴型CVD法により、シ
リコン酸化フッ化膜61を膜厚50nm堆積する。堆積
したシリコン酸化フッ化膜61は、ゲート電極側面では
スリット状空洞を含む薄膜として形成される。次に、図
8(c)に示すように、ゲート電極を低抵抗化し、高濃
度ソース・ドレイン領域30を形成するためのヒ素のイ
オン注入を加速電圧25keV、ドーズ量2×1015c
m-2の条件で行った後、活性化熱処理をしてMISFE
Tの製作工程をを完了する。
【0021】図9は、本発明の半導体装置の製造方法の
第3の実施例を説明するための工程順の断面図である。
図9(a)に示すように、素子分離領域となるLOCO
S酸化膜20を形成したシリコン基板10上に、8nm
厚のゲート酸化膜40を熱酸化法により形成し、ゲート
電極となるポリシリコン膜を堆積し、異方性エッチング
によりゲート長0.35μmのゲート電極50を形成し
た後、シリコン基板にヒ素を加速電圧15keV、ドー
ズ量2×1014cm-2の条件でイオン注入して、低濃度
ソース・ドレイン領域31を形成する。
第3の実施例を説明するための工程順の断面図である。
図9(a)に示すように、素子分離領域となるLOCO
S酸化膜20を形成したシリコン基板10上に、8nm
厚のゲート酸化膜40を熱酸化法により形成し、ゲート
電極となるポリシリコン膜を堆積し、異方性エッチング
によりゲート長0.35μmのゲート電極50を形成し
た後、シリコン基板にヒ素を加速電圧15keV、ドー
ズ量2×1014cm-2の条件でイオン注入して、低濃度
ソース・ドレイン領域31を形成する。
【0022】次に、図9(b)に示すように、通常のC
VD法によりシリコン酸化膜を100nm堆積した後、
通常のマスク工程と異方性エッチング工程により、ゲー
ト電極上とゲート電極近傍のシリコン酸化膜を除去し、
ゲート電極に隣接するCVD酸化膜70を形成する。次
に、図9(c)に示すように、バイアス電圧−10Vの
条件でのバイアスヘリコン波型CVD法により、シリコ
ン酸化フッ化膜61を膜厚90nm堆積する。堆積した
シリコン酸化フッ化膜61は、ゲート電極に隣接する補
助構造(CVD酸化膜70)とゲート電極50間では段
差被覆性が劣化し、ゲート電極50側面では空洞率が高
いスリット状空洞を含む薄膜が形成される。さらに、図
9(d)に示すように、ゲート電極を低抵抗化し高濃度
ソース・ドレイン領域30を形成するためのヒ素のイオ
ン注入を加速電圧40keV、ドーズ量4×1015cm
-2の条件でイオン注入した後、活性化熱処理を行ってM
ISFETの製作工程を完了する。
VD法によりシリコン酸化膜を100nm堆積した後、
通常のマスク工程と異方性エッチング工程により、ゲー
ト電極上とゲート電極近傍のシリコン酸化膜を除去し、
ゲート電極に隣接するCVD酸化膜70を形成する。次
に、図9(c)に示すように、バイアス電圧−10Vの
条件でのバイアスヘリコン波型CVD法により、シリコ
ン酸化フッ化膜61を膜厚90nm堆積する。堆積した
シリコン酸化フッ化膜61は、ゲート電極に隣接する補
助構造(CVD酸化膜70)とゲート電極50間では段
差被覆性が劣化し、ゲート電極50側面では空洞率が高
いスリット状空洞を含む薄膜が形成される。さらに、図
9(d)に示すように、ゲート電極を低抵抗化し高濃度
ソース・ドレイン領域30を形成するためのヒ素のイオ
ン注入を加速電圧40keV、ドーズ量4×1015cm
-2の条件でイオン注入した後、活性化熱処理を行ってM
ISFETの製作工程を完了する。
【0023】次に、図10を参照して、本発明の半導体
装置の製造方法の第4の実施例について説明する。図1
0(a)は、素子分離領域となるトレンチ酸化膜21を
形成したシリコン基板10上に、5nm厚のゲート酸化
膜40を熱酸化法により形成し、ゲート電極となるポリ
シリコン膜を堆積し、異方性エッチングによりゲート長
0.15μmのゲート電極50を形成した後、シリコン
基板にヒ素を加速電圧10keV、ドーズ量1×1014
cm-2の条件でイオン注入して低濃度ソース・ドレイン
領域31を形成する。次に、図10(b)に示すよう
に、通常のCVD法によりシリコン窒化膜を150nm
堆積した後、通常のマスク工程と異方性エッチング工程
により、ゲート電極上とゲート電極近傍のシリコン窒化
膜を除去し、ゲート電極に隣接するCVD窒化膜71を
形成する。
装置の製造方法の第4の実施例について説明する。図1
0(a)は、素子分離領域となるトレンチ酸化膜21を
形成したシリコン基板10上に、5nm厚のゲート酸化
膜40を熱酸化法により形成し、ゲート電極となるポリ
シリコン膜を堆積し、異方性エッチングによりゲート長
0.15μmのゲート電極50を形成した後、シリコン
基板にヒ素を加速電圧10keV、ドーズ量1×1014
cm-2の条件でイオン注入して低濃度ソース・ドレイン
領域31を形成する。次に、図10(b)に示すよう
に、通常のCVD法によりシリコン窒化膜を150nm
堆積した後、通常のマスク工程と異方性エッチング工程
により、ゲート電極上とゲート電極近傍のシリコン窒化
膜を除去し、ゲート電極に隣接するCVD窒化膜71を
形成する。
【0024】次に、図10(c)に示すように、ターゲ
ット電力0.5kW、アルゴンガスと酸素ガスの混合気
圧10mTorrの条件での高周波スパッタ法により、
膜厚60nmのシリコン酸化膜60を堆積する。堆積し
たシリコン酸化膜60は、補助構造(CVD窒化膜7
1)とゲート電極50間で段差被覆性が劣化し、ゲート
電極50側面で、より空洞率が高いシリコン酸化膜が形
成される。さらに、図10(d)に示すように、ゲート
電極50を低抵抗化し高濃度ソース・ドレイン領域30
を形成するためのヒ素のイオン注入を加速電圧30ke
V、ドーズ量3×1015cm-2の条件で行った後、活性
化熱処理を行ってMISFETの製作工程を完了する。
ット電力0.5kW、アルゴンガスと酸素ガスの混合気
圧10mTorrの条件での高周波スパッタ法により、
膜厚60nmのシリコン酸化膜60を堆積する。堆積し
たシリコン酸化膜60は、補助構造(CVD窒化膜7
1)とゲート電極50間で段差被覆性が劣化し、ゲート
電極50側面で、より空洞率が高いシリコン酸化膜が形
成される。さらに、図10(d)に示すように、ゲート
電極50を低抵抗化し高濃度ソース・ドレイン領域30
を形成するためのヒ素のイオン注入を加速電圧30ke
V、ドーズ量3×1015cm-2の条件で行った後、活性
化熱処理を行ってMISFETの製作工程を完了する。
【0025】
【発明の効果】以上説明したように、本発明の半導体装
置は、配線や電極の側面にスリット状空洞を有する無機
系絶縁膜を形成したものであるので、配線や電極を低誘
電率の絶縁膜によって囲むことができ、これらの導電体
膜に係る寄生容量を低減化することができる。特に、M
ISFETのゲート電極に本発明を適用した場合には、
ゲート電極とソース・ドレイン領域間のフリンジ容量を
大幅に低減できる。そして、本発明による低誘電率絶縁
膜は、有機系のものとは異なって、高温の熱処理に耐え
ることができるので、この絶縁膜の形成後にイオン注入
不純物の活性化処理や層間絶縁膜のリフロー処理など熱
処理を行うことができる。また、配線/電極の側面に対
向し狭い間隙をおいて補助構造となる絶縁膜を形成する
実施例によれば、空洞化率を増加させてより低い誘電率
の絶縁膜を実現することができる。
置は、配線や電極の側面にスリット状空洞を有する無機
系絶縁膜を形成したものであるので、配線や電極を低誘
電率の絶縁膜によって囲むことができ、これらの導電体
膜に係る寄生容量を低減化することができる。特に、M
ISFETのゲート電極に本発明を適用した場合には、
ゲート電極とソース・ドレイン領域間のフリンジ容量を
大幅に低減できる。そして、本発明による低誘電率絶縁
膜は、有機系のものとは異なって、高温の熱処理に耐え
ることができるので、この絶縁膜の形成後にイオン注入
不純物の活性化処理や層間絶縁膜のリフロー処理など熱
処理を行うことができる。また、配線/電極の側面に対
向し狭い間隙をおいて補助構造となる絶縁膜を形成する
実施例によれば、空洞化率を増加させてより低い誘電率
の絶縁膜を実現することができる。
【図1】本発明の実施の形態を説明するための工程順の
断面図。
断面図。
【図2】本発明の半導体装置の第1の実施例の断面図。
【図3】本発明の半導体装置の第2の実施例の断面図。
【図4】本発明の半導体装置の第3の実施例の断面図。
【図5】本発明の半導体装置の第4の実施例の断面図。
【図6】本発明の半導体装置の第5の実施例の断面図。
【図7】本発明の半導体装置の製造方法の第1の実施例
を示す工程順の断面図。
を示す工程順の断面図。
【図8】本発明の半導体装置の製造方法の第2の実施例
を示す工程順の断面図。
を示す工程順の断面図。
【図9】本発明の半導体装置の製造方法の第3の実施例
を示す工程順の断面図。
を示す工程順の断面図。
【図10】本発明の半導体装置の製造方法の第4の実施
例を示す工程順の断面図。
例を示す工程順の断面図。
【図11】段差被覆性のよい絶縁膜により配線を被覆し
た状態を示す断面図。
た状態を示す断面図。
【図12】段差被覆性のよくない絶縁膜により配線を被
覆した状態を示す断面図。
覆した状態を示す断面図。
【図13】高周波スパッタ法により成膜したシリコン酸
化膜の実効的な誘電率の基板バイアス電圧依存性を示す
グラフ。
化膜の実効的な誘電率の基板バイアス電圧依存性を示す
グラフ。
1、10 シリコン基板 2 素子分離酸化膜 20 LOCOS酸化膜 21 トレンチ酸化膜 3a、31 低濃度ソース・ドレイン領域 3b、30 高濃度ソース・ドレイン領域 4 ゲート絶縁膜 40 ゲート酸化膜 5、50 ゲート電極 6、60 シリコン酸化膜(SiOx膜) 61 シリコン酸化フッ化膜(SiOxFy膜) 7、7a、7b 層間絶縁膜 7c カバー膜 70 CVD酸化膜 71 CVD窒化膜 8、80 Al配線 81 ドープトポリシリコン配線 90 熱CVD酸化膜
フロントページの続き (56)参考文献 特開 昭63−304668(JP,A) 特開 平6−349770(JP,A) 特開 平3−280539(JP,A) 特開 平5−129276(JP,A) 特開 昭58−100435(JP,A) 特開 平9−64024(JP,A) 菅野卓雄監修 飯塚哲哉編(CMOS 超LSIの設計,培風館(1991−11− 20)p.63−64 日本学術振興会薄膜第131委員会編 薄膜ハンドブック,オーム社,昭58−12 −10,p.182 (58)調査した分野(Int.Cl.6,DB名) H01L 29/78 H01L 21/316 H01L 21/3205 H01L 21/336
Claims (7)
- 【請求項1】 半導体基板上に絶縁膜を介して導電体膜
が形成され、該導電体膜の上面および側面が無機系絶縁
膜により被覆されている半導体装置において、前記無機
系絶縁膜は、前記導電体膜の側面においてスリット状空
洞を有していることを特徴とする半導体装置。 - 【請求項2】 前記導電体膜が前記絶縁膜をゲート絶縁
膜とするMOSトランジスタのゲート電極を構成してお
り、半導体基板の表面領域内にはゲート電極に自己整合
されて低濃度のソース・ドレイン領域が形成され、か
つ、前記無機系絶縁膜に整合されて高濃度のソース・ド
レイン領域が形成されていることを特徴とする請求項1
記載の半導体装置。 - 【請求項3】 前記無機系絶縁膜がSiOxあるいはS
iOxFyの組成を有するものであることを特徴とする
請求項1記載の半導体装置。 - 【請求項4】 前記導電体膜の側面に対向する側面を有
する絶縁膜が狭い間隙を隔てて形成されていることを特
徴とする請求項1記載の半導体装置。 - 【請求項5】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上に所定のパターンの導電体膜を形成す
る工程と、段差被覆性が低い薄膜成長法により無機系絶
縁膜を前記導電体膜の上表面での膜厚が該導電体膜の膜
厚より薄くなるように堆積して前記導電体膜を被覆する
無機系絶縁膜を前記導電体膜の側面部にてスリット状空
洞が入るように形成する工程と、を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項6】 半導体基板上にフィールド絶縁膜を設け
て素子形成領域を区画する工程と、前記素子形成領域内
にゲート絶縁膜を介してゲート電極を形成する工程と、
前記フィールド絶縁膜および前記ゲート電極をマスクに
イオン注入を行って低濃度のソース・ドレイン領域を形
成する工程と、段差被覆性が低い薄膜成長法により無機
系絶縁膜を前記ゲート電極の上表面での膜厚が該ゲート
電極の膜厚より薄くなるように堆積して前記ゲート電極
を被覆する無機系絶縁膜を前記ゲート電極の側面部にて
スリット状空洞が入るように形成する工程と、前記フィ
ールド絶縁膜、前記ゲート電極および前記無機系絶縁膜
をマスクにイオン注入を行って高濃度のソース・ドレイ
ン領域を形成する工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項7】 段差側壁にスリット状空洞を有する絶縁
膜を形成する条件のバイアス電圧を印加しつつ、プラズ
マ化学気相成長法または高周波スパッタリング法により
前記無機系絶縁膜を形成することを特徴とする請求項5
または6記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18180896A JP2950408B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18180896A JP2950408B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1027794A JPH1027794A (ja) | 1998-01-27 |
JP2950408B2 true JP2950408B2 (ja) | 1999-09-20 |
Family
ID=16107210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18180896A Expired - Lifetime JP2950408B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2950408B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2362029A (en) * | 1999-10-27 | 2001-11-07 | Lucent Technologies Inc | Multi-layer structure for MOSFET Spacers |
JP2003152106A (ja) | 2001-11-15 | 2003-05-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
WO2014013959A1 (en) | 2012-07-20 | 2014-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
JP2014063776A (ja) * | 2012-09-19 | 2014-04-10 | Toshiba Corp | 電界効果トランジスタ |
JP6249888B2 (ja) * | 2014-06-19 | 2017-12-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1996
- 1996-07-11 JP JP18180896A patent/JP2950408B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
Title |
---|
日本学術振興会薄膜第131委員会編 薄膜ハンドブック,オーム社,昭58−12−10,p.182 |
菅野卓雄監修 飯塚哲哉編(CMOS超LSIの設計,培風館(1991−11−20)p.63−64 |
Also Published As
Publication number | Publication date |
---|---|
JPH1027794A (ja) | 1998-01-27 |
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