JP2949791B2

JP2949791B2 - 半導体装置

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Publication number: JP2949791B2
Application number: JP15696090A
Authority: JP
Inventors: 博章安茂; 純一高田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-06-15
Filing date: 1990-06-15
Publication date: 1999-09-20
Anticipated expiration: 2014-09-20
Also published as: JPH0448772A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体領域上に誘電体膜を介して金属電極
を形成してなる所謂MIS型容量素子を備えた半導体装置
に関する。

〔発明の概要〕

本発明は、MIS型容量素子を備えた半導体装置におい
て、１つのMIS型容量素子の領域内に層間絶縁膜を他部
よりも薄く形成した応力緩和領域を形成することによ
り、大面積のMIS型容量素子における電極金属の一部消
失の発生を抑制するようにしたものである。

また本発明は、複数のMIS型容量素子を備えた半導体
装置において、複数のMIS型容量素子間の分離領域上の
層間絶縁膜を他部より薄く形成することにより、この分
離領域での応力を緩和し、中央に位置するMIS型容量素
子における電極金属の一部消失の発生を抑制するように
したものである。

〔従来の技術〕

アナログICに内蔵されるフィルタ回路等には、高精度
の大容量のMIS型容量素子が必要とされており、この大
容量のMIS型容量素子を限られた面積で実現するために
誘電体膜として減圧CVD法で堆積した誘電率の高い窒化
シリコン膜（以下LP−SiN膜の称する）が用いられてい
る。

第７図はアナログIC内に形成された従来のMIS型容量
素子の例を示す断面図である。同図において、（１）は
半導体基板、（２）は半導体基板（１）の一主面に形成
された第１導電形の拡散領域、（３）は下地絶縁膜（所
謂フィールド絶縁膜）を示す。拡散領域（２）は下地絶
縁膜（３）により容量形成部分（2A）と電極取出部分
（2B）とに区分される。この拡散領域（２）の容量形成
部分（2A）上に誘電体膜であるLP−SiN膜（４）を介し
て第１層Alによる一方のAl電極（５）が形成され、拡散
領域（２）の電極取出部分（2B）上に第１層Alによる他
方のAl電極（６）が形成されて、ここに拡散領域
（２）、LP−SiN膜（４）及びAl電極（５）からなる所
謂MIS型容量素子（７）が構成される。そして、このMIS
型容量素子（７）を含めた全面に層間絶縁膜（８）、オ
ーバーコート膜（図示せず）が形成され、最終的にかか
るICチップは樹脂モールドされる。

〔発明が解決しようとする課題〕

ところで、LP−SiN膜と配線及び電極金属として用い
られるAlとの密着性は、一般に悪く、LP−SiN膜上のAl
膜が大面積になる場合、Al膜上の層間絶縁膜、オーバー
コート膜及び樹脂モールドの応力によってはAl膜が移動
し、局部的にAl消失が生ずる可能性が大である。また、
ICの耐湿性向上のため、層間絶縁膜として使用されるプ
ラズマCVD法で堆積した窒化シリコン膜（以下プラズマC
VD−SiN膜と称す）は、一般に高応力がありAl消失を起
こし易いことが知られている。

従って、上述した誘電体膜としてLP−SiN膜（４）を
用いたMIS型容量素子（７）が高精度を必要とする場
合、通常は大面積を用いることになるが、このことは第
６図に示すように逆にAl消失によるボイド（９）の発生
で電極面積が変化し、精度の劣化を引き起こす危険性を
有している。

一方、大容量のMIS型容量素子の場合、大容量を分割
することでAl消失を回避ることが可能となるが、しか
し、素子間分離やマスク合せ余裕を見るために、必要以
上に大面積の容量の領域が使用されることになり、ICの
小型、高密度化を阻害するものである。

また、第５図に示すように、所定の面積以下の複数個
のMIS型容量素子（41）（42）（43）が隣接して存在し
ている場合にも、その中央のMIS型容量素子（42）にお
いてAl消失が発生する懼れがある。尚、第５図におい
て、（１）は半導体領域、（２）は拡散領域、（45）は
素子分離用絶縁膜（所謂フィールド絶縁膜）、（４）は
誘電体膜であるLP−SiN膜、（５）は一方のAl電極、
（６）は他方のAl電極、（46）はAsSG等のリフロー膜、
（８）は層間絶縁膜である例えばプラズマCVD−SiN膜を
示す。

本発明は、上述の点に鑑み、MIS型容量素子における
電極金属の消失を抑制するようにした半導体装置を提供
するものである。

〔課題を解決するための手段〕

本発明は、MIS型容量素子を備えた半導体装置におい
て、１つのMIS型容量素子の領域内に層間絶縁膜を他部
よりも薄く形成した応力緩和領域を形成して構成する。

また、本発明は、複数のMIS型容量素子を備えた半導
体装置において、複数のMIS型容量素子間の分離領域上
の層間絶縁膜を他部より薄く形成して構成する。

〔作用〕

第１の発明においては、１つのMIS型容量素子の領域
内に、層間絶縁膜を他部よりも薄く形成した応力緩和領
域を形成することにより、電極金属上の層間絶縁膜の応
力が緩和され、大面積のMIS型容量素子での電極金属の
消失の発生が抑制される。また、この応力緩和領域を設
けたことによる面積の増加は、容量素子を分割して複数
個形成する場合に比して充分小さいものである。

また、第２の発明においては、互いに隣接する複数の
MIS型容量素子間の分離領域上の層間絶縁膜を他部より
薄く形成することにより、分離領域での応力が緩和さ
れ、このため、個々のMIS型容量素子が応力的に独立す
る。即ち、例えば、中央のMIS型容量素子は周りのMIS型
容量素子からの応力の総和の影響を受けることがなく、
電極金属の消失の発生が抑制される。

〔実施例〕

以下、図面を参照して本発明による半導体装置の実施
例を説明する。

MIS容量素子のような大面積のAl電極において発生す
るAl消失は、Al面積の増大とともに進行の度合も大きく
なる。これは、層間絶縁膜などの応力が原因であり、Al
電極周辺の層間絶縁膜と下地絶縁膜との接触によって応
力が緩和されている点から距離が離れると、その間の距
離での応力の総和がAl電極に対して作用する力となる。
第６図で示すように大面積のAl電極の中央部でAl消失
（即ちボイド（９））が発生し易いのはたのためであ
る。

そこで、大容量のMIS型容量素子を形成するときに、
その容量を構成する面積を素子内で分割し、その間に層
間絶縁膜の応力を緩和する領域を形成してAl電極に加わ
る力が一定値を越えないようにすれば、Al消失を抑える
ことが可能となる。

第１図〜第３図は、この考えに基づく本発明に係る実
施例である。なお各図はアナログIC内のMIS型容量素子
の部分のみを示す。

第１図の実施例において、（11）は半導体基板、（1
2）は半導体基板（11）の一主面に形成された第１導電
形の拡散領域、（13）は下地絶縁膜（所謂フィールド絶
縁膜）を示す。拡散領域（12）は下地絶縁膜（13）によ
り容量形成部分（12A）と電極取出し部分（12B）とに区
分される。しかして、本例においては、拡散領域（12）
の容量形成部分（12A）上の一部に該容量形成部分（12
A）を複数に分割するように下地絶縁膜（13）と同じ絶
縁膜による格子状の応力緩和用の絶縁膜（13a）を形成
する。そして、拡散領域（12）の容量形成部分（12A）
上に誘電体膜であるLP−SiN膜（４）を介して第１層Al
による一方のAl電極（15）を形成すると共に、拡散領域
（12）の電極取出し部分（12B）に同様に第１層Alによ
る他方のAl電極（16）を形成し、この拡散領域（12）と
LP−SiN膜（14）とAl電極（15）によりMIS型容量素子
（17）を構成する。次いで、MIS型容量素子（17）を含
む全面に層間絶縁膜例えばプラズマCVD−SiN膜（18）を
被着形成し、このプラズマCVD−SiN膜（18）を平坦化
（平滑化）処理し、応力緩和用の絶縁膜（13a）上のプ
ラズマCVD−SiN膜（18）の膜厚t₁を他部の膜厚t₂より薄
くなるように形成する。層間絶縁膜（18）の絶縁膜（13
a）に対応する薄い部分が応力飽和領域（18a）となる。
プラズマCVD−SiN膜（17）の平坦化プロセスとしては例
えばホトレジスト膜を塗布した後、異方性エッチング等
によりエッチバックする所謂レジスト・エッチバック法
を用いることができる。

第２図の実施例では、アナログICを構成する第２導電
型の半導体基板（21）に、MIS型容量素子を構成する第
１導電形の拡散領域（即ち島領域）（22）が形成され、
素子分離用絶縁膜（所謂フィールド絶縁膜）（23）によ
り容量形成部分（22A）と電極取出し部分（22B）とに区
分される。しかして本例においては、拡散領域（22）の
容量形成部分（22A）上の一部に該容量形成部分（22A）
を複数に分割するように素子分離用絶縁膜（23）と同じ
絶縁膜による格子状の応力緩和用の絶縁膜（23a）を形
成する。なお、この応力緩和用の絶縁膜（23a）で区分
された夫々の容量形成部分（22A）と、電極取出し部分
（22B）には予め拡散領域（22）に形成した高濃度の埋
込み層（24）に達する高濃度のプラグイン領域（25）
（26）（27）が形成される。そして、拡散領域（22）の
容量形成部分（22A）上に誘電体膜である例えばLP−SiN
膜（28）を形成し、次いで素子分離用絶縁膜（23）上に
例えばAsSG（ヒ素シリゲートガラス）によるリフロー膜
（29）を形成した後、容量形成部分（22A）のLP−SiN膜
（28）上に第１層Alによる一方のAl電極（30）を被着形
成し、同時に電極取出し部分（22B）に第１層Alによる
他方のAl電極（31）を形成して、拡散領域（22）とLP−
SiN膜（28）とAl電極（30）によりMIS型容量素子（32）
を構成する。そして、このMIS型容量素子（32）を含む
全面に層間絶縁膜例えばプラズマCVD−SiN膜（33）を被
着形成し、例えばレジスト・エッチバック法等による平
坦化プロセスによりプラズマCVD−SiN膜（33）を平坦化
し、応力緩和用の絶縁膜（23a）上のプラズマCVD−SiN
膜（33）の膜厚t₁を他部の膜厚t₂より薄くなるように形
成する。層間絶縁膜（33）の絶縁膜（23a）に対応する
薄い部分が応力飽和領域（33a）となる。

上述した第１図のMIS型容量素子（16）によれば、容
量形成部分（12A）に之を複数に分割する応力緩和用の
絶縁膜（13a）を形成することにより、層間絶縁膜であ
るプラズマCVD−SiN膜（18）を形成し平坦化したとき
に、その絶縁膜（13a）上のプラズマCVD−SiN膜（18）
の膜厚t₁が他部の膜厚t₂より薄くなり、ここでの層間絶
縁膜即ちプラズマCVD−SiN膜（18）の応力が小さくな
る。従って、大容量のMIS型容量素子とした場合に、大
面積の中央に及ぼすプラズマCVD−SiN膜（18）の応力は
緩和され、Al電極（15）に対して作用する力が抑えられ
るので、大面積のAl電極（14）の中央部でのAl消失の発
生を抑制することができる。また、この応力緩和用の絶
縁膜（13a）を設けたことによる面積の増加は、容量素
子を分割して複数個形成する場合に比して充分小さいも
のとなる。

そして、応力緩和用の絶縁膜（23a）を設けた第２図
の実施例においても、層間絶縁膜であるプラズマCVD−S
iN膜（23）の絶縁膜（23a）上における膜厚t₁が他部の
膜厚t₂より薄くなるため、応力緩和がなされ、大面積の
Al電極の中央部でのAl消失の発生を抑制することができ
る等、第１図の実施例と同様の効果を奏するものであ
る。

第３図の実施例は、第２図の構成において、更に応力
緩和用の絶縁膜（23a）に対応するLP−SiN膜（28）上に
リフロー膜（29）を同時形成し、このリフロー膜（29）
上にAl電極（30）を被覆するようになす。他の構成は第
２図と同様なので同一符号を付して説明を省略する。こ
の第３図の構成によれば、絶縁膜（23a）上に対応する
プラズマCVD−SiN膜（33）の膜厚t₁が他部の膜厚t₂より
薄くなることにより、ここでの応力が緩和される第２図
の効果を有する。加えて、絶縁膜（23a）に対応する部
分ではAl電極（30）が密着性の悪いLP−SiN膜（28）に
接触せずリフロー膜（29）と接触することにより、実質
的にAl電極（30）との密着性の劣るLP−SiN膜（28）の
面積が小さく抑えられ、さらにAl消失の発生を抑制する
ことができる。

一方、MIS型容量素子では、所定の大きさ以下の場合
には上述した応力緩和領域を設けなくてもAl消失の発生
は抑えられる。しかし、第５図で示したように、Al消失
の発生がない所定の大きさ以下の複数個のMIS型容量素
子（41）（42）（43）が隣接して存在している場合に
は、層間絶縁膜（８）としては各容量素子（41）（42）
（43）に対応して独立されているわけでなく、連続して
形成されているために、中央のMIS型容量素子（42）に
対しては囲りのMIS型容量素子（41）（43）からの応力
の総和δ_１が働き、中央のMIS型容量素子（42）にAl消
失が発生してしまう。隣接するMIS容量素子間において
応力総和が充分に行なわれていないのはレジスト・エッ
チバック後の層間絶縁膜即ちプラズマCVD−SiN膜（８）
がMIS型容量素子間の分離部（44）に厚く残っているた
めと考えられる。

この点を改善した実施例を第４図に示す。

第４図において、（51）は半導体基板、（52）は第１
導電形の拡散領域、（53）は各MIS型容量素子（54）、
（55）及び（56）を分離する分離用絶縁膜（即ちフィー
ルド絶縁膜）を示す。本例においては互いに隣接するMI
S型容量素子間に対応する分離用絶縁膜（53）上に例え
ば多結晶シリコンによるダミーパターン膜（58）を形成
する。この膜（58）は例えば他部領域に形成されるMOS
トランジスタの多結晶シリコンゲート、或は抵抗体を構
成する多結晶シリコン膜と同時に形成することができ
る。そして、このダミーパターン膜（58）を含んで半導
体領域（52）の各容量素子（54）（55）（56）に対応す
る容量形成部上に誘導体膜である例えばLP−SiN膜（5
9）を被着形成し、次いで素子分離用絶縁膜（53）上に
例えばAsSGによるリフロー膜（60）を被着形成する。し
かる後、各容量形成部分に対応してLP−SiN膜（59）上
に第１層Alによる一方のAl電極（61）を形成すると共
に、半導体領域（52）の電極取出し部分に第１層Alによ
る他方のAl電極（62）を形成する。このとき、同時にMI
S型容量素子間の分離部に対応するリフロー膜（60）上
に第１層Alによるダミーパターン膜（63）を形成する。
この半導体領域（52）とLP−SiN膜（59）とAl電極（6
1）とによって複数の隣接するMIS型容量素子（54）（5
5）及び（56）が形成される。しかる後、層間絶縁膜例
えばプラズマCVD−SiN膜（64）を被着形成し、例えばレ
ジスト・エッチバック法によりプラズマCVD−SiN膜（6
4）を平坦化する。

かかる第４図の構成によれば、各MIS型容量素子（5
4）（55）及び（56）の分離部にダミーパターン膜（5
8）及び（63）を挿入することにより、レジスト・エッ
チバック法で層間絶縁膜であるプラズマCVD−SiN膜（6
4）を平坦化したときに分離部上に残るプラズマCVD−Si
N膜（64）の膜厚t₃は他部の膜厚t₄より非常に薄くな
り、この部分での応力が緩和される。これが為、隣接し
て存在する複数のMIS型容量素子（54）（55）（56）に
おいても、各々のMIS型容量素子が応力的に独立するこ
とになり、従って特に中央のMIS型容量素子（55）でのA
l消失の発生が抑制できる。

上述したように各実施例によれば、MIS型容量素子に
おけるAl消失の耐性が向上するものであり、高精度、高
信頼性のアナログIC等の半導体装置を得ることができ
る。

尚、上例においては、特にAl消失が発生し易いMIS型
容量素子の第１層AlによるAl電極について述べたが、他
の大面積のAlパターンについても同様の構成をとること
によりAl消失を抑制することができる。

〔発明の効果〕

本発明によれば、MIS型容量素子を備えた半導体装置
において１つのMIS型容量素子の領域内に層間絶縁膜を
他部よりも薄く形成した応力緩和領域を形成することに
より、大面積（即ち大容量）のMIS型容量素子での電極
金属の消失の発生を抑制することができ、高精度、高信
頼性を有する半導体装置を提供できる。

また、複数のMIS型容量素子を備えた半導体装置にお
いて、隣接するMIS型容量素子間の分離領域上の層間絶
縁膜を薄く形成することにより、この分離領域での応力
が緩和され、中央のMIS型容量素子での電極金属の消失
の発生を抑制することができ、高精度、高信頼性を有す
る半導体装置を提供することができる。

【図面の簡単な説明】

第１図〜第３図は夫々本発明による半導体装置の実施例
を示す断面図、第４図Ａ及びＢは本発明による半導体装
置の他の実施例を示す平面図及びそのＡ−Ａ線上の断面
図、第５図Ａ及びＢは従来の半導体装置の例を示す平面
図及びそのＢ−Ｂ線上の断面図、第６図は従来の半導体
装置の他例を示す断面図、第７図はその説明に供する断
面図である。（11）は半導体基板、（12）は拡散領域、（13）は下地
絶縁膜、（13a）は応力緩和用の絶縁膜、（14）は誘電
体膜、（15）（16）はAl電極、（18）は層間絶縁膜であ
る。

Claims

(57)【特許請求の範囲】

【請求項１】MIS型容量素子を備えた半導体装置におい
て、前記MIS型容量素子の領域内に層間絶縁膜を他部よりも
薄く形成した応力緩和領域が形成されて成る半導体装
置。
【請求項２】複数のMIS型容量素子を備えた半導体装置
において、前記複数のMIS型容量素子間の分離領域上の層間絶縁膜
を他部より薄く形成して成る半導体装置。