JP2945674B2 - Digital information receiver - Google Patents
Digital information receiverInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は電話回線および衛星チャンネルを利用した情
報サービスシステムのディジタル情報受信装置に関する
ものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital information receiving apparatus for an information service system using a telephone line and a satellite channel.
従来の技術 従来のディジタル情報受信装置としては、例えば特開
昭60−206284号公報に示されている。2. Description of the Related Art A conventional digital information receiving apparatus is disclosed, for example, in Japanese Patent Laid-Open No. 60-206284.
第３図は従来のディジタル情報受信装置の構成図を示
すものであり、１は符号化されたディジタル情報の入力
端子、２はバッファメモリ、３は符号化されたディジタ
ル情報を復号する復号処理回路、４と５は復号されたデ
ィジタル情報を画面毎に記憶しモニタへ表示する第１表
示メモリ及び第２表示メモリ、６は第１表示メモリ４と
第２表示メモリ５の出力を切り換える切換回路、７はデ
ィジタル情報入力端子１より入力されるディジタル情報
の表示制御情報を検出し切換回路６に制御信号を送出す
る表示制御情報処理回路、８は切換回路６から出力され
る映像信号を表示するモニタである。FIG. 3 is a block diagram of a conventional digital information receiving apparatus, wherein 1 is an input terminal for encoded digital information, 2 is a buffer memory, and 3 is a decoding processing circuit for decoding encoded digital information. Reference numerals 4 and 5 denote a first display memory and a second display memory which store the decoded digital information for each screen and display the same on a monitor. Reference numeral 7 denotes a display control information processing circuit for detecting display control information of digital information input from the digital information input terminal 1 and sending a control signal to the switching circuit 6, and 8 a monitor for displaying a video signal output from the switching circuit 6. It is.
以上のように構成されたディジタル情報受信装置の動
作を第４図の波形図により説明する。第４図において、
100は入力端子１より入力されるディジタル情報、101は
表示制御情報、102はディジタル情報、103は情報のない
空白期間、200は復号処理回路３の出力信号、201は復号
処理回路の遅延時間、300は表示制御情報処理回路７で
表示開始時間をカウントするタイマ回路（図示せず）の
タイマ出力信号、400は切換回路６の切換を行なう切換
制御信号、500はモニタ８に映出される出力信号であ
る。The operation of the digital information receiving apparatus configured as described above will be described with reference to the waveform diagram of FIG. In FIG.
100 is digital information input from the input terminal 1, 101 is display control information, 102 is digital information, 103 is a blank period with no information, 200 is an output signal of the decoding processing circuit 3, 201 is a delay time of the decoding processing circuit, 300 is a timer output signal of a timer circuit (not shown) for counting the display start time in the display control information processing circuit 7, 400 is a switching control signal for switching the switching circuit 6, and 500 is an output signal projected on the monitor 8. It is.
入力端子１より出力されるディジタル情報100はバッ
ファメモリ２と復号処理回路３と表示制情報処理回路７
に供給し、ディジタル情報102は復号処理３とバッファ
メモリ２により復号処理を行ない第１表示メモリ４又は
第２表示メモリ５に復号処理を行ない第１表示メモリ４
又は第２表示メモリ５に復号処理回路出力信号200を書
き込む。表示制御情報処理回路７は、表示開始時間をカ
ウントするタイマ回路及びタイマ回路の出力信号300の
立下りで状態保持するフリップフロップ回路等で構成さ
れ、表示制御情報101から表示メモリの指定と表示開始
時間を検出し、切換制御信号400を切換回路６に供給す
る。切換回路６は供給される切換制御信号400により、
例えばハイレベルでは第１表示メモリ４の情報を、ロウ
レベルであれば第２表示メモリ５の情報をモニタ８へ出
力する。The digital information 100 output from the input terminal 1 is stored in a buffer memory 2, a decoding processing circuit 3, and a display control information processing circuit 7.
The digital information 102 is subjected to the decoding process by the decoding process 3 and the buffer memory 2, and is subjected to the decoding process in the first display memory 4 or the second display memory 5 and the first display memory 4
Alternatively, the decoding processing circuit output signal 200 is written to the second display memory 5. The display control information processing circuit 7 includes a timer circuit for counting the display start time, a flip-flop circuit for holding a state at the falling edge of the output signal 300 of the timer circuit, and the like. The time is detected, and a switching control signal 400 is supplied to the switching circuit 6. The switching circuit 6 is controlled by the supplied switching control signal 400.
For example, the information of the first display memory 4 is output to the monitor 8 at the high level, and the information of the second display memory 5 is output to the monitor 8 at the low level.
発明が解決しようとする課題 しかしながら上記のような構成では、受信した表示制
御情報101に誤りが生じたとき、又は符号化された情報
を復号処理する復号処理回路３の処理速度が遅く遅延時
間201が大きいとき、切換制御信号400の切り換えが復号
処理回路３の動作中に切り換わるので正しいディジタル
情報がモニタ８へ映出されない。その状態を第４図のＣ
とＤのディジタル情報の処理で202の位置に示し、その
部分が欠けてもモニタ８へ映出される。However, in the above configuration, when an error occurs in the received display control information 101, or when the processing speed of the decoding processing circuit 3 that decodes the encoded information is slow, the delay time 201 Is larger, the switching of the switching control signal 400 is switched during the operation of the decoding processing circuit 3, so that correct digital information is not displayed on the monitor 8. This state is shown in FIG.
In the processing of the digital information D and D, it is shown at the position 202, and even if that part is missing, it is projected on the monitor 8.
本発明はかかる点に鑑み、表示制御情報101に誤り、
又は復号処理回路３の遅延時間201が大きくなっても、
伝送されるディジタル情報を欠けることなくモニタ８へ
映出するディジタル情報受信装置を提供することを目的
とする。In view of such a point, the present invention makes an error in the display control information 101,
Or even if the delay time 201 of the decoding processing circuit 3 becomes large,
It is an object of the present invention to provide a digital information receiving apparatus for displaying transmitted digital information on a monitor 8 without losing the digital information.
課題を解決するための手段 本発明は、受信したディジタル情報を記憶するバッフ
ァメモリと、前記バッファメモリに記憶されたディジタ
ル情報を復号化する復号処理回路と、前記復号処理回路
の出力信号を番組毎に記憶する複数の表示メモリと、番
組毎の復号処理と表示メモリへの書き込み処理が終了し
たことを検出する復号処理終了検出回路と、前記表示制
御情報から前記複数の表示メモリの指定情報と表示開始
時間をあらわす表示制御情報を検出し、カウンタ回路で
表示開始時間のカウントを行い表示させるべき表示メモ
リの指定を行う表示制御情報処理回路と、前記復号処理
終了検出回路と前記表示制御情報処理回路の出力信号に
基づいて表示開始時間が所定の時間より早く動作し復号
処理の途中で表示メモリが切り換わることを防止する表
示制御回路と、前記複数の表示メモリの出力信号を前記
表示制御回路の出力信号で切り換える切り換え回路を備
えたことを特徴とするものである。Means for Solving the Problems The present invention provides a buffer memory for storing received digital information, a decoding processing circuit for decoding the digital information stored in the buffer memory, and an output signal of the decoding processing circuit for each program. A plurality of display memories, a decoding process end detection circuit for detecting that the decoding process for each program and the writing process to the display memory have been completed, and designation information and display of the plurality of display memories from the display control information. A display control information processing circuit that detects display control information indicating a start time, counts a display start time by a counter circuit, and specifies a display memory to be displayed, the decoding processing end detection circuit, and the display control information processing circuit The display start time operates earlier than the specified time based on the output signal of, preventing the display memory from switching during the decoding process. And a switching circuit for switching output signals of the plurality of display memories with output signals of the display control circuit.
作用 本発明は前記した構成により、表示制御情報に誤りが
生じ、復号処理中に表示メモリの出力が切り換わる制御
信号が表示制御情報処理回路より出力されても、復号処
理終了検出回路で復号の終了を検出し、表示制御回路で
前述する終了の検出信号と表示制御情報処理回路の出力
信号の２つを論理和処理するため、表示メモリの切り換
えは途中で切りかわることなくモニタへ映出することが
できる。Effect of the Invention According to the above configuration, even if an error occurs in the display control information and a control signal for switching the output of the display memory during the decoding process is output from the display control information processing circuit, the decoding process end detection circuit performs the decoding process. Since the end is detected and the display control circuit performs a logical OR operation on the above-described end detection signal and the output signal of the display control information processing circuit, the display memory is displayed on the monitor without being switched halfway. be able to.
実 施 例 第１図は本発明の一実施例におけるディジタル情報受
信装置の構成図を示すものである。第１図において従来
と同様な動作をするものは同じ番号を付し説明は一部省
略する。FIG. 1 is a block diagram of a digital information receiving apparatus according to an embodiment of the present invention. In FIG. 1, components performing the same operations as those in the related art are denoted by the same reference numerals, and description thereof is partially omitted.
第１図において、９は復号処理回路３の復号処理の終
了と第１表示メモリ４及び第２表示メモリ５への書き込
み終了を検出する復号処理終了検出回路、10は復号処理
終了検出回路９と表示制御情報処理回路７の出力信号か
ら切換回路６の切換制御信号を送出する表示制御回路で
ある。In FIG. 1, reference numeral 9 denotes a decoding process end detection circuit for detecting the end of the decoding process of the decoding processing circuit 3 and the end of writing to the first display memory 4 and the second display memory 5; This is a display control circuit that sends a switching control signal of the switching circuit 6 from an output signal of the display control information processing circuit 7.
以上のように構成された本実施例のディジタル情報受
信装置について、以下その動作第２図の波形図を用いて
説明する。第２図において従来と同様なものは同じ番号
を付し説明は省略する。The operation of the digital information receiving apparatus of the present embodiment configured as described above will be described below with reference to the waveform diagram of FIG. In FIG. 2, components similar to those in the related art are denoted by the same reference numerals, and description thereof is omitted.
第１図，第２図において、カウンタ回路等で構成され
る復号終了検出回路９は入力ディジタル情報100と復号
処理回路３の出力信号から復号処理終了検出信号600を
検出し、表示制御回路10に供給する。表示制御回路10は
論理和回路で構成し、表示制御情報回路７のタイマ出力
信号300と前述する復号処理終了検出信号600の論理和を
行ない従来例で説明した欠落部202をカバーした表示制
御信号700を切換回路６に送出する。以下の動作は従来
と同様であるので省略する。1 and 2, a decoding end detecting circuit 9 composed of a counter circuit and the like detects a decoding end detecting signal 600 from the input digital information 100 and the output signal of the decoding processing circuit 3 and sends it to a display control circuit 10. Supply. The display control circuit 10 is composed of a logical sum circuit, and performs a logical sum of the timer output signal 300 of the display control information circuit 7 and the above-described decoding processing end detection signal 600 to cover the missing part 202 described in the conventional example. 700 is sent to the switching circuit 6. The following operation is the same as the conventional operation and will not be described.
以上のように本実施例によれば、復号処理検出回路９
と表示制御情報処理回路７の出力信号を論理和処理する
表示制御回路10を設けることにより、表示制御情報の検
出に誤りが生じても伝送されるディジタル情報を欠落す
ることなくモニタに映出することができる。As described above, according to the present embodiment, the decoding process detection circuit 9
And a display control circuit 10 for performing an OR operation on the output signal of the display control information processing circuit 7 so that even if an error occurs in the detection of the display control information, the transmitted digital information is displayed on the monitor without loss. be able to.
第５図は本発明はおける表示制御情報の誤りを検出す
る実施例の構成図である。同図において、11は受信した
表示制御情報の誤りを検出する誤動作検出回路、800は
誤動作検出回路の出力信号で誤動作検出信号である。そ
の波形は第２図に示す。FIG. 5 is a block diagram of an embodiment for detecting an error in display control information in the present invention. In the figure, 11 is a malfunction detection circuit for detecting an error in the received display control information, and 800 is a malfunction detection signal which is an output signal of the malfunction detection circuit. The waveform is shown in FIG.
第５図において、誤動作検出回路11は復号処理終了検
出信号600とタイマ出力信号300の反転信号の論理積で検
出を行なう。又他の方法としてはタイマ出力信号300の
立下り時間で復号処理終了検出信号600の状態を検出
し、ハイレベルであれば誤り、ロウレベルであれば正常
とすることもできる。In FIG. 5, the malfunction detection circuit 11 performs detection by the logical product of the decoding processing end detection signal 600 and the inverted signal of the timer output signal 300. As another method, the state of the decoding processing end detection signal 600 is detected at the fall time of the timer output signal 300, and if the signal is at the high level, an error is detected, and if the signal is at the low level, the signal can be determined to be normal.
以上のように本発明の誤動作検出回路11を設けること
によりディジタル情報受信装置が正しく受信しているこ
とが確認できる。As described above, by providing the malfunction detection circuit 11 of the present invention, it can be confirmed that the digital information receiving apparatus is receiving correctly.
発明の効果 以上説明したように、本発明によれば、表示制御情報
の検出に誤りが生じても、伝送されるディジタル情報を
欠落することなくモニタに映出することができ、その実
用的効果は大きい。As described above, according to the present invention, even if an error occurs in the detection of display control information, transmitted digital information can be displayed on a monitor without loss, and its practical effect can be improved. Is big.
第１図は本発明における一実施例のディジタル情報受信
装置の構成図、第２図は同実施例の動作波形図、第３図
は従来例のディジタル情報受信装置の構成図、第４図は
従来装置の動作波形図、第５図は本実施例のエラー検出
回路である。 １……ディジタル情報入力端子、２……バッファメモ
リ、３……復号処理回路、４……第１表示メモリ、５…
…第２表示メモリ、６……切換回路、７……表示制御情
報、８……モニタ、９……復号処理終了検出回路、10…
…表示制御回路、11……誤動作検出回路、100……入力
ディジタル情報、200……復号処理回路出力信号、300…
…タイマ出力信号、400……切換制御信号、500……モニ
タ出力、600……復号処理終了検出信号、700……表示制
御信号、800……誤動作検出信号。1 is a block diagram of a digital information receiving apparatus according to one embodiment of the present invention, FIG. 2 is an operation waveform diagram of the embodiment, FIG. 3 is a block diagram of a conventional digital information receiving apparatus, and FIG. FIG. 5 shows an operation waveform diagram of the conventional device, and FIG. 5 shows an error detection circuit of this embodiment. 1 ... Digital information input terminal, 2 ... Buffer memory, 3 ... Decoding processing circuit, 4 ... First display memory, 5 ...
... Second display memory, 6... Switching circuit, 7... Display control information, 8... Monitor, 9.
... display control circuit, 11 ... malfunction detection circuit, 100 ... input digital information, 200 ... decoding processing circuit output signal, 300 ...
... Timer output signal, 400 ... Switch control signal, 500 ... Monitor output, 600 ... Decoding processing end detection signal, 700 ... Display control signal, 800 ... Malfunction detection signal.
フロントページの続き (72)発明者 池永 敏和 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 浜田 浩行 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 山崎 収 東京都渋谷区神南２丁目２番１号 日本 放送協会放送センター内 (56)参考文献 特開 昭61−52083（ＪＰ，Ａ) 特開 昭62−226187（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 7/025 - 7/088 H04N 7/24 - 7/68 Continued on the front page (72) Inventor Toshikazu Ikenaga 1-10-11 Kinuta, Setagaya-ku, Tokyo Japan Broadcasting Corporation Research Institute (72) Inventor Hiroyuki Hamada 1-110-11 Kinuta, Setagaya-ku, Tokyo Japan Broadcasting Corporation Inside the Broadcasting Research Institute (72) Inventor Osamu Yamazaki 2-2-1 Jinnan, Shibuya-ku, Tokyo Japan Broadcasting Corporation Broadcasting Center (56) References JP-A-61-52083 (JP, A) JP-A-62-226187 (JP, A) (58) Fields surveyed (Int. Cl. 6 , DB name) H04N 7/025-7/088 H04N 7/24-7/68
Claims (3)
タル情報を復号し表示するタイミングを制御する表示制
御情報を受信するディジタル情報受信装置であって、 前記受信したディジタル情報を記憶するバッファメモリ
と、前記バッファメモリに記憶されたディジタル情報を
復号化する復号処理回路と、前記復号処理回路の出力信
号を番組毎に記憶する複数の表示メモリと、番組毎の復
号処理と表示メモリへの書き込み処理が終了したことを
検出する復号処理終了検出回路と、前記表示制御情報か
ら前記複数の表示メモリの指定情報と表示開始時間をあ
らわす表示制御情報を検出し、カウンタ回路で表示開始
時間のカウントを行い表示させるべき表示メモリの指定
を行う表示制御情報処理回路と、前記復号処理終了検出
回路と前記表示制御情報処理回路の出力信号に基づいて
表示開始時間が所定の時間より早く動作し復号処理の途
中で表示メモリが切り換わることを防止する表示制御回
路と、前記複数の表示メモリの出力信号を前記表示制御
回路の出力信号で切り換える切り換え回路を備えたこと
を特徴とするディジタル情報受信装置。1. A digital information receiving apparatus for receiving encoded digital information and display control information for controlling timing of decoding and displaying the digital information, comprising: a buffer memory for storing the received digital information; A decoding processing circuit for decoding digital information stored in the buffer memory; a plurality of display memories for storing output signals of the decoding processing circuit for each program; a decoding process for each program and a writing process for the display memory. A decoding process end detecting circuit for detecting the end of the process, a display control information indicating the designation information of the plurality of display memories and a display start time from the display control information, and a counter circuit counts the display start time and displays the count. A display control information processing circuit for designating a display memory to be performed, the decoding processing end detection circuit, and the display control A display control circuit that operates based on an output signal of the information processing circuit and operates earlier than a predetermined time to prevent the display memory from switching during the decoding process; and displaying the output signals of the plurality of display memories on the display. A digital information receiving device, comprising: a switching circuit for switching with an output signal of a control circuit.
回路と前記表示制御情報処理回路の出力信号の論理和で
構成する請求項１記載のディジタル情報受信装置。2. The digital information receiving apparatus according to claim 1, wherein said display control circuit comprises a logical sum of an output signal of said decoding processing end detection circuit and an output signal of said display control information processing circuit.
情報処理回路の出力信号をもとに誤動作を検出する誤動
作検出回路を備えた請求項１記載のディジタル情報受信
装置。3. The digital information receiving apparatus according to claim 1, further comprising a malfunction detecting circuit for detecting a malfunction based on an output signal of said decoding processing end detecting circuit and said display control information processing circuit.
Priority Applications (1)
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|---|---|---|---|
| JP63257581A JP2945674B2 (en) | 1988-10-13 | 1988-10-13 | Digital information receiver |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63257581A JP2945674B2 (en) | 1988-10-13 | 1988-10-13 | Digital information receiver |
Publications (2)
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|---|---|
| JPH02104178A JPH02104178A (en) | 1990-04-17 |
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Family
ID=17308255
Family Applications (1)
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| JP63257581A Expired - Fee Related JP2945674B2 (en) | 1988-10-13 | 1988-10-13 | Digital information receiver |
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Family Cites Families (2)
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