JP2944536B2 - ｎビットメモリ回路 - Google Patents
ｎビットメモリ回路Info
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- JP2944536B2 JP2944536B2 JP8263322A JP26332296A JP2944536B2 JP 2944536 B2 JP2944536 B2 JP 2944536B2 JP 8263322 A JP8263322 A JP 8263322A JP 26332296 A JP26332296 A JP 26332296A JP 2944536 B2 JP2944536 B2 JP 2944536B2
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Description
【０００１】
【発明の属する技術分野】本発明はｎビットメモリ回路
に関し、特にスタッフ（ＳＴＵＦＦ）同期に用いられる
ｎビットメモリ回路に関するものである。
に関し、特にスタッフ（ＳＴＵＦＦ）同期に用いられる
ｎビットメモリ回路に関するものである。
【０００２】
【従来の技術】互いに非同期の第１クロックと第２クロ
ックとの間でビット同期をとるためのスタッフ同期に用
いられるｎビットメモリ回路において、第１クロックを
書き込みクロックとし、第２クロックを読み出しクロッ
クとしたときのスタッフ率α（０≦α≦１００％）は、 第１クロック＝第２クロック のときα＝０％となり、 第１クロック＝｛（Ｘ−１）／Ｘ｝* 第２クロック （但し、Ｘ：スタッフビットの周期が第２クロックにお
いてＸビットとする）のときα＝１００％とする。
ックとの間でビット同期をとるためのスタッフ同期に用
いられるｎビットメモリ回路において、第１クロックを
書き込みクロックとし、第２クロックを読み出しクロッ
クとしたときのスタッフ率α（０≦α≦１００％）は、 第１クロック＝第２クロック のときα＝０％となり、 第１クロック＝｛（Ｘ−１）／Ｘ｝* 第２クロック （但し、Ｘ：スタッフビットの周期が第２クロックにお
いてＸビットとする）のときα＝１００％とする。
【０００３】図５に従来のこの種のｎビットメモリ回路
を示す。この従来のｎビットメモリ回路は、ｎ分周部１
とｎビットデータ部２とタイミングジェネレータ部３と
位相比較部４とセレクト部５とからなる。ｎ分周部１
は、書き込みクロック入力端６から入力された第１クロ
ックをｎ分周する。書き込みデータ入力端７から入力さ
れる書き込みデータは、ｎ分周部１より出力されるｎ分
周クロックと共にｎビットデータ部２に入力され、ここ
でｎビット長ｎ列データに変換されて出力される。
を示す。この従来のｎビットメモリ回路は、ｎ分周部１
とｎビットデータ部２とタイミングジェネレータ部３と
位相比較部４とセレクト部５とからなる。ｎ分周部１
は、書き込みクロック入力端６から入力された第１クロ
ックをｎ分周する。書き込みデータ入力端７から入力さ
れる書き込みデータは、ｎ分周部１より出力されるｎ分
周クロックと共にｎビットデータ部２に入力され、ここ
でｎビット長ｎ列データに変換されて出力される。
【０００４】一方、読み出しクロック入力端８から入力
された第２クロックはタイミングジェネレータ部３へそ
のまま入力される。このタイミングジェネレータ部３
は、位相比較信号とセレクト信号とを生成し、位相比較
信号は位相比較部４へ供給し、またセレクト信号はセレ
クト部５へ供給する。セレクト信号を受けたセレクト部
５では、ｎビットデータ部２より入力されたｎビット長
ｎ列データから１ビット幅のデータを順次抜き出し、読
み出しデータ出力端９から出力する。
された第２クロックはタイミングジェネレータ部３へそ
のまま入力される。このタイミングジェネレータ部３
は、位相比較信号とセレクト信号とを生成し、位相比較
信号は位相比較部４へ供給し、またセレクト信号はセレ
クト部５へ供給する。セレクト信号を受けたセレクト部
５では、ｎビットデータ部２より入力されたｎビット長
ｎ列データから１ビット幅のデータを順次抜き出し、読
み出しデータ出力端９から出力する。
【０００５】位相比較部４は、ｎ分周部１からのｎ分周
クロックと、タイミングジェネレータ部３からの位相比
較信号との位相差を比較し、その位相差の状態に応じて
スタッフ要求信号を出力する。タイミングジェネレータ
部３では、スタッフ要求信号をＸビット周期クロックで
取り込み、スタッフ信号をスタッフ信号出力端１０から
出力すると共に、Ｘビット周期クロックからＹビット後
（Ｙは１≦Ｙの整数）に設定されているスタッフビット
タイミングでのセレクト信号の送出を制御し、１ビット
分データの読み出しを停止させることで、スタッフ動作
を行う。
クロックと、タイミングジェネレータ部３からの位相比
較信号との位相差を比較し、その位相差の状態に応じて
スタッフ要求信号を出力する。タイミングジェネレータ
部３では、スタッフ要求信号をＸビット周期クロックで
取り込み、スタッフ信号をスタッフ信号出力端１０から
出力すると共に、Ｘビット周期クロックからＹビット後
（Ｙは１≦Ｙの整数）に設定されているスタッフビット
タイミングでのセレクト信号の送出を制御し、１ビット
分データの読み出しを停止させることで、スタッフ動作
を行う。
【０００６】図６に、図５の従来例におけるｎビットデ
ータ部２から出力されるｎビット長ｎ列データの１列目
のデータとそのセレクトタイミングを示す。
ータ部２から出力されるｎビット長ｎ列データの１列目
のデータとそのセレクトタイミングを示す。
【０００７】ｎビット長データとセレクト信号との関係
において、セレクト信号の位相が進み（ＥＭＰＴＹ方向
とする）、タイミングジェネレータ部３からスタッフ要
求信号が出力されるタイミングと、セレクト信号の位相
が遅れ（ＯＶＥＲ−ＦＬＯＷ方向とする）、スタッフ要
求信号が阻止される境界点をＳ状態とする。
において、セレクト信号の位相が進み（ＥＭＰＴＹ方向
とする）、タイミングジェネレータ部３からスタッフ要
求信号が出力されるタイミングと、セレクト信号の位相
が遅れ（ＯＶＥＲ−ＦＬＯＷ方向とする）、スタッフ要
求信号が阻止される境界点をＳ状態とする。
【０００８】スタッフ要求信号が発生してからスタッフ
動作が完了するまでの時間が最大となるのは、Ｘビット
周期クロック発生直後に読み出しタイミングがＳ状態を
通過し、ＥＭＰＴＹ方向へ進んだ場合で、スタッフ要求
信号が取り込まれるのはＸビット経過後に発生するＸビ
ット周期クロックであり、更にスタッフ動作まではＹビ
ット経過後となるので、最大時間は（Ｘ＋Ｙ）ビットの
時間となる。また、Ｙ≒Ｘであった場合には（Ｘ＋Ｙ）
≒２Ｘビットとなる。
動作が完了するまでの時間が最大となるのは、Ｘビット
周期クロック発生直後に読み出しタイミングがＳ状態を
通過し、ＥＭＰＴＹ方向へ進んだ場合で、スタッフ要求
信号が取り込まれるのはＸビット経過後に発生するＸビ
ット周期クロックであり、更にスタッフ動作まではＹビ
ット経過後となるので、最大時間は（Ｘ＋Ｙ）ビットの
時間となる。また、Ｙ≒Ｘであった場合には（Ｘ＋Ｙ）
≒２Ｘビットとなる。
【０００９】Ｓ状態から２Ｘビット経過した場合の読み
出しタイミングは次のとおりである。α≒０の場合、 第１クロック≒第２クロック であるから、２Ｘビット後の位相は殆ど変わらず、Ｓ状
態のままである。
出しタイミングは次のとおりである。α≒０の場合、 第１クロック≒第２クロック であるから、２Ｘビット後の位相は殆ど変わらず、Ｓ状
態のままである。
【００１０】α≒１の場合、 第１クロック≒｛（Ｘ−１）／Ｘ｝* 第２クロック であるから、２Ｘビット後の位相はＳ状態より約２ビッ
トだけＥＭＰＴＹ側となる。
トだけＥＭＰＴＹ側となる。
【００１１】それぞれの位相状態でスタッフ動作が行わ
れると、読み出しタイミングは１ビットＯＶＥＲ−ＦＬ
ＯＷ側へ移るため、α≒０の場合、Ｓ状態であったの
が、Ｓ状態より１ビットＯＶＥＲ−ＦＬＯＷ側へ移り、
α≒１の場合、Ｓ状態より２ビットＥＭＰＴＹ側であっ
たのが、Ｓ状態より１ビットＥＭＰＴＹ側へと移る。
れると、読み出しタイミングは１ビットＯＶＥＲ−ＦＬ
ＯＷ側へ移るため、α≒０の場合、Ｓ状態であったの
が、Ｓ状態より１ビットＯＶＥＲ−ＦＬＯＷ側へ移り、
α≒１の場合、Ｓ状態より２ビットＥＭＰＴＹ側であっ
たのが、Ｓ状態より１ビットＥＭＰＴＹ側へと移る。
【００１２】つまり、α≒０とα≒１の読み出しタイミ
ングの範囲としては、 α≒０の場合、Ｓ状態〜１ビットＯＶＥＲ−ＦＬＯＷ側 α≒１の場合、Ｓ状態〜２ビットＥＭＰＴＹ側 となる。
ングの範囲としては、 α≒０の場合、Ｓ状態〜１ビットＯＶＥＲ−ＦＬＯＷ側 α≒１の場合、Ｓ状態〜２ビットＥＭＰＴＹ側 となる。
【００１３】Ｓ状態でのタイミングがｎビット長データ
の中央とすると、Ｓ状態でのタイミングは、ＥＭＰＴＹ
側もＯＶＥＲ−ＦＬＯＷ側も（ｎ−１）／２ビットであ
り、α≒０とα≒１の読み出しタイミングの範囲をあて
はめると、 α≒０の場合、ＥＭＰＴＹ側が（ｎ−１）／２ビット、
ＯＶＥＲ−ＦＬＯＷ側が（ｎ−１）／２−１ビット となり、 α≒１の場合、ＥＭＰＴＹ側が（ｎ−１）／２−２ビッ
ト、ＯＶＥＲ−ＦＬＯＷ側が（ｎ−１）／２ビット となる。
の中央とすると、Ｓ状態でのタイミングは、ＥＭＰＴＹ
側もＯＶＥＲ−ＦＬＯＷ側も（ｎ−１）／２ビットであ
り、α≒０とα≒１の読み出しタイミングの範囲をあて
はめると、 α≒０の場合、ＥＭＰＴＹ側が（ｎ−１）／２ビット、
ＯＶＥＲ−ＦＬＯＷ側が（ｎ−１）／２−１ビット となり、 α≒１の場合、ＥＭＰＴＹ側が（ｎ−１）／２−２ビッ
ト、ＯＶＥＲ−ＦＬＯＷ側が（ｎ−１）／２ビット となる。
【００１４】
【発明が解決しようとする課題】従来例の第１の問題点
は、スタッフ率αの値によってビット読み出しのタイミ
ングが変わり、タイミングマージンが変化することによ
りジッター等の変動に対する耐力が減少することであ
る。
は、スタッフ率αの値によってビット読み出しのタイミ
ングが変わり、タイミングマージンが変化することによ
りジッター等の変動に対する耐力が減少することであ
る。
【００１５】その理由は、ジッター等の変動に対する耐
力を最大にするためには、ＥＭＰＴＹ側とＯＶＥＲ−Ｆ
ＬＯＷ側のマージンを均等にする必要があるが、従来例
では上述のようにα≒０とα≒１とでは相反する方向へ
読み出し範囲が移行するため、互いに最適となるタイミ
ングがなく、スタッフ率αによって読み出しタイミング
が偏り、ジッター等の変動に対する耐力が減少すること
になる。
力を最大にするためには、ＥＭＰＴＹ側とＯＶＥＲ−Ｆ
ＬＯＷ側のマージンを均等にする必要があるが、従来例
では上述のようにα≒０とα≒１とでは相反する方向へ
読み出し範囲が移行するため、互いに最適となるタイミ
ングがなく、スタッフ率αによって読み出しタイミング
が偏り、ジッター等の変動に対する耐力が減少すること
になる。
【００１６】第２の問題点は、ジッター等の変動に対す
るマージンを増加させるためには、回路規模の伝送ビッ
ト遅延量も増大させてしまうことである。
るマージンを増加させるためには、回路規模の伝送ビッ
ト遅延量も増大させてしまうことである。
【００１７】その理由は、従来例では、スタッフ率によ
ってジッター等の変動に対する耐力への影響を抑えるに
は、メモリビット量の拡張が必要であるが、メモリ量を
拡張した場合、回路規模が増大するばかりでなく、タイ
ミングマージンを最適にするためにデータを読み出すセ
レクト信号の位相はメモリビットの中央付近となるが、
するとメモリビット量の増大に伴い伝送ビット遅延量が
固定的に増大することになってしまう。
ってジッター等の変動に対する耐力への影響を抑えるに
は、メモリビット量の拡張が必要であるが、メモリ量を
拡張した場合、回路規模が増大するばかりでなく、タイ
ミングマージンを最適にするためにデータを読み出すセ
レクト信号の位相はメモリビットの中央付近となるが、
するとメモリビット量の増大に伴い伝送ビット遅延量が
固定的に増大することになってしまう。
【００１８】本発明の目的は、スタッフ率に応じてｎビ
ット長データから１ビットデータを抜き出すタイミング
を操作して読み出し範囲を変更することにより、ＥＭＰ
ＴＹ側とＯＶＥＲ−ＦＬＯＷ側のマージンを均等にし、
ジッター等の変動に対する耐力を増大させることにあ
る。
ット長データから１ビットデータを抜き出すタイミング
を操作して読み出し範囲を変更することにより、ＥＭＰ
ＴＹ側とＯＶＥＲ−ＦＬＯＷ側のマージンを均等にし、
ジッター等の変動に対する耐力を増大させることにあ
る。
【００１９】
【課題を解決するための手段】このような目的を達成す
るため本発明のｎビットメモリ回路は、第１クロックを
書き込み用として入力し、ｎ分周してｎ分周クロックと
するｎ分周部と、書き込みデータとｎ分周クロックを入
力し、ｎビット長ｎ列データを出力するｎビットデータ
部と、第２クロックを読み出し用としてスタッフ要求信
号と共に入力し、位相比較信号とセレクト信号を出力す
るタイミングジェネレータ部と、ｎ分周クロックと位相
比較信号との位相差を比較し、その位相差の状態に応じ
てスタッフ要求信号を出力する位相比較部と、セレクト
信号によりｎビット長ｎ列データからデータを順次抜き
出すセレクト部に加え、スタッフ率αに応じてｎビット
長データから１ビットデータを抜き出すタイミングを操
作するためのシフト部を備えたもので、このシフト部と
して次の３つの形態がある。
るため本発明のｎビットメモリ回路は、第１クロックを
書き込み用として入力し、ｎ分周してｎ分周クロックと
するｎ分周部と、書き込みデータとｎ分周クロックを入
力し、ｎビット長ｎ列データを出力するｎビットデータ
部と、第２クロックを読み出し用としてスタッフ要求信
号と共に入力し、位相比較信号とセレクト信号を出力す
るタイミングジェネレータ部と、ｎ分周クロックと位相
比較信号との位相差を比較し、その位相差の状態に応じ
てスタッフ要求信号を出力する位相比較部と、セレクト
信号によりｎビット長ｎ列データからデータを順次抜き
出すセレクト部に加え、スタッフ率αに応じてｎビット
長データから１ビットデータを抜き出すタイミングを操
作するためのシフト部を備えたもので、このシフト部と
して次の３つの形態がある。
【００２０】第１の形態のシフト部は、セレクト部に入
力されるセレクト信号のタイミングをスタッフ率αによ
って変える。第２の形態のシフト部は、タイミングジェ
ネレータ部から位相比較部に入力される位相比較信号の
タイミングをスタッフ率αによって変える。第３の形態
のシフト部は、位相比較部に入力されるｎ分周クロック
をスタッフ率αによって変える。
力されるセレクト信号のタイミングをスタッフ率αによ
って変える。第２の形態のシフト部は、タイミングジェ
ネレータ部から位相比較部に入力される位相比較信号の
タイミングをスタッフ率αによって変える。第３の形態
のシフト部は、位相比較部に入力されるｎ分周クロック
をスタッフ率αによって変える。
【００２１】このようなシフト部を備えると次のような
作用がある。α≒０の場合の読み出し範囲が、Ｓ状態〜
１ビットＯＶＥＲ−ＦＬＯＷ側である場合、例えばセレ
クト信号を０．５ビットＥＭＰＴＹ側へ変更すれば、読
み出し範囲は０．５ビットＥＭＰＴＹ側〜０．５ビット
ＯＶＥＲ−ＦＬＯＷ側となり、またα≒１の場合の読み
出し範囲が、Ｓ状態〜２ビットＥＭＰＴＹ側である場
合、例えばセレクト信号を１ビットＯＶＥＲ−ＦＬＯＷ
側へ変更すれば、読み出し範囲は１ビットＥＭＰＴＹ側
〜１ビットＯＶＥＲ−ＦＬＯＷ側となるので、スタッフ
率に応じてセレクト信号の遅延量を操作し、ＥＭＰＴＹ
側とＯＶＥＲ−ＦＬＯＷ側のタイミングマージンを均等
にしてジッター等の変動に対する耐力を増大させること
ができる。また、ｎビットのメモリ量の変更を行わない
ため、伝送ビット遅延量の増大や回路規模の増大を防ぐ
ことができる。
作用がある。α≒０の場合の読み出し範囲が、Ｓ状態〜
１ビットＯＶＥＲ−ＦＬＯＷ側である場合、例えばセレ
クト信号を０．５ビットＥＭＰＴＹ側へ変更すれば、読
み出し範囲は０．５ビットＥＭＰＴＹ側〜０．５ビット
ＯＶＥＲ−ＦＬＯＷ側となり、またα≒１の場合の読み
出し範囲が、Ｓ状態〜２ビットＥＭＰＴＹ側である場
合、例えばセレクト信号を１ビットＯＶＥＲ−ＦＬＯＷ
側へ変更すれば、読み出し範囲は１ビットＥＭＰＴＹ側
〜１ビットＯＶＥＲ−ＦＬＯＷ側となるので、スタッフ
率に応じてセレクト信号の遅延量を操作し、ＥＭＰＴＹ
側とＯＶＥＲ−ＦＬＯＷ側のタイミングマージンを均等
にしてジッター等の変動に対する耐力を増大させること
ができる。また、ｎビットのメモリ量の変更を行わない
ため、伝送ビット遅延量の増大や回路規模の増大を防ぐ
ことができる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２３】図１は本発明の第１実施例を示す。このｎ
ビットメモリ回路は、書き込みクロック入力端６より第
１クロックを入力し、ｎ分周してｎ分周クロックとする
ｎ分周部１と、そのｎ分周クロックと共に書き込みデー
タ入力端７より書き込みデータを入力し、ｎビット長ｎ
列データを出力するｎビットデータ部２と、スタッフ要
求信号と読み出しクロック入力端８よりの第２クロック
とを入力し、位相比較信号とセレクト信号を出力するタ
イミングジェネレータ部３と、ｎ分周部１からのｎ分周
クロックと位相比較信号との位相差を比較し、その位相
差の状態に応じてスタッフ要求信号を出力する位相比較
部４と、セレクト信号によりｎビット長ｎ列データから
データを順次抜き出すセレクト部５に加え、タイミング
ジェネレータ部３とセレクト部５との間にシフト部１１
を設けたものである。ｎ分周部１、ｎビットデータ部
２、タイミングジェネレータ部３、位相比較部４及びセ
レクト部５については、図５に示した従来例と同様であ
る。
ビットメモリ回路は、書き込みクロック入力端６より第
１クロックを入力し、ｎ分周してｎ分周クロックとする
ｎ分周部１と、そのｎ分周クロックと共に書き込みデー
タ入力端７より書き込みデータを入力し、ｎビット長ｎ
列データを出力するｎビットデータ部２と、スタッフ要
求信号と読み出しクロック入力端８よりの第２クロック
とを入力し、位相比較信号とセレクト信号を出力するタ
イミングジェネレータ部３と、ｎ分周部１からのｎ分周
クロックと位相比較信号との位相差を比較し、その位相
差の状態に応じてスタッフ要求信号を出力する位相比較
部４と、セレクト信号によりｎビット長ｎ列データから
データを順次抜き出すセレクト部５に加え、タイミング
ジェネレータ部３とセレクト部５との間にシフト部１１
を設けたものである。ｎ分周部１、ｎビットデータ部
２、タイミングジェネレータ部３、位相比較部４及びセ
レクト部５については、図５に示した従来例と同様であ
る。
【００２４】このシフト部１１は、シフト設定入力端１
２からシフト信号を入力されると、タイミングジェネレ
ータ部３からのセレクト信号をシフト信号に応ジッター
遅延量によりシフト、すなわちスタッフ率αに応じて変
えてセレクト部５へ入力する。
２からシフト信号を入力されると、タイミングジェネレ
ータ部３からのセレクト信号をシフト信号に応ジッター
遅延量によりシフト、すなわちスタッフ率αに応じて変
えてセレクト部５へ入力する。
【００２５】図２に、図１の実施例の書き込み・読み出
しタイミングとそのうちのｎビット長ｎ列データの１列
目のデータとセレクトタイミングを示す。
しタイミングとそのうちのｎビット長ｎ列データの１列
目のデータとセレクトタイミングを示す。
【００２６】前述したように、ｎビット長データとセレ
クト信号との関係において、セレクト信号の位相が進む
方向をＥＭＰＴＹ、セレクト信号の位相が遅れる方向を
ＯＶＥＲ−ＦＬＯＷ、スタッフ要求信号が阻止される境
界点をＳ状態とし、α≒０とα≒１の読み出しタイミン
グの範囲が、 α≒０の場合、Ｓ状態〜１ビットＯＶＥＲ−ＦＬＯＷ側 α≒１の場合、Ｓ状態〜２ビットＥＭＰＴＹ側 となっていると仮定する。
クト信号との関係において、セレクト信号の位相が進む
方向をＥＭＰＴＹ、セレクト信号の位相が遅れる方向を
ＯＶＥＲ−ＦＬＯＷ、スタッフ要求信号が阻止される境
界点をＳ状態とし、α≒０とα≒１の読み出しタイミン
グの範囲が、 α≒０の場合、Ｓ状態〜１ビットＯＶＥＲ−ＦＬＯＷ側 α≒１の場合、Ｓ状態〜２ビットＥＭＰＴＹ側 となっていると仮定する。
【００２７】ここで、スタッフ率αに応じてセレクト信
号の遅延量を設定することにより、α≒０の場合の読み
出しタイミングを ＥＭＰＴＹ側は（ｎ−１）／２＋０．５ビット ＯＶＥＲ−ＦＬＯＷ側は（ｎ−１）／２−０．５ビット とし、またα≒１場合の読み出しタイミングを、 ＥＭＰＴＹ側は（ｎ−１）／２−１ビット ＯＶＥＲ−ＦＬＯＷ側は（ｎ−１）／２−１ビット とすれば、ＥＭＰＴＹ側とＯＶＥＲ−ＦＬＯＷ側の遅延
量を均等にして、ジッター等の変動に対するマージンを
増大することができる。
号の遅延量を設定することにより、α≒０の場合の読み
出しタイミングを ＥＭＰＴＹ側は（ｎ−１）／２＋０．５ビット ＯＶＥＲ−ＦＬＯＷ側は（ｎ−１）／２−０．５ビット とし、またα≒１場合の読み出しタイミングを、 ＥＭＰＴＹ側は（ｎ−１）／２−１ビット ＯＶＥＲ−ＦＬＯＷ側は（ｎ−１）／２−１ビット とすれば、ＥＭＰＴＹ側とＯＶＥＲ−ＦＬＯＷ側の遅延
量を均等にして、ジッター等の変動に対するマージンを
増大することができる。
【００２８】次に、図３に示す第２実施例は、シフト部
１１をタイミングジェネレータ部３と位相比較部４との
間に設け、セレクト信号の遅延量を設定する代わりに、
タイミングジェネレータ部３から位相比較部４へ送出さ
れる位相比較信号の遅延量を設定することにより、スタ
ッフ要求信号が発生する境界点（Ｓ状態の位置）を変更
する。すると、Ｓ状態でのＥＭＰＴＹ側とＯＶＥＲ−Ｆ
ＬＯＷ側のタイミングマージンを任意の方向に移動し
て、 α≒０の場合、Ｓ状態〜１ビットＯＶＥＲ−ＦＬＯＷ側 α≒１の場合、Ｓ状態〜２ビットＥＭＰＴＹ側 となっている読み出し範囲を最適な状態に設定すること
ができる。
１１をタイミングジェネレータ部３と位相比較部４との
間に設け、セレクト信号の遅延量を設定する代わりに、
タイミングジェネレータ部３から位相比較部４へ送出さ
れる位相比較信号の遅延量を設定することにより、スタ
ッフ要求信号が発生する境界点（Ｓ状態の位置）を変更
する。すると、Ｓ状態でのＥＭＰＴＹ側とＯＶＥＲ−Ｆ
ＬＯＷ側のタイミングマージンを任意の方向に移動し
て、 α≒０の場合、Ｓ状態〜１ビットＯＶＥＲ−ＦＬＯＷ側 α≒１の場合、Ｓ状態〜２ビットＥＭＰＴＹ側 となっている読み出し範囲を最適な状態に設定すること
ができる。
【００２９】また、図４に示す第３実施例は、シフト部
１１をｎ分周部１と位相比較部４との間に設け、ｎ分周
部１から位相比較部４へ送出されるｎ分周クロックの遅
延量を設定することにより、スタッフ要求信号が発生す
る境界点（Ｓ状態の位置）を変更するもので、第２実施
例と同様の効果を得ることができる。
１１をｎ分周部１と位相比較部４との間に設け、ｎ分周
部１から位相比較部４へ送出されるｎ分周クロックの遅
延量を設定することにより、スタッフ要求信号が発生す
る境界点（Ｓ状態の位置）を変更するもので、第２実施
例と同様の効果を得ることができる。
【００３０】
【発明の効果】本発明によれば次のような効果がある。 スタッフ率αによって読み出しタイミングを設定
し、ＥＭＰＴＹ側とＯＶＥＲ−ＦＬＯＷ側のマージンを
均等にできるので、ジッター等の変動に対する耐力を増
大することができる。
し、ＥＭＰＴＹ側とＯＶＥＲ−ＦＬＯＷ側のマージンを
均等にできるので、ジッター等の変動に対する耐力を増
大することができる。
【００３１】 ｎビットのメモリ量は変更することが
なく、読み出しタイミングを最適な位置にすることによ
りジッター等の変動に対する耐力を増大させるできるの
で、ビット遅延量及びメモリ量を拡張するための回路規
模の増大を招くことなく、ジッター等の変動に対する耐
力を増大できる。
なく、読み出しタイミングを最適な位置にすることによ
りジッター等の変動に対する耐力を増大させるできるの
で、ビット遅延量及びメモリ量を拡張するための回路規
模の増大を招くことなく、ジッター等の変動に対する耐
力を増大できる。
【図１】本発明の第１実施例のブロック図である。
【図２】第１実施例のタイミングチャートである。
【図３】第２実施例のブロック図である。
【図４】第３実施例のブロック図である。
【図５】従来例のブロック図である。
【図６】従来例のタイミングチャートである。
１ ｎ分周部 ２ ｎビットデータ部 ３ タイミングジェネレータ部 ４ 位相比較部 ５ セレクト部 １１ シフト部
Claims (3)
- 【請求項１】 互いに非同期の第１クロックと第２クロ
ックとの間でビット同期をとるためのスタッフ同期に用
いられるｎビットメモリ回路において、前記第１クロッ
クを書き込み用として入力し、ｎ分周してｎ分周クロッ
クとするｎ分周部と、書き込みデータと前記ｎ分周クロ
ックを入力し、ｎビット長ｎ列データを出力するｎビッ
トデータ部と、前記第２クロックを読み出し用としてス
タッフ要求信号と共に入力し、位相比較信号とセレクト
信号を出力するタイミングジェネレータ部と、前記ｎ分
周クロックと前記位相比較信号との位相差を比較し、そ
の位相差の状態に応じて前記スタッフ要求信号を出力す
る位相比較部と、前記セレクト信号により前記ｎビット
長ｎ列データからデータを順次抜き出すセレクト部と、
このセレクト部に入力される前記セレクト信号のタイミ
ングをスタッフ率αによって変えるシフト部とを有する
ことを特徴とするｎビットメモリ回路。 - 【請求項２】 互いに非同期の第１クロックと第２クロ
ックとの間でビット同期をとるためのスタッフ同期に用
いられるｎビットメモリ回路において、前記第１クロッ
クを書き込み用として入力し、ｎ分周してｎ分周クロッ
クとするｎ分周部と、書き込みデータと前記ｎ分周クロ
ックを入力し、ｎビット長ｎ列データを出力するｎビッ
トデータ部と、前記第２クロックを読み出し用としてス
タッフ要求信号と共に入力し、位相比較信号とセレクト
信号を出力するタイミングジェネレータ部と、前記ｎ分
周クロックと前記位相比較信号との位相差を比較し、そ
の位相差の状態に応じて前記スタッフ要求信号を出力す
る位相比較部と、前記セレクト信号により前記ｎビット
長ｎ列データからデータを順次抜き出すセレクト部と、
前記タイミングジェネレータ部から前記位相比較部に入
力される前記位相比較信号のタイミングをスタッフ率α
によって変えるシフト部とを有することを特徴とするｎ
ビットメモリ回路。 - 【請求項３】 互いに非同期の第１クロックと第２クロ
ックとの間でビット同期をとるためのスタッフ同期に用
いられるｎビットメモリ回路において、前記第１クロッ
クを書き込み用として入力し、ｎ分周してｎ分周クロッ
クとするｎ分周部と、書き込みデータと前記ｎ分周クロ
ックを入力し、ｎビット長ｎ列データを出力するｎビッ
トデータ部と、前記第２クロックを読み出し用としてス
タッフ要求信号と共に入力し、位相比較信号とセレクト
信号を出力するタイミングジェネレータ部と、前記ｎ分
周クロックと前記位相比較信号との位相差を比較し、そ
の位相差の状態に応じて前記スタッフ要求信号を出力す
る位相比較部と、前記セレクト信号により前記ｎビット
長ｎ列データからデータを順次抜き出すセレクト部と、
前記位相比較部に入力される前記ｎ分周クロックをスタ
ッフ率αによって変えるシフト部とを有することを特徴
とするｎビットメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263322A JP2944536B2 (ja) | 1996-10-03 | 1996-10-03 | ｎビットメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263322A JP2944536B2 (ja) | 1996-10-03 | 1996-10-03 | ｎビットメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112189A JPH10112189A (ja) | 1998-04-28 |
| JP2944536B2 true JP2944536B2 (ja) | 1999-09-06 |
Family
ID=17387873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8263322A Expired - Fee Related JP2944536B2 (ja) | 1996-10-03 | 1996-10-03 | ｎビットメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944536B2 (ja) |
-
1996
- 1996-10-03 JP JP8263322A patent/JP2944536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10112189A (ja) | 1998-04-28 |
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