JP2937649B2 - 半導体記憶装置 - Google Patents
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Description
リ)に関し、特に、外部からの電源電圧を降圧して内部
回路に供給する降圧回路を内蔵する1チップ半導体メモ
リに関する。
に降圧回路を内蔵し、この降圧回路によって外部からの
供給電圧を降圧して内部回路の電源電圧として用いる。
この降圧回路は、それに伴う消費電力の増加を最小限に
保つものでなければならない。この要求に応える一つの
解決方法が特開平2ー195596号公報に記載されて
いる。
明関連部分の回路図を図2に示す。図2を参照すると、
この図に示すSRAM100の本発明関連部分は、内部
回路1とこの内部回路1を駆動する電源電圧VINT を発
生する降圧回路とを同一チップ上に備えている。降圧回
路は、基準電圧発生回路2と、アクティブ用ドライバ回
路3と、スタンバイ用ドライバ回路4とからなる。
ドレスバッファ回路1Aの他に、図示しないが、チップ
イネーブル(セレクト)信号,ライトイネーブル信号お
よびアウトプットイネーブル信号などの制御信号に応答
する制御回路やデータ入力バッファ回路など、チップ外
の回路からの外部信号を入力とする回路、並びにメモリ
セルアレイ、アドレスデコーダ、センス回路およびデー
タ出力バッファ回路など、チップ内部で発生される信号
を入力とする回路を含む。これら回路は上記出力バッフ
ァ回路を除いていずれも内部電源線5により供給される
電圧VINT (以下、内部電源電圧と記す)を電源電圧と
して動作するが、上記回路のうち本発明に関連するのは
外部信号を入力とする回路であるので、図2には、その
ような回路の一例としてアドレスバッファ回路を示す。
バイ用ドライバ回路4の各各は、外部電源線(電圧
VCC)6と内部電源線(電圧VINT )5との間に挿入さ
れた可変コンダクタンス素子を形成し、チップ外部から
の電源電圧(以下、外部電源電圧と記す)VCCを内部電
源電圧VINT に降圧する。すなわちアクティブ用ドライ
バ回路3は、ソース電極を外部電源線6にドレイン電極
を内部電源線5にそれぞれ接続したPチャンネルMOS
トランジスタQ3 と、このトランジスタQ3 のゲート電
圧を制御する電流ミラー負荷型差動増幅回路3Aとを備
える。差動増幅回路3Aは、内部電源電圧VINT と基準
電圧発生回路2からの基準電圧VREF との差電圧を増幅
し、トランジスタQ3 のゲート電極に供給してそのコン
ダクタンスを変えることにより、内部電源電圧VINT を
基準電圧VREF に常に等しくするように制御する。同様
に、スタンバイ用ドライバ回路4は、ソース電極を外部
電源線6にドレイン電極を内部電源線5にそれぞれ接続
したPチャンネルMOSトランジスタQ6 とこのトラン
ジスタQ6 のゲート電圧を制御する差動増幅回路4Aと
を備え、差動増幅回路4Aの出力によりトランジスタQ
6 のコンダクタンスを制御して電圧VINT を電圧VREF
に等しくする。
態にありSRAM100のスタンバイモード期間中の待
機内部回路電流(スタンバイ時に全内部回路に流れる電
流)を供給する。この期間においては、トランジスタQ
6 のコンダクタンスを大きくするようなゲート電圧が差
動増幅回路4Aから供給されている。アクティブ用ドラ
イバ回路3は、チップ外部からのチップイネーブル(セ
レクト)信号(図示せず)に同期してチップ内部で発生
される制御信号CSBが活性化したとき、すなわちSR
AM100がアクティブモードに入ったときは、差動増
幅回路3AのNチャンネルMOSトランジスタQ13の導
通化によりトランジスタQ3 のゲート電圧を制御してそ
のコンダクタンスを上昇させ、アクティブモードでの動
作内部回路電流(アクティブ時に全内部回路を流れる電
流)をドライバ回路4と並列に供給する。
リは、共通の出力端子をもち電流供給能力の互いに異る
2つの並列接続のドライバ回路を有する降圧回路を備え
ている。これらドライバ回路の1つ、すなわちスタンバ
イ用ドライバ回路4は常時動作状態にあるものの、メモ
リのスタンバイモードにおいて待機内部回路電流を供給
できれば十分であるので電流供給能力は小さく、従って
消費電力も小さい。上記2つのドライバ回路の他の一
方、すなわちアクティブ用ドライバ回路3は、メモリの
アクティブモードにおいて動作内部回路電流の最大電流
を供給する必要があるので電流供給能力も大きく消費電
力もそれだけ大きい。ここで、SRAM100のスタン
バイモードにおいて、外部の電源回路からチップに供給
される全電流すなわち待機電源電流は、メモリセルアレ
イ(図示せず)を含む全内部回路に流れる電流(待機内
部回路電流)IICと、上記内部回路以外の回路すなわち
スタンバイ用ドライバ回路4の差動増幅回路4Aに流れ
る電流(NチャンネルMOSトランジスタQ16のドレイ
ン電流)IQ16 と、基準電圧発生回路2で消費される電
流IREF との和である。内部電源電圧VINT 4Vで動作
する4メガビットSRAMの場合、上記電流はそれぞ
れ、およそ、IIC=0.01mA,IQ16 =0.3mA
およびIREF =0.5mA程度で、待機電源電流は約
0.8mAである。内部回路は後述するパワーカット機
能により、入力信号がTTLレベル信号またはオン・オ
フするMOSレベル信号のとき(以下、この条件の下で
のスタンバイモードをISBモードと記す)でも、直流
のMOSレベル信号のとき(以下、この条件の下でのス
タンバイモードをISB1モードと記す)でも、殆ど電
流IICを消費せず、待機電源電流の大部分は降圧回路に
流れる電流(IQ16 +IREF )で占められている。この
ように、降圧回路の構成は、スタンバイモードにおける
SRAM全体の消費電力を決める待機電源電流の値に大
きな影響を与える。
ライバ回路3および4は、動作モードによって、上述の
使い分けをされる。この使い分けによって、消費電力の
大きいアクティブ用ドライバ回路3がスタンバイモード
で非動作状態を保ち、メモリ全体としての消費電力を低
減し、それによってメモリの高集積度化/大容量化を可
能にしている。
記載のメモリをCMOS構成にした場合は、消費電力の
低減が書込み/読出し速度の低下を伴う。この問題はメ
モリの信号入力初段をCMOSインバータで構成した場
合に特に起り易い。周知のとおり、CMOSインバータ
は、入力信号の変化の過渡期だけ電流を消費するので、
消費電力が非常に小さい。ところが、入力信号がTTL
からのTTLレベル信号である場合は、それが直流信号
であっても、CMOSインバータには大きな電流が流れ
る。又、MOSレベル信号であっても、それがオン・オ
フを繰返すときは、その繰返し周波数に比例した電流が
流れる。
レベル信号である場合や、MOSレベル信号ではあるも
ののオン・オフを繰返す入力信号(例えば、複数個の同
一メモリの並列接続によるメモリ容量の拡張に対応して
スタンバイモードにあるメモリの入力信号)の場合は、
そのメモリがスタンバイモードにあっても、信号入力初
段に大電流が流れ、待機内部回路電流が大幅に増加す
る。例えば、4メガビット規模のSRAMの場合、本来
なら数十μA程度の待機内部回路電流が数十mAにもな
ることがある。
ては、スタンバイ用ドライバ回路3の電流供給能力が上
述のとおり小さくされているので、上記のような待機内
部回路電流の大幅増加は、スタンバイ用ドライバ回路4
の出力電圧、すなわちメモリチップの内部電源電圧V
INT を著しく低下させる。その結果、メモリセルの記憶
内容が害われたり、スタンバイモードからアクティブモ
ードへの移行の際に内部電源電圧の回復が遅れて書込み
/読出し速度が害われるなどの障害が起る。メモリチッ
プの接続相手の回路の選択に制約を加えることなく、し
かも上記障害を避けるには、上記信号入力初段における
電流増加に備えて、スタンバイ用ドライバ回路4の電流
供給能力を予め大きく設計する手法もあるが、その手法
を採ればスタンバイ用ドライバ回路4での消費電流(差
動増幅回路4AのNチャンネルMOSトランジスタQ16
のドレイン電流IQ16 )が大幅に増大する結果になる。
路の入力初段に所謂パワーカット機能を設ける手法であ
る。すなわち、DRAMのRAS信号やSRAMのCS
(チップセレクト)信号などメモリの起動制御信号に同
期して入力初段の動作を禁止し信号入力を遮断し、それ
によって上記待機内部回路電流の増加を抑える手法であ
る。図2を参照すると、この図に示すSRAM100の
内部回路1は、2つのPチャンネルMOSトランジスタ
Q7 /Q8 と2つのNチャンネルMOSトランジスタQ
17/Q18とからなるCMOS2入力NORゲートを入力
初段に含む。2入力NORゲートの2つの入力には、チ
ップ外部からのアドレス信号ADDとチップ内部で発生
される制御信号CSTとがそれぞれ入力される。制御信
号CSTは上記制御信号CSBと論理反転の関係にあ
る。入力初段の上記2入力NORゲートは、スタンバイ
モードでの入力アドレス信号ADDがTTLレベル信号
またはオン・オフするMOSレベル信号である場合(I
SBモード)の内部回路1の消費電流(待機内部回路電
流)の増大、したがってそれに起因する内部電源電圧V
INT の低下を防ぐパワーカット機能を内部回路1に与え
る。より詳細に述べると、上記入力初段の2入力NOR
ゲートへの制御信号CSTはスタンバイモードのときH
(ハイ)レベルとなるので、PチャンネルMOSトラン
ジスタQ7 がオフしNチャンネルMOSトランジスタQ
17がオンする。したがってこの2入力NORゲートの出
力は、アドレス信号ADDのレベルの如何に拘わらず必
ずL(ロウ)レベルに固定され、内部回路1では電流の
変化が起らないので、スタンバイ用ドライバ回路4の電
流供給能力が小さくても、内部電源電圧VINT は基準電
圧VREF に維持される。しかし、このパワーカット機能
は、メモリのスタンバイモードからアクティブモードへ
の移行の期間には停止しなければならない機能であり、
この移行期間だけメモリの書込み/読出し動作の遅れが
大きくなる。
ット機能に依存することなく、しかも接続相手の回路の
選択の自由度を害なうことなく、書込み/読出し速度を
確保した低消費電力で高集積度/大容量の半導体メモリ
を提供することにある。
は、外部からの制御信号に応答して、アクティブモード
およびスタンバイモードのいずれかの状態をとる1チッ
プ半導体記憶装置において、前記半導体記憶装置のチッ
プ上に形成され外部からの外部電源電圧を所定電圧に降
圧し前記半導体記憶装置の内部電源電圧として内部回路
に供給する降圧回路と、前記チップ上に形成され前記内
部電源電圧と前記所定電圧との比較の結果に応答して前
記スタンバイモードにおける前記降圧回路の前記内部回
路への電流供給量を制御し、前記内部電源電圧を前記所
定電圧に等しくする制御回路とを有することを特徴とす
る。
する基準電圧を発生する基準電圧発生回路と、定常的に
活性状態にあり前記外部電源電圧を前記基準電圧に等し
い電圧に降圧し前記内部電源電圧を生ずる第1のドライ
バ回路と、前記制御信号に同期した第1の補助制御信号
に応答して活性化され前記外部電源電圧を前記基準電圧
に等しい電圧に降圧して前記内部電源電圧を生ずる第2
のドライバ回路と、第2の補助制御信号に応答して活性
化され、前記外部電源電圧を前記基準電圧に等しい電圧
に降圧して前記内部電源電圧を生ずる第3のドライバ回
路とからなることを特徴とする。
を参照して説明する。図1は、本発明の一実施例の図2
対応部分の回路図であり、図2と共通な構成要素には共
通な参照番号を付して示す。図1を参照すると、スタン
バイモード判別回路8と補償用ドライバ回路9とが新た
に加えられ、内部回路1がパワーカット機能を除去され
ている。このSRAM200は外部電源電圧5Vを4V
に降圧して内部電源電圧とする(内部電源電圧としては
3.3Vの例もあるが、本実施例は高速性を重視して、
4Vとしている)。
バイ用ドライバ回路4の構成およびその電流供給能力
は、図2に示す従来の技術によるSRAM100に用い
られるドライバ回路3および4と同一である。
ルMOSトランジスタQ3 は、SRAM200がアクテ
ィブモードのときの最大動作内部回路電流約200mA
を供給しなければならないので、ゲート幅は20mm程
度の大きい値にしてある。一方、スタンバイ用ドライバ
回路4のPチャンネルMOSトランジスタQ6 は、SR
AM200がISB1モードのときの最大0.3mA程
度以下の小さな待機内部回路電流IICを供給すればよい
ので、ゲート幅は0.2mm程度の小さい値にしてあ
る。差動増幅回路4AのトランジスタQ16には常時、
0.3mAの電流IQ16 が流れるように設計してある。
よび4と同様の構成を有している。すなわち、このドラ
イバ回路9の差動増幅回路9Aにおいては、2つのNチ
ャンネルMOSトランジスタQ21/Q22が各各のソース
電極を接続されている。これらトランジスタQ21/Q22
の各各のドレイン電極と外部電源線6との間には、Pチ
ャンネルMOSトランジスタQ23/Q24が設けられる。
トランジスタQ23のゲート電極はそのドレイン電極に共
通接続され、更にトランジスタQ24のゲート電極に接続
される。これによりトランジスタQ23/Q24は電流ミラ
ー回路をなし、トランジスタQ21/Q22に対するアクテ
ィブ負荷として作用する。差動トランジスタ対をなすト
ランジスタQ21/Q22の共通接続されたソース電極と接
地線7との間には、電流源としてのNチャンネルMOS
トランジスタQ25が設けられている。このトランジスタ
Q25のゲート電極は、スタンバイモード判別回路8の出
力端に接続されている。トランジスタQ22のゲート電極
には、基準電圧発生回路2の発生する基準電圧VREF が
与えられ、トランジスタQ21のゲート電極には、内部電
源線5の電圧VINT が印加される。上記のように接続さ
れたトランジスタは差動増回路9Aを構成し、内部電源
電圧VINT と基準電圧VREF とを比較し、その差電圧を
増幅してトランジスタQ22のドレイン電極から出力す
る。
と内部電源線5にそのソース電極とドレイン電極をそれ
ぞれ接続されたPチャンネルMOSトランジスタQ26の
ゲート電極に入力される。トランジスタQ26のコンダク
タンスは、待機内部回路電流の増加分△IICを補償でき
るように大きい値に設定してある。本実施例では、上記
待機内部回路電流の増加分△IICを20mAと見込み、
トランジスタQ26のゲート幅を2mmとしている。補償
用ドライバ回路9は、スタンバイモード判別回路8から
の制御信号S3 がH(ハイ)レベルの時に活性化され、
差動増幅回路9Aの電流源のNチャンネルMOSトラン
ジスタQ25に3.4mAの電流IQ25 が流れる。
電圧VINT と基準電圧VREF の差電圧を増幅する差動増
幅回路8Aと、この差動増幅回路8Aの出力信号S2 の
インバータ10による反転出力と制御信号CSTとを入
力とする2入力NANDゲート11と、2入力NAND
ゲート11の出力を反転し補償用ドライバ回路9のNチ
ャンネルMOSトランジスタQ25のゲート電極に制御信
号S3 として供給するインバータ12とからなってい
る。差動増幅回路8Aは、ソース電極どおしを互いに接
続した2つのNチャンネルMOSトランジスタQ27/Q
28を備え、これらトランジスタQ27/Q28のドレイン電
極と外部電源線6との間には、PチャンネルMOSトラ
ンジスタQ29/Q30が設けられる。トランジスタQ30の
ゲート電極はそのドレイイン電極に共通接続され、トラ
ンジスタQ29のゲート電極に接続される。これによりト
ランジスタQ29/Q30は電流ミラー回路を形成し、トラ
ンジスタQ27/Q28に対するアクティブ負荷を構成す
る。トランジスタQ27/Q28の互いに接続されたソース
電極と接地線7との間には、NチャンネルMOSトラン
ジスタQ31を挿入する。このトランジスタQ31はゲート
電極に外部電源電圧VCCの供給を受け、差動増幅回路8
Aにおける電流源として作用する。トランジスタQ27の
ゲート電極には基準電圧VREF が与えられ、トランジス
タQ28のゲート電極には内部電源線5の電圧VINT が印
加される。増幅回路8Aは基準電圧VREFと内部電源電
圧VINT との差電圧を増幅し、トランジスタQ27のドレ
イン電極から制御信号S2 を出力する。
を構成する3つのドライバ回路3,4および9と同様に
差動増幅回路を用いているが、そこでの消費電流(差動
増幅回路8Aの電流源のNチャンネルMOSトランジス
タQ31に流れる電流IQ31 )は0.1mA程度である。
MOSトランジスタQ8 とNチャンネルMOSトランジ
スタQ18とからなるCMOSインバータにより構成され
ている。この入力初段の出力は、PチャンネルMOSト
ランジスタQ9 とNチャンネルMOSトランジスタQ19
との組合せおよびPチャンネルMOSトランジスタQ10
とNチャンネルMOSトランジスタQ20との組合せで構
成される2段のCMOSインバータによるレベル変換お
よび波形整形を受けたのち次段のアドレスデコーダ1B
に供給される。内部回路1の上記3つのCMOSインバ
ータは全て内部電源電圧VINT により動作する。本実施
例は、ISB1モードのとき、セルアレイに約0.01
mAの電流が流れるだけで、その他の内部回路には電流
が流れないので、実質上の待機内部回路電流IICは0m
Aであると見なせる。一方、ISBモードのときは、こ
の待機内部回路電流が約20mA(=IIC+ΔIIC)に
増加する。図1に示すSRAM200において、チップ
イネーブル(セレクト)信号に同期した制御信号CSB
がH(ハイ)レベルのとき、このSRAMはアクティブ
モードにある。すなわち、アクティブ用ドライバ回路3
のトランジスタQ13のゲート電極への入力制御信号がH
(ハイ)レベルになってドライバ回路3が活性化され、
外部電源電圧VCC5Vを4Vに降圧し、内部電源電圧V
INT として内部電源線5に供給する。一方、スタンバイ
モード判別回路8は、2入力NANDゲート11の一方
に入力される制御信号CSTがL(ロウ)レベルにある
ので、L(ロウ)レベルの制御信号S3 を出力する。従
って、補償用ドライバ回路9は、スタンバイモード判別
回路8の差動増幅回路8Aの出力制御信号S2 のレベル
の如何に拘わらず、すなわち内部電源電圧VINT と基準
電圧VREF の大小関係の如何に拘わらず活性化しない。
ブモードのとき、スタンバイモード判別回路8が補償用
ドライバ回路9を常に非活性状態に留めるように制御す
るので、補償用ドライバ回路9はその状態では電流を消
費しない(IQ25 =0)。上記アクティブモードのとき
の内部電源線5への電流供給源は、アクティブ用ドライ
バ回路3とスタンバイ用ドライバ回路4とであり、この
ときのチップ全体の消費電力は、図2に示したパワーカ
ット機能付きSRAM100の消費電力と同等である。
SRAM200をスタンバイモードすると、アクティブ
用ドライバ回路3のトランジスタQ13のゲート電極はL
(ロウ)レベルになるので、動作を停止しドライバ回路
3は電流を消費しない。スタンバイモードにおける内部
電源線5への電流供給源は、主にスタンバイ用ドライバ
回路4であるが、以下に述べるとおり、アドレス信号A
DDがISBモードのときは、補償用ドライバ回路9も
電流を供給する。
信号である場合(ISB1モード)、内部回路1のCM
OSインバータのいずれにも電流が流れないので、SR
AM200の待機内部回路電流にはアドレス信号ADD
に起因する変化はなく、従来のパワーカット機能付きの
SRAMにおけると同じ0.01mAの待機内部回路電
流IICが流れる。スタンバイ用ドライバ回路4のPチャ
ンネルMOSトランジスタQ6 が0.5mAの電流を供
給しうるだけの電流供給能力を与えられているので、内
部電源電圧VINT はスタンバイ用ドライバ回路4だけで
所定の4Vすなわち基準電圧VREF と等しい値を保持で
きる。一方、判別回路8の差動増幅回路8Aは、内部電
源電圧VINT が基準電圧VREF より低くなることがない
ので、その出力である制御信号S2 はH(ハイ)レベル
を維持し、NANDゲート11への二つの入力の一方
(制御信号CST)はH(ハイ)でもう一方(反転制御
信号S2 )はL(ロウ)レベルになる。その結果、スタ
ンバイモード判別回路8の制御信号出力S3 はL(ロ
ウ)レベルとなる。この信号S3 の供給を受ける補償用
ドライバ回路9はしたがって活性化せず、電流を消費し
ない(IQ25 =0)。すなわちISB1モードにおける
本実施例の待機電源電流は0.9mAに抑えられ上述の
従来のパワーカット機能付きSRAMの待機電源電流
0.8mAとほぼ同じである。両者の差、すなわち増加
分0.1mAは、判別回路8の差動増幅回路8Aで消費
される電流IQ31 の分である。
回路1に流れる電流(待機内部電源電流)が20mA
(=IIC+△IIC)程度に増加すると見込まれるので、
SRAM全体の待機電源電流が増大する。ところが、ス
タンバイ用ドライバ回路4の電流供給能力は上述のとお
り0.5mA程度に留まるので、内部電源電圧VINT は
基準電圧VREF より低くなる。従って、判別回路8の差
動増幅回路8Aの出力制御信号S2 はL(ロウ)レベル
となる。この結果、NANDゲート11の2つの入力、
すなわち制御信号CSTと反転制御信号S2 が共にH
(ハイ)レベルになるので、判別回路8の出力S3 はH
(ハイ)レベルとなる。制御信号S3 の供給を受ける補
償用ドライバ回路9はしたがって活性化され待機内部回
路電流の増加分△IIC20mAを供給しスタンバイ用ド
ライバ回路4とともに内部電源電圧VINT を基準電圧V
REF に等しくするように作用する。このとき補償用ドラ
イバ回路4の差動増幅回路4Aに流れる電流(Nチャン
ネルMOSトランジスタQ25を流れる電流)IQ25 は
3.4mAとなる。したがって本実施例のSRAMがI
SBモードにあるときの待機電源電流は、ISB1モー
ドでの待機電源電流0.9mAに、待機内部回路電流2
0mAと補償用ドライバ回路4での消費電流3.4mA
とが加わり、24.3mAである。
の内部回路の入力初段がパワーカット機能を備えていな
いにも拘わらず、ISB1モードでも、ISBモードで
も、スタンバイ時の内部電源電圧の低下は起らない。ま
た、ISB1モードまたはISBモードからアクテイブ
モードへ移行の際に上記従来技術によるSRAMにおけ
るような制御信号CSTの伝播遅延や内部電源電圧の回
復遅延に起因する遅れがないので、書込み/読出し速度
は害なわれない。
電流が約0.9mAであるので、大容量SRAMに対す
る高速化および低消費電力化が強く要求されISB1モ
ードでの待機電源電流の規格も2mA以下程度が求めら
れる状況のもとでも、上記要求を十分満足している。し
かも、従来のパワーカット機能を備えたSRAMに比べ
て、スタンバイモードからアクティブモードへ移行の時
のCS(チップセレクト)リードアクセス速度(スタン
バイモードにあるSRAMにチップセレクト信号を入力
した後、アドレス信号を与えてメモリセル内容を読み出
すときの読出し動作速度)を15〜20%向上させるこ
とができた。これに対して、図2に示す従来の技術によ
るSRAM100でパワーカット機能を省くためには、
スタンバイ用ドライバ回路4の電流供給能力を20mA
に上げ、その差動増幅回路4AのNチャンネルMOSト
ランジスタQ16に常時3.7mAの電流IQ16 を流して
おかなければならないので、スタンバイモードでの待機
電源電流がこの電流IQ16 だけですでに上記要求規格値
を上回ってしまう。すなわち従来の技術によるSRAM
においては、実際上はパワーカット機能を省くことがで
きないといえる。
増幅回路8Aとスタンバイ用ドライバ回路4の差動増幅
回路4Aとを共用化して回路8の構成を単純化すること
ができる。すなわち、PチャンネルMOSトランジスタ
Q6 のゲート入力は判別回路8中の制御信号S2 と同等
であるので、この信号S2 に置換可能であるからであ
る。実施例のこのような変形は、ドライバ回路4の回路
設計に若干の困難を伴うものの判別回路8での消費電流
とチップ上での占有面積を削減できる。
いて述べたが、本発明はDRAMにも同様に適用でき
る。その場合は、本実施例における制御信号CEおよび
CSBの代わりにRASおよびこれに同期した信号をそ
れぞれ用いる。
モリは、外部からの電源電圧を降圧してメモリチップの
内部電源電圧とする降圧回路を内蔵する1チップ半導体
メモリであって、この内部電源電圧を監視するスタンバ
イモード判別回路を併せ備えることと、上記降圧回路が
上記メモリチップのアクティブモードにおける最大動作
内部回路電流の供給を保証するアクティブ用ドライバ回
路およびスタンバイ時における待機内部回路電流の供給
を保証するスタンバイ用ドライバ回路と上記スタンバイ
モード判別回路によって制御されスタンバイ時のメモリ
チップの待機内部回路電流の増加分を補償する補償用ド
ライバ回路とを備えることとを特徴としている。
圧の所定の基準値と実際の内部電源電圧とを比較し、ス
タンバイモードにおいて内部電源電圧がその基準値より
低くなったときだけ上記補償用ドライバ回路を活性化す
る。補償用ドライバ回路は上記待機内部回路電流の増加
分を補償し、内部電源電圧を上記基準値に回復させるよ
うに作用する。上記補償用ドライバ回路は、スタンバイ
モードで内部回路電流が所定値より増加したときだけ電
流を消費する。
リにおいて、パワーカット機能によることなく内部電源
電圧の低下を防止することができる。従って、メモリチ
ップの接続相手の回路の選択に制約を加えることなし
に、消費電力の低減と書込み/読出し速度の低下防止と
を達成できる。
わち降圧回路およびアドレスバッファ回路の部分の回路
図ある。
回路図である。
Claims (6)
- 【請求項1】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる1チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第1のドライバ回路と、前記制御信
号に同期した第1の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第2のドライバ回路と、第
2の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第3のドライバ回路とからなり、前記第
1のドライバ回路が前記半導体記憶装置へのすべての入
力信号がMOSレベルの直流信号である場合の前記スタ
ンバイモードにおける前記内部回路への電流を供給しう
る程度の電流供給能力を有し、前記第2のドライバ回路
が前記半導体記憶装置の前記アクティブモードにおける
最大動作内部回路電流を前記第1のドライバ回路ととも
に供給しうる程度の電流供給能力を有し、前記第3のド
ライバ回路が前記半導体記憶装置へのすべての入力信号
レベルがTTLレベルである場合の前記スタンバイモー
ドにおける前記内部回路への電流を、前記第1のドライ
バ回路とともに供給しうる程度の電流供給能力を有して
いることを特徴とする半導体記憶装置。 - 【請求項2】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる1チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応 答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第1のドライバ回路と、前記制御信
号に同期した第1の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第2のドライバ回路と、第
2の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第3のドライバ回路とからなり、前記制
御回路が、前記基準電圧と前記内部電源電圧との差電圧
を増幅する差動増幅回路と、前記差動増幅回路の反転側
出力信号の反転信号と前記第1の補助制御信号の反転信
号との論理積信号を生成し前記第2の補助制御信号とし
て出力する手段とを備えることを特徴とする半導体記憶
装置。 - 【請求項3】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる1チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第1のドライバ回路と、前記制御信
号に同期した第1の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第2のドライバ回路と、第
2の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第3のドライバ回路とからなり、前記制
御回路が、前記第1のドライバ回路に含まれるMOSト
ランジスタのゲート電圧制御信号の反転信号と前記第1
の補助制御信号の反転信号との論理積を生成する手段か
らなることを特徴とする半導体記憶装置。 - 【請求項4】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる1チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第1のドライバ回路と、前記制御信
号に同期した第1の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第2のドライバ回路と、第
2の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第3のドライバ回路とからなり、前記内
部回路の少なくとも入力初段がCMOSインバータで構
成されていることを特徴とする半導体記憶装置。 - 【請求項5】 制御信号に基づいてアクティブモード又
はスタンバイモードの設定がされる半導体記憶装置にお
いて、前記制御信号が前記アクティブモードを示してい
ることに応答して内部電源線に内部電圧を供給するアク
ティブ用ドライバ回路と、前記制御信号が前記アクティ
ブモードを示しているか前記スタンバイモードを示して
いるかにかかわらず前記内部電源線に前記内部電圧を供
給するスタンバイ用ドライバ回路と、前記制御信号が前
記スタンバイモードを示し、且つ、前記内部電源線の電
圧が所定の電圧よりも低下したことに応答して前記内部
電源線に前記内部電圧を供給する補償用ドライバ回路と
を備える半導体記憶装置。 - 【請求項6】 前記アクティブ用ドライバ回路が前記内
部電源線に前記内部電圧を供給する能力は、前記スタン
バイ用ドライバ回路及び補償用ドライバ回路におけるそ
れらよりも大きく、前記スタンバイ用ドライバ回路が前
記内部電 源線に前記内部電圧を供給する能力は、前記ア
クティブ用ドライバ回路及び補償用ドライバ回路におけ
るそれらよりも小さいことを特徴とする請求項5記載の
半導体記憶装置。
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1992
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