JP2935309B2 - 自動等化器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号の記録再
生装置等に適用する自動等化器に関し、特にディジタル
２値信号が雑音あるいは符号間干渉等により受けた歪を
除去して正しい符号を判定する自動等化器に関する。

【０００２】

【従来の技術】ディジタルＶＴＲ装置やディジタル光デ
ィスク記録装置等では、ディジタルデータを再生しと
き、ディジタル２値信号が雑音あるいは符号間干渉等に
よって歪を受けて符号に誤りが生じる場合がある。

【０００３】一般に、周期ＴのＮＲＺ符号「…，０，
０，１，０，０，…」を再生した場合、周波数特性、振
幅特性、位相特性が適当であれば、最大振幅となる符号
「１」のパルス時点を中心とした前後において、周期Ｔ
で時間軸を上下に横切って小振幅で振動する再生波形と
なる。従って、再生ディジタルデータとして「…，０，
０，１，０，０，…」が得られる。しかし、周波数特
性、振幅特性、位相特性が不適当であれば、符号「１」
のパルス時点を中心とした周期Ｔの点の振幅が０とはな
らず、このため符号間干渉等が生じて符号誤りが発生す
る。

【０００４】ここで、最大振幅となる符号「１」のパル
ス時点を中心として前半の符号をプリカーサと称し、後
半の符号をポストカーサと称する。

【０００５】従来、このような符号誤りを除去する方式
としては、一般に、積分等化＋ビット判定という方式が
使われている。この方式は、孤立再生波形に対して出力
信号を「…，０，０，１，０，０，…」とする積分等化
処理を行った後、再生出力信号のレベルをスレッシュホ
ールドレベルと比較して「０」，「１」の判定を行う方
式であり、論理が単純で回路が比較的簡単であるという
利点を有している。

【０００６】また、一部のディジタル光ディスク装置で
は、パーシャルレスポンス（１，１）検出＋ビタビ復号
という方式が使われている。パーシャルレスポンス
（１，１）検出は、再生信号の符号間相関を利用してデ
ータを検出する方式であり、孤立再生波形に対して出力
信号を「…，０，０，１，１，０，０，…」とする等化
処理を行った後、３値でレベルを検出する方式である。
パーシャルレスポンス（１，１）検出後は、ビタビ復号
を行う。

【０００７】ビタビ復号は、再生の状態をＳ０、Ｓ１の
２状態とし、Ｓ１で「０」が入力した時はＳ０へ推移し
て出力データを「１」とし、また、Ｓ１で「１」が入力
した時はＳ１へ推移して出力データを「０」とし、ま
た、Ｓ０で「０」が入力した時はＳ１へ推移して出力デ
ータを「１」とし、更に、Ｓ０で「１」が入力した時は
Ｓ０へ推移して出力データを「０」とする。この状態推
移のルールに違反する入力があった時は、その違反の状
態を検出して最も確からしい状態を判定することにより
符号誤りを除去する方式である。前者の方式に比べてビ
ットエラー訂正によるエラーレートの改善ができるとい
う利点を有している。

【０００８】

【発明が解決しようとする課題】上述したような積分等
化＋ビット判定方式、およびパーシャルレスポンス
（１，１）検出＋ビタビ復号方式では、波形の直線歪に
対して大きな効果を示すが、非直線歪による不特定な波
形歪に対しては効果が少ない。またＶＴＲ装置や光ディ
スク装置において、長時間の使用によって、あるいは調
整ずれ等によって記録電流が変化した場合、最適等化ポ
イントがずれてエラーレートが極端に悪化するという問
題点がある。

【０００９】本発明の目的は、波形の直線歪のみならず
非直線歪に対しても、雑音や符号間干渉等による歪を除
去して正しい符号を判定でき、また、記録再生特性の時
間変化に対して高速に追従することができる自動等化器
を提供することにある。

【００１０】

【課題を解決するための手段】第１の発明の自動等化器
は、雑音、符号間干渉等により歪を受けたディジタル２
値信号のｍ（ｍは２以上の整数）ビットのプリカーサお
よびｎ（ｎは２以上の整数）ビットのポストカーサの歪
を除去して正しい符号を判定する自動等化器において、
入力データと推定入力データとの差を算出し二乗してブ
ランチメトリックを演算する減算二乗回路と、前記ブラ
ンチメトリックからパスメトリックを演算して生き残り
パスを決定し生き残りパス情報を生成する加算比較選択
回路と、前記生き残りパス情報を記憶し、最も確からし
い生き残りパスを判定して生き残り状態情報として送出
するパスメモリ回路と、前記生き残りパス情報および前
記生き残り状態情報を受けて現入力データの１クロック
および２クロック前のポストカーサ成分を生成し、また
推定した入力データのポストカーサ成分およびプリカー
サ成分を生成して制御データとして送出するアドレス制
御回路と、前記入力データに所定の遅延を与える遅延回
路と、前記遅延回路によって遅延を受けた入力データを
記憶するフリップフロップ回路を有し、前記アドレス制
御回路からの制御データに応じて前記フリップフロップ
回路を選択して前記遅延を受けた入力データを記憶する
と共に前記推定入力データを送出する判定帰還等化回路
とを備えて構成されている。また、前記加算比較選択回
路は、ブランチメトリックからパスメトリックを計算す
る際、各パスメトリックの相対値によって処理するよう
に構成してもよい。また、前記パスメモリ回路は、ｋ
（ｋは２以上の整数）段のパスメモリ機能ブロックを有
し、各時点で演算された２^n-1 個の生き残りパスをｋ段
に渡って記憶し、生き残りパスを順次過去に辿っていく
ことにより１つの生き残りパスを判定し、またｋ段でパ
スがマージしない時はデータを仮判定して出力するよう
に構成してもよい。また、前記判定帰還等化回路は、２
^(m+n) 個の前記フリップフロップ回路を有して構成して
もよい。

【００１１】第２の発明の自動等化器は、「１」および
「０」が必ず２ビット以上連続するようなランレングス
リミテッド符号の場合、前記パスメモリ回路は、パスメ
トリックをＳｔ，ｐ（ｔは時刻、ｐは状態ナンバー）で
示したとき、プリカーサを「０００」と推定してＳｔ，
０からＳｔ＋１，０へ移行、およびプリカーサを「００
１」と推定してＳｔ＋１，１へ移行するメトリックを選
択し、また、プリカーサを「０１１」と推定してＳｔ，
１からＳｔ＋１，３へ移行するメトリック、プリカーサ
を「１００」と推定してＳｔ，２からＳｔ＋１，０へ移
行するメトリック、並びに、プリカーサを「１１０」と
推定してＳｔ，３からＳｔ＋１，２へ移行、およびプリ
カーサを「１１１」と推定してＳｔ＋１，３へ移行する
メトリックのみを選択し、生き残った全てのパスを過去
に辿って行き、パスメモリ長の範囲内で１つに収束すれ
ばそのパスを最終生き残りパスと判定し、１つに収束し
なければ、全ての現在の状態のうちパスメトリックが最
小値の状態から生き残ったパスを過去に辿って行くこと
により、パスメモリ長の範囲内で１つの最小パスメトリ
ックをもったパスを最終生き残りパスと判定するように
構成されている。また、ポストカーサを「０１」、プリ
カーサを「０００」と推定してＳｔ，０からＳｔ＋１，
０へ移行、およびポストカーサを「０１」、プリカーサ
を「００１」と推定してＳｔ＋１，１へ移行するメトリ
ック、並びに、ポストカーサを「０１」，「１１」、プ
リカーサを「０１１」と推定してＳｔ，１からＳｔ＋
１，３へ移行するメトリックは選択せず、更に、ポスト
カーサを「００」および「１０」、プリカーサを「１０
０」と推定してＳｔ，２からＳｔ＋１，０へ移行するメ
トリック、並びに、ポストカーサを「１０」、プリカー
サを「１１０」と推定してＳｔ，３からＳｔ＋１，２へ
移行、およびポストカーサを「１０」、プリカーサを
「１１１」と推定してＳｔ＋１，３へ移行するメトリッ
クは選択しないように構成してもよい。また、ポストカ
ーサを「０１」、プリカーサを「０００」と推定してＳ
ｔ，０からＳｔ＋１，０へ移行、および、ポストカーサ
を「０１」，「１１」、プリカーサを「００１」と推定
してＳｔ＋１，１へ移行するメトリックは選択せず、更
に、ポストカーサを「０１」，「１０」，「１１」、プ
リカーサを「０１１」と推定してＳｔ，１からＳｔ＋
１，３へ移行するメトリック、およびポストカーサを
「００」，「０１」，「１０」、プリカーサを「１０
０」と推定してＳｔ，２からＳｔ＋１，０へ移行するメ
トリック、並びに、ポストカーサを「００」，「１
０」、プリカーサを「１１０」と推定してＳｔ，３から
Ｓｔ＋１，２へ移行、およびポストカーサを「１０」、
プリカーサを「１１１」と推定してＳｔ＋１，３へ移行
するメトリックは選択しないように構成してもよい。

【００１２】

【実施例】次に本発明について図面を参照して説明す
る。

【００１３】図１は本発明の一実施例を示すブロック図
であり、４ビットの入力データに対して３ビットのプリ
カーサおよび２ビットのポストカーサの誤りを除去する
場合を示している。

【００１４】ここで、入力データＤ０および推定入力デ
ータＤ１を受けてブランチメトリックＤ２を演算する減
算二乗回路１と、ブランチメトリックＤ２からパスメト
リックを演算して生き残りパスを決定し、生き残りパス
情報Ｄ３を生成する加算比較選択回路２と、生き残りパ
ス情報を記憶し、最も確からしい生き残りパスを判定し
生き残り状態情報Ｄ４を送出するパスメモリ回路３と、
生き残りパス情報Ｄ３および生き残り状態情報Ｄ４を受
け、各状態に対する現入力データの１クロックおよび２
クロック前のポストカーサ成分を生成し、また、推定し
た再生データの中心値に対して各状態のポストカーサ成
分およびプリカーサ成分を生成し、制御データＤ５とし
て送出するアドレス制御回路４と、入力データＤ０に所
定の遅延を与える遅延回路６と、遅延を受けた入力デー
タＤ６を記憶するＤ−フリップフロップ回路を有し、制
御データＤ５に応じてフリップフロップ回路を選択して
遅延を受けた入力データＤ６を記憶すると共に推定入力
データＤ１を送出する判定帰還等化回路５とを備えてい
る。

【００１５】次に各回路について更に詳細に説明する。
図２は減算二乗回路１を示すブロック図であり、同一回
路構成の減算二乗機能ブロックＦＢ１を８個有してい
る。各機能ブロックＦＢ１は、４ビットの現入力データ
Ｄ０と各４ビットの推定入力データＤ１（ｂ０〜ｂ７）
とを減算して差を算出し、減算結果を二乗してブランチ
メトリックＤ２（ｃ０〜ｃ７）をそれぞれ演算する。こ
こで、推定入力データＤ１は、プリカーサ（３ビット）
の全状態である８状態に対する各４ビットのデータであ
り、また、ブランチメトリックＤ２（ｃ０〜ｃ７）は、
８状態に対する各８ビットのデータである。

【００１６】図３は加算比較選択回路（ＡＣＳ：Ａｄｄ
Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ）２を示すブロック図
であり、プリカーサ８状態に対する各８ビットのブラン
チメトリックＤ２（ｃ０〜ｃ７）を過去のパスメトリッ
クに加算して現在のパスメトリック（ｃ１０〜ｃ１３）
を演算し、各状態における１つずつの生き残りパスを決
定していく。

【００１７】いま、例えば図２０に示すようなトレリス
線図のブランチメトリック、パスメトリックの場合につ
いて動作を説明する。ここで、時刻ｔにおけるパスメト
リックをＳｔ，ｐとし、ブランチメトリックをｅｔ，ｑ
とする。また、ｐは状態ナンバー、ｑは現入力データで
あり、ｅｔ，０は「０００」、ｅｔ，１は「００１」、
……、ｅｔ，７は「１１１」を示している。更に、実線
および破線は状態推移のパスを示しており、実線は選択
されたパスを示している。

【００１８】さて、時刻ｔ＝１において、過去の時刻ｔ
＝０におけるパスメトリック、Ｓ０，０、Ｓ０，１、Ｓ
０，２、Ｓ０，３がそれぞれ演算されており、また、ブ
ランチメトリック、ｅ０，０、ｅ０，１、ｅ０，２、ｅ
０，３、ｅ０，４、ｅ０，５、ｅ０，６、ｅ０，７が減
算二乗回路によってそれぞれ演算されている時、トレリ
ス線図に従って、ブランチメトリックと過去のパスメト
リックとを加算して現時点のパスメトリックを演算し、
値の小さい方を現時点のパスメトリックとして選択す
る。すなわち、Ｓ０，０＋ｅ０，０とＳ０，２＋ｅ０，
４とを比較し、Ｓ０，０＋ｅ０，１とＳ０，２＋ｅ０，
５とを比較し、Ｓ０，１＋ｅ０，２とＳ０，３＋ｅ０，
６とを比較し、Ｓ０，１＋ｅ０，３とＳ０，３＋ｅ０，
７とを比較し、値の小さい方を選択してＳ１，０、Ｓ
１，１、Ｓ１，２、Ｓ１，３とする。そして、生き残り
パス情報Ｄ３（ｄ０〜ｄ３）として、１クロック前のＳ
ｔ，０、Ｓｔ，１側を選択したときは「０」を、またＳ
ｔ，２、Ｓｔ，３側を選択したときは「１」を送出す
る。この場合、パスメトリックの相対値が重要であるこ
とに着目して、Ｓ１，０＝０とし、同時に、Ｓ１，１＝
Ｓ１，１−Ｓ１，０、Ｓ１，２＝Ｓ１，２−Ｓ１，０、
Ｓ１，３＝Ｓ１，３−Ｓ１，０でそれぞれ置き換えても
よい。これによりパスメトリックの値をある範囲内に納
めることができるので、リミッタが不要になる。

【００１９】図４はパスメモリ回路３を示すブロック図
であり、図５は図４に示したパスメモリ機能ブロックＦ
Ｂ３１の回路図である。

【００２０】パスメモリ回路は、Ｄ−フリップフロップ
とパスメモリ機能ブロックＦＢ３１とをそれぞれ１０段
接続しており、生き残りパス情報Ｄ３を記憶して各時点
から生き残りパスを過去に辿って行き、生き残り状態情
報Ｄ４を生成する。

【００２１】いま、図２０において、Ｓ４，０、Ｓ４，
１、Ｓ４，２、Ｓ４，３に対する生き残りパス情報は
「００１１」となる。すなわち、Ｓ４，０、Ｓ４，１で
は、１クロック前の状態Ｓ３，０からのパスが生き残っ
ており、また、Ｓ４，２、Ｓ４，３では、１クロック前
の状態Ｓ３，３からのパスが生き残っているからであ
る。また、生き残り状態情報は、その状態から接続して
いるパスが存在しない場合は「０」とし、また、接続し
ているパスが存在する場合は「１」とすることにより、
Ｓ４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３に対する生き
残り状態情報は「１１１１」となる。

【００２２】次に、Ｓ３，０、Ｓ３，１、Ｓ３，２、Ｓ
３，３に対する生き残りパス情報は「１０１１」であ
る。また、Ｓ３，１、Ｓ３，２にはＳ４，０、Ｓ４，
１、Ｓ４，２、Ｓ４，３のいずれからもパスがつながっ
ていないので、生き残り状態情報は「１００１」とな
る。

【００２３】またＳ２，０、Ｓ２，１、Ｓ２，２、Ｓ
２，３に対する生き残りパス情報は「００１１」である
が、生き残り状態情報は、Ｓ２，０にＳ３，１が接続し
ているものの、そこからどこにもつながっていないの
で、「００１１」となる。同様にＳ１，０、Ｓ１，１、
Ｓ１，２、Ｓ１，３に対する生き残りパス情報は「００
１０」であり、生き残り状態情報は「０００１」とな
る。更に、Ｓ０，０、Ｓ０，１、Ｓ０，２、Ｓ０，３に
対する生き残り状態情報は「０１００」となり、Ｓ０，
１、Ｓ１，３のみが生き残り、「００１０」が再生デー
タとなる。

【００２４】このようにパスメモリ回路は、生き残りパ
ス情報および生き残り状態情報を記憶し、生き残り状態
が１点に集中する、すなわち、パスがマージするのを待
ってデータを判定し、最終の生き残り状態情報Ｄ４（ｅ
６，ｅ７）を送出する。

【００２５】図６はアドレス制御回路４を示すブロック
図である。生き残りパス情報Ｄ３（ｄ０〜ｄ３）を受
け、各状態に対する現入力データの１クロックおよび２
クロック前、すなわち２ビット分生き残りパス情報であ
るポストカーサ（ａ０〜ａ７）を生成する。いま、図２
０において、Ｓ４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３
に対する１ビット前のポストカーサ成分は、生き残りパ
ス情報として順に「０」，「０」，「１」，「１」であ
る。また、Ｓ４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３に
対する２ビット前のポストカーサ成分は、それぞれＳ
３，０、Ｓ３，０、Ｓ３，３、Ｓ３，３に接続されてい
ることを考慮すると、Ｓ３，０、Ｓ３，０、Ｓ３，３、
Ｓ３，３の生き残りパス情報として順に「１」，
「１」，「１」，「１」である。これが図６に示した出
力データａ４〜ａ７、ａ０、ａ１、ａ２、ａ３である。

【００２６】すなわち、現時点でのｄ０、ｄ１、ｄ２、
ｄ３をａ４、ａ５、ａ６、ａ７で示し、１クロック前に
関しては、現時点でｄ０＝「０」のとき１クロック前で
はａ０＝ｄ０とし、ｄ０＝「１」のときａ０＝ｄ２と
し、ｄ１＝「０」のときａ１＝ｄ０とし、ｄ１＝「１」
のときａ１＝ｄ２とし、ｄ２＝「０」のときａ２＝ｄ１
とし、ｄ２＝「１」のときａ２＝ｄ３とし、ｄ３＝
「０」のときａ３＝ｄ１とし、ｄ３＝「１」のときａ３
＝ｄ３とする。

【００２７】また、最終の生き残り状態情報Ｄ４（ｅ
６，ｅ７）を受け、ｅ６，ｅ７のＯＲが出力データとな
り、それをａ１０で示した時、ａ９およびａ８を１ビッ
トおよび２ビット前のポストカーサ成分とし、ａ１１お
よびａ１２を１ビットおよび２ビット後のプリカーサ成
分とし、これら５ビットを送出する。この５ビットは、
判定帰還等化回路５において推定入力データ記憶機能ブ
ロックの記憶更新に使用する。

【００２８】図７は判定帰還型等化回路５を示すブロッ
ク図であり、図８は図７に示した推定入力データ記憶機
能ブロックＦＢ５の回路図である。

【００２９】判定帰還型等化回路では、前半に機能ブロ
ックＦＢ５から推定入力データを読み出し、後半に機能
ブロックＦＢ５に入力データおよび推定入力データから
生成した書き込み信号を記憶する。

【００３０】まず、推定入力データの読み出し動作につ
いて説明する。図２０において、いま、時刻ｔ＝４にお
けるＳ４，０のポストカーサを「１０」とした時、プリ
カーサ「０００」は、ブランチメトリックｅ４，０を計
算するために機能ブロックＦＢ５から読み出す推定入力
データのアドレスとし、また、プリカーサ「００１」
は、ブランチメトリックｅ４，１を計算するために機能
ブロックＦＢ５から読み出す推定入力データのアドレス
とする。同様に、Ｓ４，１、Ｓ４，２、Ｓ４，３のポス
トカーサを「１０」、「１１」、「１１」とした時、プ
リカーサ「０１０」、「０１１」、「１００」、「１０
１」、「１１０」、「１１１」は、ブランチメトリック
ｅ０，２、ｅ０，３、ｅ０，４、ｅ０，５、ｅ０，６、
ｅ０，７をそれぞれ計算するために機能ブロックＦＢ５
から読み出す推定入力データのアドレスとする。

【００３１】この時、ａ０、ａ４、ａ１、ａ５、ａ２、
ａ６、ａ３、ａ７はそれぞれ「１」、「０」、「１」、
「０」、「１」、「１」、「１」、「１」となっている
ため、図８に示した各機能ブロックのＤ−フリップフロ
ップは、図７の上から順に２番目、２番目、２番目、２
番目、１番目、１番目、１番目、１番目が選択され、
「１００００」、「１０００１」、「１００１０」、
「１００１１」、「１１１００」、「１１１０１」、
「１１１１０」、「１１１１１」なるアドレスに対する
推定入力データが読出され、推定入力データＤ１（ｂ０
〜ｂ７）として出力される。これが各ポストカーサに対
する全推定データである。

【００３２】次に、生成した推定入力データを機能ブロ
ックＦＢ５に書き込み、また既に記憶されているデータ
から推定入力データを生成する動作について説明する。

【００３３】図２０の時刻ｔ＝０において、生き残り状
態はＳ０，１のみであり、また、時刻ｔ＝１において生
残り状態はＳ１，３のみである。このときのＳ０，１の
ポストカーサを「０１」と仮定すると、ブランチメトリ
ックｅ０，３が「０１１」を示すことから、「０１０１
１」をアドレスとして時刻ｔ＝０の推定入力データをＤ
−フリップフロップに書き込む。すなわち、図７に示し
た上から４番目の機能ブロック内の上から３番目のＤ−
フリップフロップに書き込む。

【００３４】ところで、書き換えによる符号誤りの影響
を除去するために、推定入力データをＺ、入力データを
Ｘ、すでに記憶されているデータをＹとした時、式
（１）に示すようにαによる重み付けを行っている。

【００３５】 Ｚ＝αＸ＋（１−α）Ｙ （０＜α＜１）……（１） 遅延回路６はシフトレジスタであり、入力データＤ０を
判定帰還等化回路１５に記憶させるために、ビタビ復号
法により生き残り状態を判定するに要する時間、入力デ
ータを遅延させてデータＤ６として出力する。

【００３６】さて、次に、入力データがランレングスリ
ミテッド符号である場合の自動等化器について説明す
る。なお、ランレングスリミテッド符号とは、「１」、
「０」が各々必ず２ビット以上連続するというランレン
グスリミテッド法則を満足する符号である。

【００３７】上述した自動等化器と相違するのはパスメ
モリ回路であり、図９にパスメモリ回路の第１の実施例
のブロック図を示す、また、図１０には図９に示した機
能ブロックＦＢ３２の回路図を示している。ここで、Ｄ
−フリップフロップとパスメモリ機能ブロックＦＢ３２
とをそれぞれ１０段接続しており、初段のＤ−フリップ
フロップの入力側には、生き残り状態情報ｄ４〜ｄ１１
を生成するための生き残り状態情報出力回路３０１を設
けている。

【００３８】ところで図２１は、ランレングスリミテッ
ド符号の場合の図２０に対応するトレリス線図である。
ランレングスリミテッド法則を考慮しているため、ブラ
ンチメトリックが「０１０」であるＳ０，１からＳ１，
２へのパス、およびブランチメトリックが「１０１」で
あるＳ０，２からＳ１，１へのパスが消されている。

【００３９】ここで、Ｓ４，０、Ｓ４，１、Ｓ４，２、
Ｓ４，３に対する生き残りパス情報は、１クロック前の
状態からのパスのうち、Ｓ３，０、Ｓ３，１からのパス
が生き残っている場合は「０」とし、Ｓ３，２、Ｓ３，
３からのパスが生き残っている場合は「１」としている
ので、「００１１」となる。また、Ｓ４，０、Ｓ４，
１、Ｓ４，２、Ｓ４，３に対する生き残り状態情報は、
その状態から接続しているパスが存在しない場合は
「０」とし、接続しているパスが存在する場合は「１」
としているので「１１１１」となる。また、Ｓ３，０、
Ｓ３，１、Ｓ３，２、Ｓ３，３に対する生き残りパス情
報は「１０１１」であるが、Ｓ３，１、Ｓ３，２にはＳ
４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３のいずれからも
パスが接続していないので、生き残り状態情報は「１０
０１」となる。またＳ２，０、Ｓ２，１、Ｓ２，２、Ｓ
２，３に対する生き残りパス情報は「００１１」である
が、生き残り状態情報は、Ｓ２，０はＳ３，１に接続し
ているものの、そこからどこにも接続していないので、
「００１１」となる。同様にＳ１，０、Ｓ１，１、Ｓ
１，２、Ｓ１，３に対する生き残りパス情報は「００１
０」、また生き残り状態情報は「０００１」となり、最
後にＳ０，０、Ｓ０，１、Ｓ０，２、Ｓ０，３に対する
生き残り状態情報は「０１００」となり、Ｓ０，１、Ｓ
１，３のみが生き残り、「１０００」が再生データとな
ることがわかる。この場合、機能ブロックＦＢ３２は、
Ｓｔ，１からＳｔ＋１，２へ移行するメトリック、およ
びＳｔ，２からＳｔ＋１，１へ移行するメトリックを消
すために、データｄ９、ｄ６に対してゲートを常に閉じ
ておき、また生き残り状態情報出力回路の出力データｄ
９、ｄ６は「０」とし、その他は「１」に固定してい
る。また、機能ブロックＦＢ３２は、これらの情報を記
憶しておき、ｅ０，ｅ１，ｅ２，ｅ３として生き残りパ
ス情報を出力し、またｅ４，ｅ５，ｅ６，ｅ７として生
き残り状態情報を出力する。このようにすることによ
り、正しいメトリックが選択される確率を向上させるこ
とができる。

【００４０】次に、正しいメトリックが選択される確率
を大幅に向上できるパスメモリ回路について説明する。

【００４１】この場合のブランチメトリックの一例を図
２２に示しており、下記のメトリックは存在しないもの
として選択しないようにする。すなわち、ポストカーサ
「０１」，プリカーサ「０００」と推定してＳｔ，０か
らＳｔ＋１，０への移行、およびポストカーサ「０
１」，プリカーサ「００１」と推定してＳｔ，０からＳ
ｔ＋１，１への移行。ポストカーサ「０１」および「１
１」，プリカーサ「０１１」と推定してＳｔ，１からＳ
ｔ＋１，３への移行。ポストカーサ「００」および「１
０」，プリカーサ「１００」と推定してＳｔ，２からｔ
＋１，０への移行。また、ポストカーサ「１０」，プリ
カーサ「１１０」と推定してＳｔ，３からＳｔ＋１，２
への移行、およびポストカーサ「１０」，プリカーサ
「１１１」と推定してＳｔ，３からＳＴ＋１，３への移
行。

【００４２】このような制御は、図１５に示す生き残り
状態情報出力回路により行うことができる。すなわち、
アドレス制御回路４が送出するデータａ０，ａ４＝「０
１」の時、Ｓｔ，０においてポストカーサが「０１」で
あれば、ｄ４＝「０」としてプリカーサ「０００」を選
択しないようにし、また、Ｓｔ，０においてポストカー
サが「０１」であれば、ｄ５＝「０」としてプリカーサ
「００１」を選択しないようにし、ａ５＝「１」の時、
Ｓｔ，１においてポストカーサが「１」であれば、ｄ７
＝「０」としてプリカーサ「０１１」を選択しないよう
にし、ａ６＝「０」の時、Ｓｔ，２においてポストカー
サが「０」であれば、ｄ８＝「０」としてプリカーサ
「１００」を選択しないようにし、ａ３，ａ７＝「１
０」の時、Ｓｔ，３においてポストカーサが「１０」で
あれば、ｄ１０＝「０」としてプリカーサ「１１０」を
選択しないようにし、また、Ｓｔ，３においてポストカ
ーサが「１０」であれば、ｄ１１＝「０」としてプリカ
ーサ「１１１」を選択しないようにする。

【００４３】また、ブランチメトリックの他の例を図２
３に示しており、図２２と同様に、図示したメトリック
は存在しないものとして選択しないようにする。

【００４４】このような制御は、図１６に示す生き残り
状態情報出力回路により行うことができる。すなわち、
ａ０，ａ４＝「０１」の時、Ｓｔ，０においてポストカ
ーサ「０１」であれば、ｄ４＝「０」としてプリカーサ
「０００」を選択しないようにし、ａ４＝「１」の時、
Ｓｔ，０においてポストカーサ「１」であれば、ｄ５＝
「０」としてプリカーサ「００１」を選択しないように
し、ａ１，ａ５＝「０１」、「１０」、「１１」の時、
Ｓｔ，１においてポストカーサ「０１」、「１０」、
「１１」であれば、ｄ７＝「０」としてプリカーサ「０
１１」を選択しないようにし、ａ２，ａ６＝「００」、
「０１」、「１０」の時、Ｓｔ，２においてポストカー
サ「００」、「０１」、「１０」であれば、ｄ８＝
「０」としてプリカーサ「１００」を選択しないように
し、ａ７＝「０」の時、Ｓｔ，３においてポストカーサ
「０」であれば、ｄ１０＝「０」としてプリカーサ「１
１０」を選択しないようにし、ａ３，ａ７＝「１０」の
時、Ｓｔ，３においてポストカーサ「１０」であれば、
ｄ１１＝「０」としてプリカーサ「１１１」を選択しな
いようにする。

【００４５】次に、パスメモリ回路の第２の実施例のブ
ロック図を図１１に示す。

【００４６】Ｄ−フリップフロップと機能ブロックＦＢ
３１とがそれぞれ１０段接続されて成る生き残りパス選
択パスメモリ回路３１１および最小パスメトリック選択
パスメモリ回路３１２と、最小パスメトリック検出回路
３１３と、生き残り最小パスメトリック選択回路３１４
とを有している。

【００４７】最小パスメトリック検出回路３１３は、図
１２に示すように、加算比較選択回路２からのデータｃ
１０〜ｃ１３の大小関係を調べ、ｃ１０が最小の時はｄ
１４＝１とし、ｃ１１が最小の時はｄ１５＝１とし、ｃ
１２が最小の時はｄ１６＝１とし、ｃ１３が最小の時は
ｄ１７＝１とする回路である。この最小パスメトリック
検出データｄ１４〜ｄ１７が最小パスメトリック選択パ
スメモリ回路３１２に入力する。

【００４８】一方、生き残りパス選択パスメモリ回路３
１１に入力するデータｄ４〜ｄ７、すなわち生き残り状
態情報は、全ビット「１」がプリセットされており、パ
スメトリックに関係なく生き残り状態となる。またデー
タｄ０〜ｄ３は生き残りパス情報である。

【００４９】まず、図２１に示したトレリス線図によ
り、生き残りパス選択パスメモリ回路３１１の動作を説
明する。時刻ｔ＝４において、Ｓ４，０、Ｓ４，１、Ｓ
４，２、Ｓ４，３の生き残り状態情報は「１１１１」、
生き残りパス情報は「００１１」であるので、初段に入
力するデータｄ０〜ｄ７は、それぞれ「００１１１１１
１」となる。従って、データｄ０〜ｄ７が、図５に示し
たような機能ブロックＦＢ３１のＡＮＤ＋ＯＲデートを
通過することによって、「１０１１１００１」となり、
更に、次のＡＮＤ＋ＯＲゲートを通過する毎に「００１
１００１１」、「００１００００１」となる。これは図
２１において、Ｓ４，０〜Ｓ４，３から生き残りパスを
過去に辿って行き、時刻ｔ＝１で全ての生き残りパスが
Ｓ１，３にマージすることを示している。マージ結果を
ｅ１４〜ｅ１７として出力する。

【００５０】最小パスメトリック選択パスメモリ回路３
１２は、最小パスメトリック検出回路３１３からの検出
データｄ１４〜ｄ１７を受けて生き残り状態情報として
プリセットする。ここで、図２１に示したトレリス線図
により動作を説明する。

【００５１】いま、時刻ｔ＝４における最小パスメトリ
ックがＳ４，２であると仮定すると、ｄ１４＝ｄ１５＝
ｄ１７＝０、また、ｄ１６＝１となり、初段に入力する
データｄ０〜ｄ７は、それぞれ「００１１００１０」と
なる。従って、データｄ１４〜ｄ１７が、機能ブロック
ＦＢ３１のＡＮＤ＋ＯＲデートを通過することによっ
て、「０００１」となり、更に、次のＡＮＤ＋ＯＲゲー
トを通過する毎に、「０００１」、「０１００」、「１
０００」となる。これは図２１において、Ｓ４，２から
生き残りパスを過去に辿って行くときに通過する状態Ｓ
３，３、Ｓ２，３、Ｓ１，１、Ｓ０，０を示す生き残り
状態情報「０００１」、「０００１」、「０１００」、
「１０００」に等しくなる。従って、ＡＮＤ＋ＯＲゲー
トを通る毎に、最小パスメトリックを持つ現在の状態か
ら生き残りパスを過去に辿って行った時のデータを得る
ことができ、データｅ２６，ｅ２７として出力する。

【００５２】生き残り最小パスメトリックパス選択回路
３１４は、パスメモリ長の範囲内で生き残りパスを１つ
に収束する回路である。図１３に示すように、データｅ
１４〜ｅ１７のうち１つだけ「１」で他は「０」である
場合は、それを最終生き残り状態と判定してデータｅ
６，ｅ７を出力する。また、１つに収束しない場合は、
つまり、ｅ１４〜ｅ１７のうち２つ以上が「１」である
場合は、全ての現在の状態のうちパスメトリックが最小
値の状態から生き残ったパスを過去に辿って行き、パス
メモリ長の範囲内で１つの最小パスメトリックを持った
状態を最終生き残り状態と判定する。すなわち、図２１
の時刻ｔ＝１のように、Ｓ１，３にマージすればこれを
優先し、時刻ｔ＝２のように１つにマージしなければ最
小パスメトリック、例えばＳ２，３を選択することによ
り、過去の最も信頼できる状態を出力できる。

【００５３】次に、パスメモリ回路の第３の実施例のブ
ロック図を図１４に示す。

【００５４】Ｄ−フリップフロップと機能ブロックＦＢ
３２とがそれぞれ１０段接続されて成る生き残りパス選
択パスメモリ回路３２１および最小パスメトリック選択
パスメモリ回路３２２と、最小パスメトリック検出回路
３１３と、生き残り状態情報出力回路３０２と、生き残
り最小パスメトリック選択回路３１４とを有している。

【００５５】最小パスメトリック検出回路３１３は第２
の実施例で用いたものと同一であり、最小パスメトリッ
ク検出データｄ１４〜ｄ１７を生成して生き残り状態情
報出力回路３０２へ送出する。生き残り状態情報出力回
路３０２は、ランレングスリミテッド法則を考慮した生
き残り状態情報をｄ２４〜ｄ３１として出力する。ま
た、機能ブロックＦＢ３２には、Ｓｔ，１からＳｔ＋
１，２へ移行するメトリック、およびＳｔ，２からＳｔ
＋１，１へ移行するメトリックを消すため、ｄ２９、ｄ
２６に対応するゲートは常に閉じておき、また、生き残
り状態情報出力回路は、図１７に示すように、ｄ２９、
ｄ２６は「０」とし、残りは最小パスメトリック検出回
路が算出したデータを生き残り状態情報とする。

【００５６】さて、生き残りパス選択パスメモリ回路３
２１に入力するデータｄ４〜ｄ１１、すなわち生き残り
状態情報は、ｄ９、ｄ６は「０」で、他は全ビット
「１」がプリセットされている。またデータｄ０〜ｄ３
は生き残りパス情報である。

【００５７】まず、図２１に示したトレリス線図によ
り、生き残りパス選択パスメモリ回路３２１の動作を説
明する。時刻ｔ＝４において、Ｓ４，０、Ｓ４，１、Ｓ
４，２、Ｓ４，３の生き残り状態情報は「１１１１」、
生き残りパス情報は「００１１」であるので、初段に入
力するデータｄ０〜ｄ１１は、それぞれ「００１１１１
１００１１１」となる。従って、データｄ０〜ｄ１１
が、図１０に示したような機能ブロックＦＢ３２のＡＮ
Ｄ＋ＯＲデートを通過することによって、「１０１１１
１００００１１」となり、更に、次のＡＮＤ＋ＯＲゲー
トを通過する毎に「００１１０００００１１１」、「０
０１０００００００１１」となる。これは図２１におい
て、Ｓ４，０〜Ｓ４，３から生き残りパスを過去に辿っ
て行き、時刻ｔ＝１で全ての生き残りパスがＳ１，３に
マージすることを示している。マージ結果をｅ１４〜ｅ
１７として出力する。

【００５８】最小パスメトリック選択パスメモリ回路３
２２は、生き残り状態情報出力回路３０２からのデータ
ｄ２４〜ｄ３１を受けて生き残り状態情報としてプリセ
ットする。ここで、図２１に示したトレリス線図により
動作を説明する。

【００５９】いま、時刻ｔ＝４における最小パスメトリ
ックがＳ４，２であると仮定すると、ｄ２４〜ｄ２９＝
ｄ３１＝０、また、ｄ３０＝１となり、初段に入力する
データｄ０〜ｄ１１は、それぞれ「００１１０００００
１００」となる。従って、データｄ２４〜ｄ２７が、機
能ブロックＦＢ３２のＡＮＤ＋ＯＲデートを通過するこ
とによって、「０００１」となり、更に、次のＡＮＤ＋
ＯＲゲートを通過する毎に、「０００１」、「０１０
０」、「１０００」となる。これは図２１において、Ｓ
４，２から生き残りパスを過去に辿って行くときに通過
する状態Ｓ３，３、Ｓ２，３、Ｓ１，１、Ｓ０，０を示
す生き残り状態情報「０００１」、「０００１」、「０
１００」、「１０００」に等しくなる。従って、ＡＮＤ
＋ＯＲゲートを通る毎に、最小パスメトリックを持つ現
在の状態から生き残りパスを過去に辿って行った時のデ
ータを得ることができ、データｅ２６，ｅ２７として出
力する。

【００６０】生き残り最小パスメトリックパス選択回路
３１４は、第２の実施例で用いたものと同一であり、パ
スメモリ長の範囲内で生き残りパスを１つに収束する。

【００６１】ところで、ランレングスリミテッド法則を
考慮した生き残り状態情報ｄ２４〜ｄ３１を生成する生
き残り状態情報出力回路としては、図１８に示すような
回路で構成してもよい。この回路では、最小パスメトリ
ック検出データｄ１４〜ｄ１７およびアドレス制御回路
が送出するデータａ０〜ａ７を受けており、「１」、
「０」が各々必ず２ビット以上連続するので、データａ
０，ａ４＝「０１」の時、Ｓｔ，０においてポストカー
サが「０１」であれば、ｄ２４＝「０」としてプリカー
サ「０００」を選択しないようにし、また、Ｓｔ，０に
おいてポストカーサが「０１」であれば、ｄ２５＝
「０」としてプリカーサ「００１」を選択しないように
し、ａ５＝「１」の時、Ｓｔ，１においてポストカーサ
が「１」であれば、ｄ２７＝「０」としてプリカーサ
「０１１」を選択しないようにし、ａ６＝「０」の時、
Ｓｔ，２においてポストカーサが「０」であれば、ｄ２
８＝「０」としてプリカーサ「１００」を選択しないよ
うにし、ａ３，ａ７＝「１０」の時、Ｓｔ，３において
ポストカーサが「１０」であれば、ｄ３０＝「０」とし
てプリカーサ「１１０」を選択しないようにし、また、
Ｓｔ，３においてポストカーサが「１０」であれば、ｄ
３１＝「０」としてプリカーサ「１１１」を選択しない
ようにする。

【００６２】また、「１」、「０」が各々必ず３ビット
以上連続するランレングスリミテッド符号の場合には、
図１９に示すような生き残り状態情報出力回路を使用す
る。すなわち、ａ０，ａ４＝「０１」の時、Ｓｔ，０に
おいてポストカーサ「０１」であれば、ｄ２４＝「０」
としてプリカーサ「０００」を選択しないようにし、ａ
４＝「１」の時、Ｓｔ，０においてポストカーサ「１」
であれば、ｄ２５＝「０」としてプリカーサ「００１」
を選択しないようにし、ａ１，ａ５＝「０１」、「１
０」、「１１」の時、Ｓｔ，１においてポストカーサ
「０１」、「１０」、「１１」であれば、ｄ２７＝
「０」としてプリカーサ「０１１」を選択しないように
し、ａ２，ａ６＝「００」、「０１」、「１０」の時、
Ｓｔ，２においてポストカーサ「００」、「０１」、
「１０」であれば、ｄ２８＝「０」としてプリカーサ
「１００」を選択しないようにし、ａ７＝「０」の時、
Ｓｔ，３においてポストカーサ「０」であれば、ｄ３０
＝「０」としてプリカーサ「１１０」を選択しないよう
にし、ａ３，ａ７＝「１０」の時、Ｓｔ，３においてポ
ストカーサ「１０」であれば、ｄ３１＝「０」としてプ
リカーサ「１１１」を選択しないようにする。

【００６３】

【発明の効果】以上説明したように本発明は、入力デー
タと推定入力データとの差を二乗してブランチメトリッ
クを算出し、またブランチメトリックからパスメトリッ
クを演算し、ビタビ復号方式によって生き残ったパスを
過去に辿って行き、１つに収束する最終生き残りパスを
判定し、また１つに収束しなければ、パスメモリ長の範
囲内で１つの最小パスメトリックを持ったパスを最終生
き残りパスと判定し、ポストカーサとプリカーサにより
生成した推定入力データを記憶するＤ−フリップフロッ
プを選択することにより、波形の直線歪のみならず非直
線歪を除去できる。また、ランレングスリミテッド符号
の場合は、符号の法則を考慮して選択するメトリックを
限定することにより、記録再生特性の時間変化に対しも
高速に追従でき、ビットエラーレートの低減を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示した減算二乗回路を示すブロック図で
ある。

【図３】図１に示した加算比較選択回路（ＡＣＳ）を示
すブロック図である。

【図４】図１に示したパスメモリ回路を示すブロック図
である。

【図５】図４に示したパスメモリ機能ブロックＦＢ３１
の回路図である。

【図６】図１に示したアドレス制御回路を示すブロック
図である。

【図７】図１に示した判定帰還型等化回路を示すブロッ
ク図である。

【図８】図７に示した推定入力データ記憶機能ブロック
ＦＢ５の回路図である。

【図９】ランレングスリミテッド符号の場合に使用する
パスメモリ回路の第１の実施例を示すブロック図であ
る。

【図１０】図９に示したパスメモリ機能ブロックＦＢ３
２の回路図である。

【図１１】ランレングスリミテッド符号の場合に使用す
るパスメモリ回路の第２の実施例を示すブロック図であ
る。

【図１２】図１１に示した最小パスメトリック検出回路
の一例を示す回路図である。

【図１３】図１１に示した生き残り最小パスメトリック
選択回路の一例を示す回路図である。

【図１４】ランレングスリミテッド符号の場合に使用す
るパスメモリ回路の第３の実施例を示すブロック図であ
る。

【図１５】図９に示した生き残り状態情報出力回路の一
例を示す回路図である。

【図１６】図９に示した生き残り状態情報出力回路の一
例を示す回路図である。

【図１７】図１４に示した生き残り状態情報出力回路の
一例を示す回路図である。

【図１８】図１４に示した生き残り状態情報出力回路の
一例を示す回路図である。

【図１９】図１４に示した生き残り状態情報出力回路の
一例を示す回路図である。

【図２０】本実施例の動作を説明するためのトレリス線
図である。

【図２１】ランレングスリミテッド符号の場合の動作を
説明するためのトレリス線図である。

【図２２】ランレングスリミテッド符号の場合のブラン
チメトリックの一例を示す図である。

【図２３】ランレングスリミテッド符号の場合のブラン
チメトリックの一例を示す図である。

【符号の説明】

１ 減算二乗回路 ２ 加算比較選択回路 ３ パスメモリ回路 ４ アドレス制御回路 ５ 判定帰還等化回路 ６ 遅延回路 Ｄ０ 入力データ Ｄ１ 推定入力データ Ｄ２ ブランチメトリック Ｄ３ 生き残りパス情報 Ｄ４ 生き残り状態情報 Ｄ５ 制御データ

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 雑音、符号間干渉等により歪を受けたデ
   ィジタル２値信号のｍ（ｍは２以上の整数）ビットのプ
   リカーサおよびｎ（ｎは２以上の整数）ビットのポスト
   カーサの歪を除去して正しい符号を判定する自動等化器
   において、入力データと推定入力データとの差を算出し
   二乗してブランチメトリックを演算する減算二乗回路
   と、前記ブランチメトリックからパスメトリックを演算
   して生き残りパスを決定し生き残りパス情報を生成する
   加算比較選択回路と、前記生き残りパス情報を記憶し、
   最も確からしい生き残りパスを判定して生き残り状態情
   報として送出するパスメモリ回路と、前記生き残りパス
   情報および前記生き残り状態情報を受けて現入力データ
   の１クロックおよび２クロック前のポストカーサ成分を
   生成し、また推定した入力データのポストカーサ成分お
   よびプリカーサ成分を生成して制御データとして送出す
   るアドレス制御回路と、前記入力データに所定の遅延を
   与える遅延回路と、前記遅延回路によって遅延を受けた
   入力データを記憶するフリップフロップ回路を有し、前
   記アドレス制御回路からの制御データに応じて前記フリ
   ップフロップ回路を選択して前記遅延を受けた入力デー
   タを記憶すると共に前記推定入力データを送出する判定
   帰還等化回路とを備えることを特徴とする自動等化器。
2. 【請求項２】 前記加算比較選択回路は、ブランチメト
   リックからパスメトリックを計算する際、各パスメトリ
   ックの相対値によって処理することを特徴とする請求項
   １記載の自動等化器。
3. 【請求項３】 前記パスメモリ回路は、ｋ（ｋは２以上
   の整数）段のパスメモリ機能ブロックを有し、各時点で
   演算された２^n-1 個の生き残りパスをｋ段に渡って記憶
   し、生き残りパスを順次過去に辿っていくことにより１
   つの生き残りパスを判定し、またｋ段でパスがマージし
   ない時はデータを仮判定して出力することを特徴とする
   請求項１記載の自動等化器。
4. 【請求項４】 前記判定帰還等化回路は、２^(m+n) 個の
   前記フリップフロップ回路を有することを特徴とする請
   求項１記載の自動等化器。
5. 【請求項５】 請求項１記載の自動等化器において、
   「１」および「０」が必ず２ビット以上連続するような
   ランレングスリミテッド符号の場合、前記パスメモリ回
   路は、 パスメトリックをＳｔ，ｐ（ｔは時刻、ｐは状態ナンバ
   ー）で示したとき、プリカーサを「０００」と推定して
   Ｓｔ，０からＳｔ＋１，０へ移行、およびプリカーサを
   「００１」と推定してＳｔ＋１，１へ移行するメトリッ
   クを選択し、また、プリカーサを「０１１」と推定して
   Ｓｔ，１からＳｔ＋１，３へ移行するメトリック、プリ
   カーサを「１００」と推定してＳｔ，２からＳｔ＋１，
   ０へ移行するメトリック、並びに、プリカーサを「１１
   ０」と推定してＳｔ，３からＳｔ＋１，２へ移行、およ
   びプリカーサを「１１１」と推定してＳｔ＋１，３へ移
   行するメトリックのみを選択し、生き残った全てのパス
   を過去に辿って行き、パスメモリ長の範囲内で１つに収
   束すればそのパスを最終生き残りパスと判定し、１つに
   収束しなければ、全ての現在の状態のうちパスメトリッ
   クが最小値の状態から生き残ったパスを過去に辿って行
   くことにより、パスメモリ長の範囲内で１つの最小パス
   メトリックをもったパスを最終生き残りパスと判定する
   ことを特徴とする自動等化器。
6. 【請求項６】 請求項５記載の自動等化器において、前
   記パスメモリ回路は、ポストカーサを「０１」、プリカ
   ーサを「０００」と推定してＳｔ，０からＳｔ＋１，０
   へ移行、およびポストカーサを「０１」、プリカーサを
   「００１」と推定してＳｔ＋１，１へ移行するメトリッ
   ク、並びに、ポストカーサを「０１」，「１１」、プリ
   カーサを「０１１」と推定してＳｔ，１からＳｔ＋１，
   ３へ移行するメトリックは選択せず、更に、ポストカー
   サを「００」および「１０」、プリカーサを「１００」
   と推定してＳｔ，２からＳｔ＋１，０へ移行するメトリ
   ック、並びに、ポストカーサを「１０」、プリカーサを
   「１１０」と推定してＳｔ，３からＳｔ＋１，２へ移
   行、およびポストカーサを「１０」、プリカーサを「１
   １１」と推定してＳｔ＋１，３へ移行するメトリックは
   選択しないことを特徴とする自動等化器。
7. 【請求項７】 請求項５記載の自動等化器において、前
   記パスメモリ回路は、ポストカーサを「０１」、プリカ
   ーサを「０００」と推定してＳｔ，０からＳｔ＋１，０
   へ移行、および、ポストカーサを「０１」，「１１」、
   プリカーサを「００１」と推定してＳｔ＋１，１へ移行
   するメトリックは選択せず、更に、ポストカーサを「０
   １」，「１０」，「１１」、プリカーサを「０１１」と
   推定してＳｔ，１からＳｔ＋１，３へ移行するメトリッ
   ク、およびポストカーサを「００」，「０１」，「１
   ０」、プリカーサを「１００」と推定してＳｔ，２から
   Ｓｔ＋１，０へ移行するメトリック、並びに、ポストカ
   ーサを「００」，「１０」、プリカーサを「１１０」と
   推定してＳｔ，３からＳｔ＋１，２へ移行、およびポス
   トカーサを「１０」、プリカーサを「１１１」と推定し
   てＳｔ＋１，３へ移行するメトリックは選択しないこと
   を特徴とする自動等化器。