JP2932852B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2932852B2 JP2932852B2 JP4233206A JP23320692A JP2932852B2 JP 2932852 B2 JP2932852 B2 JP 2932852B2 JP 4233206 A JP4233206 A JP 4233206A JP 23320692 A JP23320692 A JP 23320692A JP 2932852 B2 JP2932852 B2 JP 2932852B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に出力電圧のハイレベルを改善した３ステートバ
ッファに関する。
し、特に出力電圧のハイレベルを改善した３ステートバ
ッファに関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図４に示すよ
うに入力信号ＩＮと反転イネーブル信号ＥＮをインバー
タ１７を介して入力する２入力ＮＡＮＤゲート１６の出
力信号を、Ｐチャネル型絶縁ゲート電界効果トランジス
タ（以下、ＰＭＯＳトランジスタと称す）１９のゲート
に入力し、入力信号ＩＮと反転イネーブル信号ＥＮを入
力とする２入力ＮＯＲゲート１８の出力信号をＮチャネ
ル型絶縁ゲート電界効果トランジスタ（以下、ＮＭＯＳ
トランジスタと称す）２０のゲートに入力する。
うに入力信号ＩＮと反転イネーブル信号ＥＮをインバー
タ１７を介して入力する２入力ＮＡＮＤゲート１６の出
力信号を、Ｐチャネル型絶縁ゲート電界効果トランジス
タ（以下、ＰＭＯＳトランジスタと称す）１９のゲート
に入力し、入力信号ＩＮと反転イネーブル信号ＥＮを入
力とする２入力ＮＯＲゲート１８の出力信号をＮチャネ
ル型絶縁ゲート電界効果トランジスタ（以下、ＮＭＯＳ
トランジスタと称す）２０のゲートに入力する。
【０００３】更に、ＰＭＯＳトランジスタ１９のソース
は電源電位ＶDDに接続され、ＰＭＯＳトランジスタ１９
とＮＭＯＳトランジスタ２０のドレインは共通にバスラ
イン２１に接続されて構成する。
は電源電位ＶDDに接続され、ＰＭＯＳトランジスタ１９
とＮＭＯＳトランジスタ２０のドレインは共通にバスラ
イン２１に接続されて構成する。
【０００４】次に、動作について説明する。
【０００５】反転イネーブル信号ＥＮをハイレベルにす
ることによって、２入力ＮＡＮＤゲート１６及び２入力
ＮＯＲゲート１８の出力信号はそれぞれハイレベル，ロ
ウレベルとなり、従ってＰＭＯＳトランジスタ１９及び
ＮＭＯＳトランジスタ２０は共に非導通状態となり、出
力端子ＯＵＴの信号レベルはハイ・インピーダンスとな
る。
ることによって、２入力ＮＡＮＤゲート１６及び２入力
ＮＯＲゲート１８の出力信号はそれぞれハイレベル，ロ
ウレベルとなり、従ってＰＭＯＳトランジスタ１９及び
ＮＭＯＳトランジスタ２０は共に非導通状態となり、出
力端子ＯＵＴの信号レベルはハイ・インピーダンスとな
る。
【０００６】通常、３ステート・バッファの出力端子は
バスライン２１に接続されるが、３ステート・バッファ
１５の出力ＯＵＴがハイ・インピーダンス状態のときバ
スライン２１に電圧ＶEEを印加する。このとき図５の出
力電流電圧特性のグラフに示すように電圧ＶEEがＶDD＋
｜Ｖtp｜（ここで、ＶtpはＰＭＯＳトランジスタ１９の
しきい値電圧とする）を越えると、ＰＭＯＳトランジス
タ１９が導通状態になる。従って電圧ＶEEから電源電位
ＶDD側へ電流が流れる。
バスライン２１に接続されるが、３ステート・バッファ
１５の出力ＯＵＴがハイ・インピーダンス状態のときバ
スライン２１に電圧ＶEEを印加する。このとき図５の出
力電流電圧特性のグラフに示すように電圧ＶEEがＶDD＋
｜Ｖtp｜（ここで、ＶtpはＰＭＯＳトランジスタ１９の
しきい値電圧とする）を越えると、ＰＭＯＳトランジス
タ１９が導通状態になる。従って電圧ＶEEから電源電位
ＶDD側へ電流が流れる。
【０００７】このため、図６に示すように、前述の２入
力ＮＡＮＤゲート１６を２入力ＮＯＲゲート２２に、Ｐ
ＭＯＳトランジスタ１９をＮＭＯＳトランジスタ２５に
代えて使用していた。
力ＮＡＮＤゲート１６を２入力ＮＯＲゲート２２に、Ｐ
ＭＯＳトランジスタ１９をＮＭＯＳトランジスタ２５に
代えて使用していた。
【０００８】図６に示す回路において、反転イネーブル
信号ＥＮをハイレベルにすると、２入力ＮＯＲゲート２
２，２４の出力電圧は共にロウレベルとなり、従ってＮ
ＭＯＳトランジスタ２０，２５も共に非導通状態となっ
て出力端子ＯＵＴはハイ・インピーダンス状態となる。
信号ＥＮをハイレベルにすると、２入力ＮＯＲゲート２
２，２４の出力電圧は共にロウレベルとなり、従ってＮ
ＭＯＳトランジスタ２０，２５も共に非導通状態となっ
て出力端子ＯＵＴはハイ・インピーダンス状態となる。
【０００９】この状態で出力端子ＯＵＴに電源電位ＶDD
以上の電圧を印加しても、ＮＭＯＳトランジスタ２５は
導通することはなく電流は流れない。
以上の電圧を印加しても、ＮＭＯＳトランジスタ２５は
導通することはなく電流は流れない。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路では、出力トランジスタをＮＭ
ＯＳトランジスタで構成しているため、図６に示す回路
図は図４に示した従来の３ステートバッファを改善した
回路図であり、出力端子ＯＵＴにＶDD＋Ｖtn（ＶtnはＮ
ＭＯＳトランジスタ２５のしきい値電圧）以上の電圧が
印加されてもＮＭＯＳトランジスタ２５は導通しない。
しかし、図７に示す動作波形図から分るように、出力電
圧のハイレベルが電源電位ＶDDよりもＮＭＯＳトランジ
スタ２５のしきい値電圧（Ｖtn）分だけ低い（ＶDD−Ｖ
tn）という欠点を有していた。
た従来の半導体集積回路では、出力トランジスタをＮＭ
ＯＳトランジスタで構成しているため、図６に示す回路
図は図４に示した従来の３ステートバッファを改善した
回路図であり、出力端子ＯＵＴにＶDD＋Ｖtn（ＶtnはＮ
ＭＯＳトランジスタ２５のしきい値電圧）以上の電圧が
印加されてもＮＭＯＳトランジスタ２５は導通しない。
しかし、図７に示す動作波形図から分るように、出力電
圧のハイレベルが電源電位ＶDDよりもＮＭＯＳトランジ
スタ２５のしきい値電圧（Ｖtn）分だけ低い（ＶDD−Ｖ
tn）という欠点を有していた。
【００１１】本発明の目的は、上述の欠点を除去するこ
とにより３ステートバッファの出力電圧のハイレベル
を、電源電位ＶDDまで高めることが可能な出力回路を備
えた半導体集積回路を提供することにある。
とにより３ステートバッファの出力電圧のハイレベル
を、電源電位ＶDDまで高めることが可能な出力回路を備
えた半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の特徴は、入力信
号とイネーブル信号の反転信号を入力し、且つ第１の出
力端と第２の出力端と第３の出力端を有する駆動回路を
含み、電源線と接地線との間に第１のＰＭＯＳトランジ
スタと第１のＮＭＯＳトランジスタと第２のＮＭＯＳト
ランジスタを従属接続し、前記第１のＰＭＯＳトランジ
スタのゲート電極と前記第１の出力端を接続し、前記第
１のＮＭＯＳトランジスタのゲート電極と前記第２の出
力端との間にゲート電極を前記電源線に接続する第３の
Ｎチャネル型電界効果トランジスタを接続し、前記第２
のＮＭＯＳトランジスタのゲート電極と前記第３の出力
端を接続して構成したことにある。
号とイネーブル信号の反転信号を入力し、且つ第１の出
力端と第２の出力端と第３の出力端を有する駆動回路を
含み、電源線と接地線との間に第１のＰＭＯＳトランジ
スタと第１のＮＭＯＳトランジスタと第２のＮＭＯＳト
ランジスタを従属接続し、前記第１のＰＭＯＳトランジ
スタのゲート電極と前記第１の出力端を接続し、前記第
１のＮＭＯＳトランジスタのゲート電極と前記第２の出
力端との間にゲート電極を前記電源線に接続する第３の
Ｎチャネル型電界効果トランジスタを接続し、前記第２
のＮＭＯＳトランジスタのゲート電極と前記第３の出力
端を接続して構成したことにある。
【００１３】また、前記駆動回路は、前記入力信号及び
その反転信号を入力とするＲ−Ｓフリップフロップ回路
の正転出力信号と前記入力信号と前記イネーブル信号と
を入力する第１の論理ゲートの出力端を前記第１の出力
端とし、前記Ｒ−Ｓフリップフロップ回路の正転出力信
号と前記イネーブル信号とを入力する第２の論理ゲート
の出力端を前記第２の出力端とし、前記Ｒ−Ｓフリップ
フロップ回路の反転出力信号と前記イネーブル信号とを
入力する第３の論理ゲートの出力端を前記第３の出力端
として構成することができる。
その反転信号を入力とするＲ−Ｓフリップフロップ回路
の正転出力信号と前記入力信号と前記イネーブル信号と
を入力する第１の論理ゲートの出力端を前記第１の出力
端とし、前記Ｒ−Ｓフリップフロップ回路の正転出力信
号と前記イネーブル信号とを入力する第２の論理ゲート
の出力端を前記第２の出力端とし、前記Ｒ−Ｓフリップ
フロップ回路の反転出力信号と前記イネーブル信号とを
入力する第３の論理ゲートの出力端を前記第３の出力端
として構成することができる。
【００１４】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例を示す半導体集積
回路のブロック図であり、図３はその動作を説明するた
めの動作波形図であり、更に図２は図１においてブロッ
ク１で示す駆動回路の具体的な回路図である。
回路のブロック図であり、図３はその動作を説明するた
めの動作波形図であり、更に図２は図１においてブロッ
ク１で示す駆動回路の具体的な回路図である。
【００１６】図１において、入力信号ＩＮと反転イネー
ブル信号ＥＮを入力とする駆動回路１の第１の出力端ａ
をゲート電極に接続し、ソース電極を電源線に接続した
（第１の）ＰＭＯＳトランジスタ３のドレイン電極を
（第１の）ＮＭＯＳトランジスタ４のソース電極又はド
レイン電極のいずれか一方に接続する。
ブル信号ＥＮを入力とする駆動回路１の第１の出力端ａ
をゲート電極に接続し、ソース電極を電源線に接続した
（第１の）ＰＭＯＳトランジスタ３のドレイン電極を
（第１の）ＮＭＯＳトランジスタ４のソース電極又はド
レイン電極のいずれか一方に接続する。
【００１７】ＮＭＯＳトランジスタ４のソース電極又は
ドレイン電極のうちＰＭＯＳトランジスタ３のドレイン
に接続されない方の電極を（第２の）ＮＭＯＳトランジ
スタ５のドレイン電極と接続して出力端ＯＵＴとし、ソ
ース電極は接地線に接続する。又ゲート電極は駆動回路
１の（第３の）出力端Ｃに接続する。
ドレイン電極のうちＰＭＯＳトランジスタ３のドレイン
に接続されない方の電極を（第２の）ＮＭＯＳトランジ
スタ５のドレイン電極と接続して出力端ＯＵＴとし、ソ
ース電極は接地線に接続する。又ゲート電極は駆動回路
１の（第３の）出力端Ｃに接続する。
【００１８】ＮＭＯＳトランジスタ４のゲート電極は
（第３の）ＮＭＯＳトランジスタ２のソース電極に接続
し、ドレイン電極は駆動回路１の（第２の）出力端ｂに
接続する。なおＮＭＯＳトランジスタ２のソース電極と
ドレイン電極はそれぞれ逆に接続してもよい。ゲート電
極は電源線に接続する。
（第３の）ＮＭＯＳトランジスタ２のソース電極に接続
し、ドレイン電極は駆動回路１の（第２の）出力端ｂに
接続する。なおＮＭＯＳトランジスタ２のソース電極と
ドレイン電極はそれぞれ逆に接続してもよい。ゲート電
極は電源線に接続する。
【００１９】又、図２に示す駆動回路の回路図によれ
ば、入力信号ＩＮ，正転イネーブル信号ＥＮ及びＲ−Ｓ
フリップフロップ回路の２入力ＮＡＮＤゲート１０の出
力を反転するインバータ８の出力信号をそれぞれ入力す
る３入力ＮＡＮＤゲート１２の出力端を出力端ａとす
る。正転イネーブル信号ＥＮとフリップフロップ回路の
２入力ＮＡＮＤゲート９の出力信号を入力する２入力Ａ
ＮＤゲート１３の出力端を出力端ｂとする。
ば、入力信号ＩＮ，正転イネーブル信号ＥＮ及びＲ−Ｓ
フリップフロップ回路の２入力ＮＡＮＤゲート１０の出
力を反転するインバータ８の出力信号をそれぞれ入力す
る３入力ＮＡＮＤゲート１２の出力端を出力端ａとす
る。正転イネーブル信号ＥＮとフリップフロップ回路の
２入力ＮＡＮＤゲート９の出力信号を入力する２入力Ａ
ＮＤゲート１３の出力端を出力端ｂとする。
【００２０】更に、正転イネーブル信号ＥＮとフリップ
フロップ回路の２入力ＮＡＮＤ１０の出力信号を入力す
る２入力ＡＮＤゲート１４の出力端を出力端ｃとする。
フロップ回路の２入力ＮＡＮＤ１０の出力信号を入力す
る２入力ＡＮＤゲート１４の出力端を出力端ｃとする。
【００２１】ここで、図３によれば駆動回路１の出力端
ａ，ｂ，ｃから出力される信号のタイミングは、入力信
号ＩＮの立ち下りに同期して出力端ａの信号がハイレベ
ルとなり、出力端ａと出力端ｃの信号の立ち上りに同期
して出力端ｂの信号がロウレベルとなる。
ａ，ｂ，ｃから出力される信号のタイミングは、入力信
号ＩＮの立ち下りに同期して出力端ａの信号がハイレベ
ルとなり、出力端ａと出力端ｃの信号の立ち上りに同期
して出力端ｂの信号がロウレベルとなる。
【００２２】次に入力信号ＩＮの立ち上りに同期して出
力端ｂの信号がハイレベルとなり、その立ち上りに同期
して出力端Ｃの信号がロウレベルとなり、その信号によ
って出力端ａの信号はロウレベルとなる。
力端ｂの信号がハイレベルとなり、その立ち上りに同期
して出力端Ｃの信号がロウレベルとなり、その信号によ
って出力端ａの信号はロウレベルとなる。
【００２３】上述の駆動回路の出力信号のタイミング関
係を前提として次に出力回路の動作を説明する。
係を前提として次に出力回路の動作を説明する。
【００２４】まず、出力端ａ，ｂ，ｃの出力信号が全て
ハイレベルのとき、ＰＭＯＳトランジスタ３は非導通状
態、ＮＭＯＳトランジスタ４，５は共に導通状態であ
る。このときＮＭＯＳトランジスタ２はゲート電極が電
源電位レベルになっているから当然導通状態にある。従
って、出力端ＯＵＴはロウレベルである。
ハイレベルのとき、ＰＭＯＳトランジスタ３は非導通状
態、ＮＭＯＳトランジスタ４，５は共に導通状態であ
る。このときＮＭＯＳトランジスタ２はゲート電極が電
源電位レベルになっているから当然導通状態にある。従
って、出力端ＯＵＴはロウレベルである。
【００２５】次に、出力端ａ，ｃが共にハイレベル、出
力端ｂがロウレベルで、ＮＭＯＳトランジスタ２のソー
ス電極又はドレイン電極とＮＭＯＳトランジスタ４の接
続点Ｍの電位をロウレベルとする。出力端ＯＵＴをハイ
レベルとするために、まず出力端ｂをハイレベルにして
接続点Ｍの電位をハイレベルにする。
力端ｂがロウレベルで、ＮＭＯＳトランジスタ２のソー
ス電極又はドレイン電極とＮＭＯＳトランジスタ４の接
続点Ｍの電位をロウレベルとする。出力端ＯＵＴをハイ
レベルとするために、まず出力端ｂをハイレベルにして
接続点Ｍの電位をハイレベルにする。
【００２６】このときＮＭＯＳトランジスタ２のしきい
値電圧Ｖtn分だけ電源電位ＶDDより低いレベルで接続点
Ｍの電位は安定し、ＮＭＯＳトランジスタ２は非導通状
態、ＮＭＯＳトランジスタ４は導通状態となる。従っ
て、接続点Ｍと出力端子ＯＵＴとの間に存在するＮＭＯ
Ｓトランジスタ４の寄生容量６には電源電位ＶDDよりＮ
ＭＯＳトランジスタ２のしきい値電圧ＶTN分低い電圧
（ＶDD−Ｖtn）が充電される（状態１）。
値電圧Ｖtn分だけ電源電位ＶDDより低いレベルで接続点
Ｍの電位は安定し、ＮＭＯＳトランジスタ２は非導通状
態、ＮＭＯＳトランジスタ４は導通状態となる。従っ
て、接続点Ｍと出力端子ＯＵＴとの間に存在するＮＭＯ
Ｓトランジスタ４の寄生容量６には電源電位ＶDDよりＮ
ＭＯＳトランジスタ２のしきい値電圧ＶTN分低い電圧
（ＶDD−Ｖtn）が充電される（状態１）。
【００２７】次に、出力端ａ，ｃが共にロウレベルとす
るとＮＭＯＳトランジスタ５は非導通状態、ＰＭＯＳト
ランジスタ３は導通状態となる。このとき、ＮＭＯＳト
ランジスタ４及びＰＭＯＳトランジスタ３の導通状態に
よって出力端子ＯＵＴの電圧レベルは上昇するが、接続
点Ｍと出力端子ＯＵＴ間の電圧ＶDD−Ｖtnは寄生容量６
によって保持された状態で、接続点Ｍの電位も上昇し、
最終的にはほぼ２ＶDD−Ｖtnまで上昇する。
るとＮＭＯＳトランジスタ５は非導通状態、ＰＭＯＳト
ランジスタ３は導通状態となる。このとき、ＮＭＯＳト
ランジスタ４及びＰＭＯＳトランジスタ３の導通状態に
よって出力端子ＯＵＴの電圧レベルは上昇するが、接続
点Ｍと出力端子ＯＵＴ間の電圧ＶDD−Ｖtnは寄生容量６
によって保持された状態で、接続点Ｍの電位も上昇し、
最終的にはほぼ２ＶDD−Ｖtnまで上昇する。
【００２８】通常は、電源線と出力端子ＯＵＴの間にＮ
ＭＯＳトランジスタが接続されていると、ＮＭＯＳトラ
ンジスタのゲート電圧からしきい値電圧Ｖtn分だけ低い
電圧レベルとなる。しかし接続点Ｍの電位は電源電位Ｖ
DDより十分に高い電圧レベルにあるため、出力端子ＯＵ
Ｔの電圧レベルは電源電位ＶDDのレベルまで上昇する
（状態２）。ここで、反転イネーブル信号ＥＮがハイレ
ベルで出力端ａがハイレベル、出力端ｂ，ｃが共にロウ
レベルとなり、ＮＭＯＳトランジスタ４，５及びＰＭＯ
Ｓトランジスタ３は非導通状態となる（状態３）。
ＭＯＳトランジスタが接続されていると、ＮＭＯＳトラ
ンジスタのゲート電圧からしきい値電圧Ｖtn分だけ低い
電圧レベルとなる。しかし接続点Ｍの電位は電源電位Ｖ
DDより十分に高い電圧レベルにあるため、出力端子ＯＵ
Ｔの電圧レベルは電源電位ＶDDのレベルまで上昇する
（状態２）。ここで、反転イネーブル信号ＥＮがハイレ
ベルで出力端ａがハイレベル、出力端ｂ，ｃが共にロウ
レベルとなり、ＮＭＯＳトランジスタ４，５及びＰＭＯ
Ｓトランジスタ３は非導通状態となる（状態３）。
【００２９】又、反転イネーブル信号ＥＮがロウレベル
では図２に示す入力信号ＩＮに対して出力端子ａ，ｂ，
ｃの出力レベルが得られる。
では図２に示す入力信号ＩＮに対して出力端子ａ，ｂ，
ｃの出力レベルが得られる。
【００３０】
【発明の効果】以上説明したように、本発明の半導体集
積回路は電源線と出力端子との間に接続した出力トラン
ジスタであるＮＭＯＳトランジスタのゲート電極に、ゲ
ート電極を電源線に接続したＮＭＯＳトランジスタを介
して駆動回路の出力信号を入力するように構成したの
で、出力トランジスタであるＮＭＯＳトランジスタのゲ
ート電極と出力端子との間に存在する寄生容量によって
ゲート電極の電圧レベルが電源電圧レベルよりも十分に
高い電圧レベルにすることができる。
積回路は電源線と出力端子との間に接続した出力トラン
ジスタであるＮＭＯＳトランジスタのゲート電極に、ゲ
ート電極を電源線に接続したＮＭＯＳトランジスタを介
して駆動回路の出力信号を入力するように構成したの
で、出力トランジスタであるＮＭＯＳトランジスタのゲ
ート電極と出力端子との間に存在する寄生容量によって
ゲート電極の電圧レベルが電源電圧レベルよりも十分に
高い電圧レベルにすることができる。
【００３１】従って、出力端子の電圧レベルを電源電圧
レベルまで上昇させることができるという効果を有す
る。
レベルまで上昇させることができるという効果を有す
る。
【図１】本発明の半導体集積回路の一実施例を示す等価
回路の図である。
回路の図である。
【図２】図１に示す駆動回路の具体的な回路図である。
【図３】本発明の一実施例を説明するための動作波形図
である。
である。
【図４】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図５】図４に示す従来の半導体集積回路の出力電圧電
流特性の図である。
流特性の図である。
【図６】図５に示す従来の半導体集積回路を改善した回
路図である。
路図である。
【図７】図６に示す改善した回路の出力波形図である。
１ 駆動回路 ２，４，５ ＮＭＯＳトランジスタ ３ ＰＭＯＳトランジスタ ６ 寄生容量 ７，８，１１ インバータ ９，１０ ２入力ＮＡＮＤゲート １２ ３入力ＮＡＮＤゲート １３，１４ ２入力ＡＮＤゲート
Claims (2)
- 【請求項１】 入力信号とイネーブル信号の反転信号を
入力し、且つ第１の出力端と第２の出力端と第３の出力
端を有する駆動回路を含み、電源線と接地線との間に第
１のＰチャネル型電界効果トランジスタと第１のＮチャ
ネル型電界効果トランジスタと第２のＮチャネル型絶縁
ゲート電界効果トランジスタとを従属接続し、前記第１
のＰチャネル型絶縁ゲート電界効果トランジスタのゲー
ト電極と前記第１の出力端を接続し、前記第１のＮチャ
ネル型絶縁ゲート電界効果トランジスタのゲート電極と
前記第２の出力端との間にゲート電極を前記電源線に接
続する第３のＮチャネル型電界効果トランジスタを接続
し、前記第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタのゲート電極と前記第３の出力端を接続して構成
したことを特徴とする半導体集積回路。 - 【請求項２】 前記駆動回路は、前記入力信号及びその
反転信号を入力とするＲ−Ｓフリップフロップ回路の正
転出力信号と前記入力信号と前記イネーブル信号とを入
力する第１の論理ゲートの出力端を前記第１の出力端と
し、前記Ｒ−Ｓフリップフロップ回路の正転出力信号と
前記イネーブル信号とを入力する第２の論理ゲートの出
力端を前記第２の出力端とし、前記Ｒ−Ｓフリップフロ
ップ回路の反転出力信号と前記イネーブル信号とを入力
する第３の論理ゲートの出力端を前記第３の出力端とす
ることを特徴とする請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233206A JP2932852B2 (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233206A JP2932852B2 (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685649A JPH0685649A (ja) | 1994-03-25 |
| JP2932852B2 true JP2932852B2 (ja) | 1999-08-09 |
Family
ID=16951421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233206A Expired - Lifetime JP2932852B2 (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932852B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116272A (ja) * | 2007-11-09 | 2009-05-28 | Fuji Electric Holdings Co Ltd | 有機ｅｌパッシブマトリックス素子の駆動方法及び駆動装置 |
-
1992
- 1992-09-01 JP JP4233206A patent/JP2932852B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685649A (ja) | 1994-03-25 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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