JP2931745B2 - Output circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路におい
て、外部回路を駆動する出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit for driving an external circuit in a semiconductor integrated circuit.

【０００２】[0002]

【従来の技術】従来の出力回路（特開平４−３４８４８
７）の例として、図２の回路がある。2. Description of the Related Art A conventional output circuit (JP-A-4-34848)
As an example of 7), there is a circuit of FIG.

【０００３】図において入力パッド９はバッファ１０１
の入力に接続されている。バッファ１０１の出力は入力
データ線７に接続されている。入力データ線７は、Ｄフ
リップフロップ５のＤ入力に接続されている。入力パッ
ド１０はバッファ１０２の入力に接続されている。バッ
ファ１０２の出力はクロック信号線８に接続されてい
る。クロック信号線８はＤフリップフロップ５のＣＫ入
力に接続されている。Ｄフリップフロップ５のＱ出力は
出力制御線６に接続されている。出力制御線６はトライ
ステートバッファ３の制御入力に接続されている。入力
信号４はトライステートバッファ３の入力、および、バ
ッファ２の入力に接続されている。トライステートバッ
ファ３、および、バッファ２の出力は出力パッド１に接
続されている。In FIG. 1, an input pad 9 is connected to a buffer 101.
Connected to the input. The output of the buffer 101 is connected to the input data line 7. The input data line 7 is connected to the D input of the D flip-flop 5. Input pad 10 is connected to the input of buffer 102. The output of the buffer 102 is connected to the clock signal line 8. The clock signal line 8 is connected to the CK input of the D flip-flop 5. The Q output of the D flip-flop 5 is connected to the output control line 6. The output control line 6 is connected to the control input of the tri-state buffer 3. The input signal 4 is connected to the input of the tristate buffer 3 and the input of the buffer 2. The outputs of the tristate buffer 3 and the buffer 2 are connected to the output pad 1.

【０００４】図２の回路においては、出力パッド１に接
続される外部回路の負荷容量に応じてバッファ２のドラ
イブ能力にトライステートバッファ３のドライブ能力を
加える。トライステートバッファ３のドライブ能力を加
えるには、入力パッド９からＤフリップフロップ５に入
力データ線７によりデータ”１”を入力する。入力パッ
ド１０からクロック信号線８に、１クロック分のパレス
信号が与えられることにより、Ｄフリップフロップ５の
入力データ線７の値のしたがって、出力制御線６の値が
変化する。この出力制御線６によりトライステートバッ
ファ３のＯＮ，ＯＦＦの制御ができ、外部回路の負荷容
量が変化した場合でも、外部にバッファ回路等を付加す
ることなく、外部回路を駆動することができる。In the circuit of FIG. 2, the driving capability of the tri-state buffer 3 is added to the driving capability of the buffer 2 according to the load capacitance of an external circuit connected to the output pad 1. To add the driving capability of the tri-state buffer 3, data "1" is input from the input pad 9 to the D flip-flop 5 through the input data line 7. By supplying a clock signal for one clock to the clock signal line 8 from the input pad 10, the value of the input data line 7 of the D flip-flop 5 and therefore the value of the output control line 6 change. The output control line 6 can control ON / OFF of the tri-state buffer 3, so that even when the load capacity of the external circuit changes, the external circuit can be driven without adding an external buffer circuit or the like.

【０００５】[0005]

【発明が解決しようとする課題】以上のように、従来技
術では、外部回路の負荷容量にたいして十分なドライブ
能力で駆動しているかどうかを判別するには外部に検出
回路が必要であった。また、外部回路の負荷に対して出
力回路のドライブ能力を遅延時間を用いて検出する場
合、通常その遅延時間は内部クロック信号の周期に比べ
て十分短いものである。そのため、出力信号の遅延時間
を内部クロック信号を使って測定することは不可能であ
る。As described above, in the prior art, an external detection circuit was required to determine whether the external circuit was driven with sufficient drive capability for the load capacity of the external circuit. In addition, when the drive capability of the output circuit is detected using the delay time with respect to the load of the external circuit, the delay time is usually sufficiently shorter than the period of the internal clock signal. Therefore, it is impossible to measure the delay time of the output signal using the internal clock signal.

【０００６】本発明は、上記の問題に鑑みてなされたも
のであり、内部クロック信号を使って、外部回路にたい
して十分なドライブ能力で信号を出力しているかを検出
できる出力回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and has as its object to provide an output circuit which can detect whether a signal is output with sufficient drive capability to an external circuit by using an internal clock signal. Aim.

【０００７】[0007]

【課題を解決するための手段】本発明の出力回路は、通
常動作時に使用するドライブ能力の大きなトライステー
トバッファとテスト動作時に使用するドライブ能力の小
さなトライステートバッファを並列に接続したバッファ
回路と、通常動作時とテスト動作時のモードに対してバ
ッファを切り換える切り換え手段と、テスト動作時にお
いて前記バッファ回路内のドライブ能力の小さなバッフ
ァによって遅延時間が強調された出力信号を内部クロッ
ク信号によって遅延時間を検出し、前記ドライブ能力の
大きなトライステートバッファが外部負荷にたいして十
分なドライブ能力を持っているかどうかを検出する手段
を具備することを特徴とする。An output circuit according to the present invention comprises: a buffer circuit in which a tri-state buffer having a large driving ability used in a normal operation and a tri-state buffer having a small driving ability used in a test operation are connected in parallel; Switching means for switching a buffer between a normal operation mode and a test operation mode; and, during a test operation, an output signal whose delay time is emphasized by a buffer having a small driving capability in the buffer circuit, the delay time of which is reduced by an internal clock signal. Means for detecting whether or not the tri-state buffer having a large driving ability has sufficient driving ability for an external load.

【０００８】また、前記バッファ回路が通常動作時に使
用するドライブ能力の大きなトライステートバッファと
信号の立ち上がりテスト動作時に使用するドライブ能力
の小さなトライステートバッファと信号の立ち下がりテ
スト動作時に使用するドライブ能力の小さなトライステ
ートバッファから構成され、前記切り換え手段が、通常
動作時と信号の立ち上がりテスト動作時と信号の立ち下
がりテスト動作時のモードに対してバッファを切り換え
てもよい。In addition, the buffer circuit has a tri-state buffer having a large driving capability used during normal operation, a tri-state buffer having a small driving capability used during a signal rising test operation, and a tri-state buffer having a small driving capability used during a signal falling test operation. The switching means may comprise a small tri-state buffer, and the switching means may switch the buffer between a normal operation mode, a signal rising test operation mode, and a signal falling test operation mode.

【０００９】[0009]

【作用】本発明による出力回路においては、前記バッフ
ァ回路内のドライブ能力の大きなバッファが外部回路を
駆動する時のドライブ力が、十分な場合と不十分な場合
の判別が出力信号の遅延時間と内部クロック信号により
判別できるように、前記バッファ回路内のドライブ能力
の小さなバッファのドライブ力を設定する。テスト動作
時において、前記遅延時間を検出する手段は、前記ドラ
イブ力の小さなバッファによって出力される遅延時間を
強調された信号と、比較信号として与えるクロック信号
とを比較し、それにより前記バッファ回路内のドライブ
力の大きなバッファが、十分なドライブ力で外部回路を
駆動できるかを判断する。In the output circuit according to the present invention, it is possible to determine whether the driving power when the buffer having a large driving capability in the buffer circuit drives the external circuit is sufficient or insufficient, and to determine the delay time of the output signal. The driving power of a buffer having a small driving power in the buffer circuit is set so that it can be determined by the internal clock signal. During a test operation, the means for detecting the delay time compares the signal output from the buffer with a small driving force, which emphasizes the delay time, with a clock signal provided as a comparison signal. It is determined whether or not a buffer having a large driving force can drive an external circuit with a sufficient driving force.

【００１０】[0010]

【実施例】以下に、本発明による実施例を図面を参照し
説明する。図１は本発明による出力回路の実施例の１つ
である。１１はドライブ力が大きなバッファ、１２はド
ライブ力が小さなバッファ、１３はバッファ１１，１２
のいずれを動作させるかを選択するセレクタ、１４は出
力信号１７の遅延時間を検出する遅延時間検出回路、１
５は本出力回路に入力する入力信号、１６は本出力回路
を制御する制御信号、１７は本出力回路の出力信号、１
８はクロック信号、１９は遅延時間検出回路１４が出力
する結果信号である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of an output circuit according to the present invention. 11 is a buffer having a large driving force, 12 is a buffer having a small driving force, and 13 is buffers 11 and 12.
A delay time detecting circuit for detecting the delay time of the output signal 17;
5 is an input signal input to the output circuit, 16 is a control signal for controlling the output circuit, 17 is an output signal of the output circuit, 1
8, a clock signal; and 19, a result signal output from the delay time detection circuit 14.

【００１１】図３はセレクタの論理図である。制御信号
１６はドライブ力が小さなバッファの制御入力に直接、
接続される。また、制御信号１６はインバータ２１を介
してドライブ力が大きなバッファの制御入力に接続され
る。FIG. 3 is a logic diagram of the selector. The control signal 16 is directly applied to the control input of the buffer having a small driving force.
Connected. The control signal 16 is connected via an inverter 21 to a control input of a buffer having a large driving force.

【００１２】図４は、遅延時間検出回路の論理図であ
る。遅延時間検出回路はＣＫ入力の信号の立ち上がりに
Ｄ入力の値を取り込み、結果信号を出力するＤフリップ
フロップ２２と、制御信号１６およびクロック信号１８
を入力とし、出力がＤフリップフロップ２２のＣＫ入力
に接続されているＡＮＤゲート２３から構成される。FIG. 4 is a logic diagram of the delay time detecting circuit. The delay time detection circuit captures the value of the D input at the rise of the signal of the CK input, and outputs a result signal, a D flip-flop 22, a control signal 16 and a clock signal 18
, And an AND gate 23 whose output is connected to the CK input of the D flip-flop 22.

【００１３】図１の出力回路の実施例において、セレク
タ１３に図３のセレクタの実施例、遅延時間検出回路１
４に図４の遅延時間検出回路の実施例を適用した場合に
ついて説明をする。本出力回路の動作にはバッファ１１
を使用して外部回路をドライブする通常動作とバッファ
１２によって外部回路を駆動し、遅延時間検出回路１４
によって遅延時間を検出し、バッファ１１によって外部
回路を十分なドライブ力で駆動できるかを判定するテス
ト動作の２つの動作があり、これらの動作は制御信号１
６によって制御される。In the embodiment of the output circuit of FIG. 1, the selector 13 of the embodiment of FIG.
The case where the embodiment of the delay time detecting circuit of FIG. Buffer 11 is used for the operation of this output circuit.
The external circuit is driven by the buffer 12 and the normal operation of driving the external circuit using the
There are two operations of a test operation of detecting a delay time by using the buffer 11 and determining whether the external circuit can be driven by the buffer 11 with a sufficient driving force.
6.

【００１４】（１）通常動作 通常動作時においては制御信号１６には“Ｌ”が入力さ
れており、セレクタ１３によってバッファ１１は“Ｏ
Ｎ”状態、バッファ１２は“ＯＦＦ”状態となり、入力
信号１５はバッファ１１によってドライブされ外部回路
に出力される。(1) Normal Operation During normal operation, “L” is input to the control signal 16 and the buffer 13 is set to “O” by the selector 13.
In the "N" state, the buffer 12 is in the "OFF" state, and the input signal 15 is driven by the buffer 11 and output to an external circuit.

【００１５】（２）テスト動作 テスト動作は図５に示されるように、制御信号１６が
“Ｈ”に変化した後、入力信号１５を“Ｌ”から
“Ｈ”、クロック信号１８を“Ｈ”から“Ｌ”に同時に
変化させる。その後クロック信号か“Ｌ”からＨ”に立
ち上がったときに、遅延時間検出回路１４により出力信
号１７の信号値が“Ｈ”になっているかどうかを調べ
る。“Ｈ”になっていなければ、外部回路を十分なドラ
イブ能力で駆動できていないので、結果信号１９として
“Ｈ”を出力する。逆に外部回路を十分なドライブ能力
で駆動できている場合は結果信号として“Ｌ”が出力さ
れる。結果信号として出力される値は次回の検出動作が
行われるまで、１４によって保存される。その後、クロ
ック信号１８が“Ｈ”から“Ｌ”に変化したとき制御信
号１６を“Ｈ”から“Ｌ”に変化させ、テスト動作を終
了する。(2) Test Operation As shown in FIG. 5, after the control signal 16 changes to "H", the input signal 15 changes from "L" to "H", and the clock signal 18 changes to "H". To “L” at the same time. After that, when the clock signal rises from "L" to "H", the delay time detection circuit 14 checks whether the signal value of the output signal 17 is "H". Since the circuit cannot be driven with sufficient drive capability, "H" is output as the result signal 19. Conversely, if the external circuit can be driven with sufficient drive capability, "L" is output as the result signal. The value output as a result signal is stored by 14 until the next detection operation is performed.After that, when the clock signal 18 changes from “H” to “L”, the control signal 16 is changed from “H” to “H”. L ”, and the test operation ends.

【００１６】図６はドライブ能力の違いにより遅延時間
が強調されることを示す例である。図６中の出力信号
１、２はそれぞれドライブ能力の大きなバッファ１１、
ドライブ能力の小さなバッファ１２の出力信号を示す。
ドライブ能力の大きなバッファ１１が正常に駆動できる
最大の負荷を持つ外部回路を、ドライブ能力の小さなバ
ッファによって駆動したとき、“Ｌ”からＨ”のしきい
値電圧までの遅延時間が、比較信号として使用するクロ
ック信号の周期の半分未満で最大となるようにドライブ
能力の小さなバッファ１２のドライブ能力を設定してお
く。以上のように１２のドライブ能力を設定すること
で、１１のバッファのドライブ力が不十分になるような
外部回路を１１で駆動したときの遅延時間の検出が困難
な場合でも、同様な外部回路を１２で駆動すると、生じ
た遅延時間の差をクロック信号によって容易に検出する
ことができる。以上述べたようにドライブ能力の小さな
バッファによって遅延時間を強調して検出することで、
外部回路を正常にドライブできるかどうかを判断するこ
とができる。FIG. 6 is an example showing that the delay time is emphasized due to the difference in the drive capability. The output signals 1 and 2 in FIG.
4 shows an output signal of the buffer 12 having a small driving ability.
When an external circuit having a maximum load that can be normally driven by the buffer 11 having a large driving capability is driven by a buffer having a small driving capability, the delay time from the "L" to the threshold voltage of "H" is used as a comparison signal. The driving capability of the buffer 12 having a small driving capability is set so as to be the maximum at less than half of the period of the clock signal to be used. Even if it is difficult to detect the delay time when driving an external circuit that becomes insufficient with 11, if a similar external circuit is driven with 12, the difference in the generated delay time can be easily detected by the clock signal. As described above, by detecting the delay time with a buffer with small drive capacity to emphasize the delay time,
It can be determined whether the external circuit can be driven normally.

【００１７】図７は本発明によるドライブ能力検出回路
のもう１つの実施例である。２４はバッファ能力の大き
なバッファ、２５は立ち上がり時のテスト動作に使用す
るドライブ能力の小さなバッファ、２６は立ち下がり時
のテスト動作に使用するドライブ能力の小さなバッフ
ァ、２７は２４，２５，２６のいずれのバッファを動作
させるかを選択するセレクタ、２８は出力信号３２の遅
延時間を検出する遅延時間検出回路、２９は入力信号、
３０は通常動作、立ち上がり時のテスト動作、立ち下が
り時のテスト動作を制御する制御信号、３１はクロック
信号、３２は本出力回路の出力信号、３３は遅延時間検
出回路が出力する結果信号である。図７の回路は実施例
１の回路に加え、出力信号の立ち下がりにおける遅延時
間も検出できるように構成した回路である。FIG. 7 shows another embodiment of the drive capability detecting circuit according to the present invention. 24 is a buffer having a large buffer capacity, 25 is a buffer having a small drive capacity used for a test operation at the time of rising, 26 is a buffer having a small drive capacity used for a test operation at the time of falling, and 27 is any of 24, 25, and 26 , A selector for selecting whether to operate the buffer, a delay time detecting circuit 28 for detecting a delay time of the output signal 32, an input signal 29,
Reference numeral 30 denotes a control signal for controlling a normal operation, a test operation at rising, and a test operation at falling, 31 a clock signal, 32 an output signal of the output circuit, and 33 a result signal output from the delay time detecting circuit. . The circuit of FIG. 7 is a circuit configured to detect the delay time at the fall of the output signal in addition to the circuit of the first embodiment.

【００１８】図８はセレクタの論理図である。制御信号
１はＮＯＲゲート３４の入力、ＡＮＤゲート３５の入
力、インバータ３８の入力に接続されている。制御信号
２はＮＯＲゲートの入力、インバータ３７の入力、ＡＮ
Ｄゲート３６の入力に接続されている。インバータ３７
の出力はＡＮＤゲート３５の入力に接続されている。イ
ンバータ３８の出力はＡＮＤゲートの出力に接続されて
いる。ＮＯＲゲート３４の出力は、ドライブ力が大きな
バッファ２４の制御入力に接続されている。ＡＮＤゲー
ト３５の出力は、立ち上がり時のテスト動作に使用する
ドライブ力が小さなバッファ２５の制御入力に接続され
ている。ＡＮＤゲート３６の出力は、立ち下がり時のテ
スト動作に使用するドライブ力が小さなバッファ２６の
制御入力に接続されている。FIG. 8 is a logic diagram of the selector. The control signal 1 is connected to the input of the NOR gate 34, the input of the AND gate 35, and the input of the inverter 38. The control signal 2 is input to the NOR gate, input to the inverter 37, and
It is connected to the input of D gate 36. Inverter 37
Is connected to the input of an AND gate 35. The output of the inverter 38 is connected to the output of the AND gate. An output of the NOR gate 34 is connected to a control input of the buffer 24 having a large driving force. An output of the AND gate 35 is connected to a control input of the buffer 25 having a small driving force used for a test operation at the time of rising. The output of the AND gate 36 is connected to the control input of the buffer 26 having a small driving force used for the test operation at the time of falling.

【００１９】図９は遅延時間検出回路の論理図である。
遅延時間検出回路３９は制御信号及びクロック信号を入
力とし、出力がＤフリップフロップ４０のＣＫに接続さ
れるＡＮＤゲート、ＣＫの信号の立ち上がりにＤの値を
取り組むＤフリップフロップ４０である。FIG. 9 is a logic diagram of the delay time detecting circuit.
The delay time detection circuit 39 is an AND gate whose input is a control signal and a clock signal, and whose output is connected to CK of the D flip-flop 40, and a D flip-flop 40 which takes the value of D into the rising edge of the signal of CK.

【００２０】以下の説明はセレクタ２７に図８の実施例
を、遅延時間検出回路２８に図９の実施例を適用したも
のについて行う。２５は実施例１におけるバッファ１２
と同様に、出力信号が“Ｌ”から“Ｈ”に変化する時の
遅延時間をクロック信号で検出できるように遅延時間を
強調するバッファである。逆に、バッファ２６は出力信
号が“Ｈ”から“Ｌ”に変化する時の遅延時間をクロッ
ク信号で検出できるように強調するバッファである。回
路の動作は制御信号３０の値によって通常動作、出力信
号の立ち上がり時のテスト動作、出力信号の立ち下がり
時のテスト動作の３つの動作モードから選択される。通
常動作及び立ち上がり時のテスト動作はそれぞれ実施例
１の通常動作及びテスト動作と同じであり図８における
（制御信号１、制御信号２）の値が（０，０）のとき通
常動作、（１，０）のとき立ち上がり時のテスト動作と
なる。制御信号の値が（０，１）のときは立ち下がり時
のテスト動作となる。図１０に立ち下がり時のテスト動
作における入力信号、ドライブ力が十分などきの出力信
号、ドライブ力が不十分なときの出力信号及びクロック
信号の時間変化を示す。In the following description, the embodiment of FIG. 8 is applied to the selector 27 and the embodiment of FIG. 9 is applied to the delay time detecting circuit 28. 25 is a buffer 12 in the first embodiment.
Similarly to the above, this buffer emphasizes the delay time so that the delay time when the output signal changes from "L" to "H" can be detected by the clock signal. Conversely, the buffer 26 is a buffer that emphasizes the delay time when the output signal changes from “H” to “L” so that it can be detected by the clock signal. The operation of the circuit is selected from three operation modes depending on the value of the control signal 30, a normal operation, a test operation when the output signal rises, and a test operation when the output signal falls. The normal operation and the test operation at the time of rising are the same as the normal operation and the test operation of the first embodiment, respectively. When the value of (control signal 1, control signal 2) in FIG. , 0), the test operation is performed at the time of rising. When the value of the control signal is (0, 1), the test operation is performed at the time of falling. FIG. 10 shows an input signal in a test operation at the time of a fall, an output signal having a sufficient driving force, and a time change of an output signal and a clock signal when the driving force is insufficient.

【００２１】[0021]

【発明の効果】本発明の出力回路は、通常動作時に使用
するドライブ能力の大きなトライステートバッファとテ
スト動作時に使用するドライブ能力の小さなトライステ
ートバッファを並列に接続したバッファ回路と、通常動
作時とテスト動作時のモードに対してバッファを切り換
える切り換え手段と、テスト動作時において前記バッフ
ァ回路内のドライブ能力の小さなバッファによって遅延
時間が強調された出力信号を内部クロック信号によって
遅延時間を検出し、前記ドライブ能力の大きなトライス
テートバッファが外部負荷にたいして十分なドライブ能
力を持っているかどうかを検出する手段を具備するの
で、内部クロック信号を使って、外部回路にたいして十
分なドライブ能力で信号を出力しているかを検出できる
出力回路を提供する。The output circuit according to the present invention comprises a buffer circuit in which a tri-state buffer having a large driving capability used during normal operation and a tri-state buffer having a small driving capability used during test operation are connected in parallel. A switching means for switching a buffer for a mode during a test operation; and a delay time detected by an internal clock signal for an output signal whose delay time is emphasized by a buffer having a small driving capability in the buffer circuit during the test operation, Since a tristate buffer having a large drive capacity has means for detecting whether or not it has sufficient drive capacity for an external load, whether a signal is output with sufficient drive capacity for an external circuit using an internal clock signal Provide an output circuit that can detect

【００２２】また、前記バッファ回路が通常動作時に使
用するドライブ能力の大きなトライステートバッファと
信号の立ち上がりテスト動作時に使用するドライブ能力
の小さなトライステートバッファと信号の立ち下がりテ
スト動作時に使用するドライブ能力の小さなトライステ
ートバッファから構成され、前記切り換え手段が、通常
動作時と信号の立ち上がりテスト動作時と信号の立ち下
がりテスト動作時のモードに対してバッファを切り換え
てもよいので、信号の立ち上がり時、及び、立ち下がり
時のおいて、外部回路に対して十分なドライブ能力で信
号を出力しているかを検出できる出力回路を提供する。Further, the buffer circuit has a tri-state buffer having a large driving capability used during normal operation, a tri-state buffer having a small driving capability used during a signal rising test operation, and a driving capability used during a signal falling test operation. It is composed of a small tri-state buffer, and the switching means may switch the buffer between a mode of a normal operation, a mode of a signal rising test operation, and a mode of a signal falling test operation. And an output circuit capable of detecting whether a signal is output with sufficient drive capability to an external circuit at the time of falling.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明による出力回路の１つの実施例である。FIG. 1 is one embodiment of an output circuit according to the present invention.

【図２】従来の出力回路を使用した接続例を示す図であ
る。FIG. 2 is a diagram illustrating a connection example using a conventional output circuit.

【図３】実施例１のセレクタ１３の論理図である。FIG. 3 is a logic diagram of a selector 13 according to the first embodiment.

【図４】実施例１の遅延時間検出回路の論理図である。FIG. 4 is a logic diagram of the delay time detection circuit according to the first embodiment.

【図５】実施例１の遅延時間検出動作における各入力信
号値の変化を示す図である。FIG. 5 is a diagram illustrating a change in each input signal value in a delay time detection operation according to the first embodiment.

【図６】ドライブ能力の違いによって遅延時間が強調さ
れることを示す例である。FIG. 6 is an example showing that a delay time is emphasized by a difference in drive capability.

【図７】本発明によるドライブ能力検出回路のもう１つ
の実施例である。FIG. 7 is another embodiment of the drive capability detection circuit according to the present invention.

【図８】実施例２のセレクタ２７の論理図である。FIG. 8 is a logic diagram of a selector 27 according to the second embodiment.

【図９】実施例２の遅延時間検出回路２８の論理図であ
る。FIG. 9 is a logic diagram of a delay time detection circuit according to the second embodiment.

【図１０】実施例２の立ち下がり時のテスト動作におけ
る入力信号、ドライブ力が十分なときの出力信号、ドラ
イブ力が不十分なときの出力信号、クロック信号の時間
変化を示した図である。FIG. 10 is a diagram illustrating a time change of an input signal, an output signal when the driving force is sufficient, an output signal when the driving force is insufficient, and a clock signal in the test operation at the time of the fall in the second embodiment. .

【符号の説明】[Explanation of symbols]

１ 出力パッド ２ バッファ ３ トライステートバッファ ４ 入力信号線 ５ Ｄフリップフロップ ６ Ｄフリップフロップの出力信号線 ７ データ信号線 ８ クロック信号線 ９ データ信号入力パッド １０ クロック信号入力パッド １１ ドライブ力が大きなバッファ １２ ドライブ力が小さなバッファ １３ セレクタ １４ 遅延時間検出回路 １５ 入力信号 １６ 制御信号 １７ 回路の出力信号 １８ クロック信号 １９ 結果信号 ２１ インバータ ２２ ＣＫの信号の立ち上がりにＤの値を取り込むＤフ
リップフロップ ２３ ＡＮＤゲート ２４ ドライブ能力の大きなバッファ ２５ 立ち上がり時のテスト動作で用いるドライブ能力
の小さなバッファ ２６ 立ち下がり時のテスト動作で用いるドライブ能力
の小さなバッファ ２７ セレクタ ２８ 遅延時間検出回路 ２９ 入力信号 ３０ 制御信号 ３１ クロック信号 ３２ 出力信号 ３３ 遅延時間検出回路が出力する結果信号 ３４ ＮＯＲゲート ３５、３６、３９ ＡＮＤゲート ３７、３８ インバータ ４０ ＣＫの信号の立ち上がりにＤの値を取り込むＤフ
リップフロップDESCRIPTION OF SYMBOLS 1 Output pad 2 Buffer 3 Tri-state buffer 4 Input signal line 5 D flip-flop 6 D flip-flop output signal line 7 Data signal line 8 Clock signal line 9 Data signal input pad 10 Clock signal input pad 11 Buffer with large driving force 12 Buffer with small driving force 13 Selector 14 Delay time detection circuit 15 Input signal 16 Control signal 17 Circuit output signal 18 Clock signal 19 Result signal 21 Inverter 22 D flip-flop that takes in D value at rising of CK signal 23 AND gate 24 Buffer with large drive capability 25 Buffer with small drive capability used in test operation at rising 26 Buffer with small drive capability used in test operation at fall 27 Selector 28 Delay time detection Path 29 Input signal 30 Control signal 31 Clock signal 32 Output signal 33 Result signal output from delay time detecting circuit 34 NOR gate 35, 36, 39 AND gate 37, 38 Inverter 40 Incorporates D value at rising of signal of CK D flip flop

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 通常動作時に使用するドライブ能力の大
きなトライステートバッファとテスト動作時に使用する
ドライブ能力の小さなトライステートバッファを並列に
接続したバッファ回路と、通常動作時とテスト動作時の
モードに対してバッファを切り換える切り換え手段と、
テスト動作時において前記バッファ回路内のドライブ能
力の小さなバッファによって遅延時間が強調された出力
信号を内部クロック信号によって遅延時間を検出し、前
記ドライブ能力の大きなトライステートバッファが外部
負荷にたいして十分なドライブ能力を持っているかどう
かを検出する手段を具備することを特徴とする出力回
路。1. A buffer circuit in which a tri-state buffer having a large driving capability used in a normal operation and a tri-state buffer having a small driving capability used in a test operation are connected in parallel. Switching means for switching the buffer by
During a test operation, an output signal whose delay time is emphasized by a buffer having a small driving ability in the buffer circuit detects the delay time by an internal clock signal, and the tri-state buffer having a large driving ability has a sufficient driving ability for an external load. An output circuit, comprising: means for detecting whether or not the output circuit is provided. 【請求項２】 前記バッファ回路が通常動作時に使用す
るドライブ能力の大きなトライステートバッファと信号
の立ち上がりテスト動作時に使用するドライブ能力の小
さなトライステートバッファと信号の立ち下がりテスト
動作時に使用するドライブ能力の小さなトライステート
バッファから構成され、前記切り換え手段が、通常動作
時と信号の立ち上がりテスト動作時と信号の立ち下がり
テスト動作時のモードに対してバッファを切り換えるこ
とを特徴とする請求項１に記載の出力回路。2. The buffer circuit according to claim 1, wherein said buffer circuit has a tri-state buffer having a large drive capacity used during a normal operation, a tri-state buffer having a small drive capacity used during a signal rise test operation, and a drive state having a drive ability used during a signal fall test operation. 2. The buffer according to claim 1, comprising a small tri-state buffer, wherein the switching means switches the buffer between a normal operation mode, a signal rising test operation mode, and a signal falling test operation mode. Output circuit.