JP3307963B2 - Skew clamp - Google Patents
Skew clampInfo
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明はデジタルシステム内の一
対の信号ラインの間のスキュー、即ち歪みを減少させる
回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for reducing skew between a pair of signal lines in a digital system.
【０００２】[0002]
【従来の技術】デジタル電子システムにおいては、二つ
の信号がそれらの間において最小の遅延を持って表われ
ることが重要なことが多い。例えば、クロック及び反転
クロック、又はクロック１及びクロック２信号が互いに
充分に近いものでない場合には、システムが誤動作する
場合がある。例えこれらの二つのクロック信号が誤動作
を発生する程充分に離れていない場合であっても、それ
らの信号の間のスキュー、即ち歪みは有用なサイクル時
間を消費する場合がある。通常、良好な設計によってス
キューは可及的に最小のものへ減少され、且つシステム
速度は最大のスキューを許容することが可能な程度に妥
協される。設計上の不正確さのために、製造上のバラツ
キ及び動作上のバラツキは存在しており、従って制御さ
れることのないスキューは尚且つ問題となる場合があ
る。BACKGROUND OF THE INVENTION In digital electronic systems, it is often important that two signals appear with a minimum delay between them. For example, if the clock and inverted clock, or clock 1 and clock 2 signals are not sufficiently close to each other, the system may malfunction. Even if these two clock signals are not far enough apart to cause a malfunction, the skew or distortion between them may consume useful cycle time. Typically, a good design will reduce skew to the smallest possible and system speed will be compromised to the extent that maximum skew can be tolerated. Due to design inaccuracies, there are manufacturing and operational variations, and thus uncontrolled skew can still be problematic.
【０００３】[0003]
【発明が解決しようとする課題】本発明は、デジタルシ
ステムにおける二つのライン上の信号の間に存在する可
能性のあるスキュー、即ち歪みを減少させることを目的
とする。本発明の別の目的とするところは、二つのライ
ン上に存在する信号を検知し、且つ存在する機能乃至は
関数に依存して、これら二つのラインを同一か、又は反
転状態か、又は全く別の状態のいずれかにクランプする
ことである。本発明の更に別の目的とするところは、二
つのシステムライン上の二つのレベルを比較し且つこれ
ら二つの信号における変化を検知し、変化が存在し且つ
該レベルが同一である場合には、これら二つのラインを
共にクランプし、且つ変化が存在し且つ該レベルが異な
る場合には、これら二つのラインを反転した関係で一体
的にクランプすることである。SUMMARY OF THE INVENTION It is an object of the present invention to reduce the skew, or distortion, that can exist between signals on two lines in a digital system. It is another object of the present invention to detect signals present on two lines and, depending on the function or function present, make these two lines identical, inverted or completely inverted. Clamping to one of the different states. It is yet another object of the invention to compare two levels on two system lines and detect a change in these two signals, and if a change exists and the levels are the same, Clamping these two lines together, and if there is a change and the level is different, clamping the two lines together in an inverted relationship.
【０００４】[0004]
【課題を解決するための手段】本発明の目的は以下の態
様により達成される。デジタルシステム内の二つのライ
ンにドライバ及び／又は分離バッファを設ける。これら
二つのラインの間に伝達ゲートを結合させ、従ってそれ
がターンオンされる場合には該ラインは共にクランプさ
れ且つ該信号は真となる。これら二つのラインの間には
ラッチも結合されており、従って、ターンオンされる
と、該二つのラインは反対の位相に反転され、即ち相補
的な状態で動作する。従って、何れの信号条件下におい
ても、スキューは実質的に除去される。センサ回路がこ
れら二つのライン上の信号条件をモニタする。これら二
つのラインの両方の上の信号が変化する場合には、該セ
ンサがそれらのレベルが同一であるか又は異なるか否か
を決定する。それらのレベルが同一である場合には、転
送ゲートが動作され、従ってそれらのラインを一体的に
クランプする。二つのレベルが異なる場合には、該ラッ
チがターンオンされ、従って反転された相補的な態様で
これら二つのラインをクランプする。The object of the present invention is achieved by the following aspects. Two lines in a digital system are provided with drivers and / or separate buffers. A transmission gate is coupled between these two lines so that if it is turned on, the lines will be clamped together and the signal will be true. A latch is also coupled between the two lines, so that when turned on, the two lines are inverted to opposite phases, ie, operate in a complementary manner. Thus, under any signal condition, skew is substantially eliminated. A sensor circuit monitors the signal conditions on these two lines. If the signal on both of these two lines changes, the sensor determines whether their levels are the same or different. If the levels are the same, the transfer gate is activated, thus clamping the lines together. If the two levels are different, the latch is turned on, thus clamping the two lines in an inverted and complementary manner.
【０００５】[0005]
【実施例】図１に示した如く、ライン９及び１０は従来
のデジタルラインを表わしている。転送乃至はクロック
ラインが示されているが、デジタル回路における任意の
二つの点を意図するものとして理解すべきである。入力
端子１１はオプションのバッファ１２を駆動し、バッフ
ァ１２は一対の関数発生器１３及び１４を駆動し、関数
発生器１３及び１４の出力は、夫々、ライン９及び１０
を駆動する。オプションのバッファ１５及び１６は出力
１７及び１８を分離すべく作用し、尚出力１７及び１８
は、典型的には、コンピュータ又はマイクロプロセサに
おけるクロックラインである。クロックライン信号間の
スキュー、即ち歪みは、システム設計及び動作において
問題を発生する場合がある。理解すべきことであるが、
図面に示した種々の要素は従来技術のものであり且つデ
ジタル技術分野における当業者にとって公知のものであ
る。図示したこれらの構成要素は、任意の形態のものと
することが可能である。相補的金属酸化物半導体（ＣＭ
ＯＳ）回路が好適であるが、例えばＴ２Ｌ，Ｉ２Ｌ又は
ＥＣＬ等のようなその他の形態のものを使用することも
可能である。DESCRIPTION OF THE PREFERRED EMBODIMENTS As shown in FIG. 1, lines 9 and 10 represent conventional digital lines. Although a transfer or clock line is shown, it should be understood that any two points in a digital circuit are intended. An input terminal 11 drives an optional buffer 12, which drives a pair of function generators 13 and 14, the outputs of which are output on lines 9 and 10, respectively.
Drive. Optional buffers 15 and 16 serve to separate outputs 17 and 18, while outputs 17 and 18
Is typically a clock line in a computer or microprocessor. Skew, or distortion, between clock line signals can cause problems in system design and operation. It should be understood,
The various elements shown in the figures are of the prior art and are well known to those skilled in the digital art. These illustrated components can be in any form. Complementary metal oxide semiconductor (CM
OS) circuits are preferred, but other forms such as, for example, T 2 L, I 2 L, or ECL can be used.
【０００６】図２は、関数発生器１３及び１４が同一
（即ち真）信号を発生する場合のブロック図である。要
素１９はライン９及び１０を一体的に接続しており、従
って出力信号間のスキューを除去している。これは簡単
なスキュー除去システムとしてみることが可能である。FIG. 2 is a block diagram when the function generators 13 and 14 generate the same (ie, true) signal. Element 19 connects lines 9 and 10 together, thus eliminating skew between the output signals. This can be viewed as a simple skew removal system.
【０００７】図３は、二つの関数発生器１３及び１４′
が異なる場合のブロック図である。関数発生器１４′
は、関数発生器１３の出力に関し相補的な出力を発生す
る。従って、ライン９及び１０は相補的な信号を担持し
ている。スキュー除去器１９′は、簡単なラッチであっ
て、それはライン９及び１０が相補的であることを確保
する。FIG. 3 shows two function generators 13 and 14 '.
FIG. 9 is a block diagram in a case where is different. Function generator 14 '
Generates a complementary output with respect to the output of the function generator 13. Thus, lines 9 and 10 carry complementary signals. The deskewer 19 'is a simple latch, which ensures that lines 9 and 10 are complementary.
【０００８】図４において、一般的なデスキュー（スキ
ュー除去）システムが示されている。この場合の構成要
素は図１の構成要素と類似しているものには同一の参照
符号を使用している。デスキュー（スキュー除去）制御
２０が、ライン２１及び２２を介してデジタル信号にお
ける変化を予測すべく接続されている。それは、更に、
ライン２３及び２４を介して、ライン９及び１０上で変
化すべき信号のレベルを検知すべく接続されている。変
化が発生し且つそれらのレベルが等しい場合には、デス
キュー制御２０は、ライン２５を介して、クランプ回路
２６に対し、ライン９及び１０を一体的に真態様でロッ
クすべく指示する。これらのレベルが等しくない場合に
は、デスキュー制御２０は、クランプ回路２６に対し、
ライン２７を介して、ライン９及び１０を一体的に反転
した態様、即ち相補的な態様でロックすべく指示する。
これらのラインのうちの一本のみが変化すべき場合に
は、これらのラインはクランプされることはない。FIG. 4 shows a general deskew (skew removal) system. Components in this case that are similar to the components in FIG. 1 have the same reference numerals. A deskew control 20 is connected via lines 21 and 22 to anticipate changes in the digital signal. It also:
Connected via lines 23 and 24 to detect the level of the signal to be changed on lines 9 and 10. If a change occurs and their levels are equal, deskew control 20 via line 25 instructs clamp circuit 26 to lock lines 9 and 10 together in a true manner. If the levels are not equal, the deskew control 20
Via line 27, it is instructed to lock lines 9 and 10 in an integrally inverted or complementary manner.
If only one of these lines is to change, these lines will not be clamped.
【０００９】図５に示した如く、デスキュー制御２０
は、三個のＡＮＤゲート及び一個の比較器から構成する
ことが可能である。ＡＮＤゲート３０はライン２１及び
２２からその入力を受取り、その出力はＡＮＤゲート３
１及び３２の各々の一方の入力を駆動する。比較器３３
は、ライン２３及び２４からその入力を受取る。ＡＮＤ
ゲート３０が両方の信号が変化すべきであることを検知
し且つ比較器３３が等しい信号レベルを表わす場合に
は、ＡＮＤゲート３１はライン３４を介して活性化され
る。しかしながら、ライン２３及び２４上の信号が異な
る場合には、比較器３３はライン３５を介してＡＮＤゲ
ート３２を活性化させる。[0009] As shown in FIG.
Can be composed of three AND gates and one comparator. AND gate 30 receives its input from lines 21 and 22 and its output is AND gate 3
Drive one input of each of 1 and 32. Comparator 33
Receives its input from lines 23 and 24. AND
If gate 30 detects that both signals are to change and comparator 33 indicates an equal signal level, AND gate 31 is activated via line 34. However, if the signals on lines 23 and 24 are different, comparator 33 activates AND gate 32 via line 35.
【００１０】ＡＮＤゲート３１が活性化されると、それ
はライン２５を介して、クランプ回路２６内のスイッチ
３６をターンオンさせる。この状態において、スイッチ
３６はライン９及び１０を一体的に真態様にロックし、
その際にスキューを除去する。ＡＮＤゲート３２が活性
化されると、それはスイッチ３７及び３８をターンオン
させる。このことは、インバータ３９及び４０をラッチ
形態に接続させ、従ってそれらはライン９及び１０を反
転した状態にロックする。従って、ライン９及び１０の
スキューは相補的信号に対して除去される。When AND gate 31 is activated, it turns on switch 36 in clamp circuit 26 via line 25. In this state, switch 36 locks lines 9 and 10 together in a true manner,
At this time, the skew is removed. When AND gate 32 is activated, it turns on switches 37 and 38. This connects inverters 39 and 40 in a latched configuration, so they lock lines 9 and 10 in an inverted state. Thus, the skew on lines 9 and 10 is eliminated for the complementary signal.
【００１１】図６は本発明の別の実施例を示した概略ブ
ロック図である。入力端１１における論理入力がバッフ
ァインバータ１２及びバッファ１３Ａを介して二本のラ
イン９及び１０を駆動して一対の出力を発生させ、その
内の一方は該入力の真のものであり且つ他方の出力は二
進（即ち、２で割算）出力である。本回路は、＋側を端
子４３へ接続し且つ−側を接地端子４４へ接続したＶ
ＣＣ電源から動作する。本回路における構成要素が図４
及び５の構成要素と同一のものである場合には、同一の
参照番号が使用されている。FIG. 6 is a schematic block diagram showing another embodiment of the present invention. A logical input at input 11 drives two lines 9 and 10 via buffer inverter 12 and buffer 13A to produce a pair of outputs, one of which is true of the input and the other of which is true. The output is a binary (ie, divide by 2) output. In this circuit, the V side having the + side connected to the terminal 43 and the − side connected to the ground terminal 44 is
Operates from CC power. The components in this circuit are shown in FIG.
Identical reference numerals have been used for components that are identical to those of FIGS.
【００１２】関数発生器１３Ａは、一対のインバータか
ら構成されており、それは、２対１の信号周波数分割を
発生するラッチとドライバ要素から構成されている関数
発生器１４Ａの信号遅延と近似した信号遅延を発生させ
る。ＡＮＤゲート３１は転送ゲートとして示してあるス
イッチ３６を動作する出力ライン２５を有している。ス
イッチ３６はそのＰチャンネルトランジスタ入力をライ
ン２５から直接的に駆動させ、且つインバータ４５はＮ
チャンネル要素を駆動する。従って、ライン２５が低で
ある場合には、スイッチ３６がオンであり、その際にラ
イン９及び１０を一体的に接続させる。ＡＮＤゲート３
１は、図示した如く、ライン９及び１０から直接的に入
力を受取る。The function generator 13A is composed of a pair of inverters. The signal generator 13A has a signal approximating the signal delay of the function generator 14A composed of a latch for generating a two-to-one signal frequency division and a driver element. Create a delay. The AND gate 31 has an output line 25 that operates a switch 36 shown as a transfer gate. Switch 36 drives its P-channel transistor input directly from line 25, and inverter 45
Drive channel elements. Thus, when line 25 is low, switch 36 is on, thereby connecting lines 9 and 10 together. AND gate 3
1 receives input directly from lines 9 and 10, as shown.
【００１３】スイッチ３７及び３８の各々はトランスミ
ッション（転送）ゲートであり、それらは、ターンオン
されると、インバータ３９及び４０を接続してライン９
及び１０を相補的に接続させるラッチを形成する。スイ
ッチ３７及び３８は、それらのＰチャンネル要素をライ
ン２７から直接的に駆動させ、且つインバータ４６はＮ
チャンネル要素を駆動する。ライン２７が高であると、
スイッチ３７及び３８は両方共オンであり、且つライン
９及び１０は相補的な関係に強制的にセットされる。一
つの重要な事項としては、インバータ４０がＡＮＤゲー
ト３２の左側の入力を駆動して比較器３３の機能を与え
ていることである。Each of switches 37 and 38 is a transmission gate which, when turned on, connects inverters 39 and 40 to line 9
And 10 are connected in a complementary manner. Switches 37 and 38 drive their P-channel elements directly from line 27 and inverter 46
Drive channel elements. If line 27 is high,
Switches 37 and 38 are both on and lines 9 and 10 are forced to a complementary relationship. One important matter is that the inverter 40 drives the left input of the AND gate 32 to provide the function of the comparator 33.
【００１４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、ＣＭＯＳ構成を使用して好適実施例につい
て説明したが、その他の回路形態のものを使用すること
が可能であることは勿論である。Although specific embodiments of the present invention have been described in detail above, the present invention should not be limited to only these specific examples, but may be variously modified without departing from the technical scope of the present invention. Of course is possible. For example, although the preferred embodiment has been described using a CMOS configuration, it is a matter of course that other circuit forms can be used.
【図１】 従来の２ラインデジタルトランスミッション
（転送）システムを示したブロック図。FIG. 1 is a block diagram showing a conventional two-line digital transmission (transfer) system.
【図２】 本発明の簡単化した構成を示したブロック
図。FIG. 2 is a block diagram showing a simplified configuration of the present invention.
【図３】 本発明の別の実施例を簡単化した形態で示し
たブロック図。FIG. 3 is a block diagram showing another embodiment of the present invention in a simplified form.
【図４】 本発明の詳細なブロック図。FIG. 4 is a detailed block diagram of the present invention.
【図５】 図４のデスキュー制御及びクランプブロック
の詳細なブロック図。FIG. 5 is a detailed block diagram of the deskew control and clamp block of FIG. 4;
【図６】 真状態及び二進状態において動作する２ライ
ンシステムを示した本発明に基づくスキュークランプの
概略ブロック図。FIG. 6 is a schematic block diagram of a skew clamp according to the present invention showing a two-line system operating in a true state and a binary state.
９，１０ ライン １１ 入力端子 １２ バッファ １３，１４ 関数発生器 １５，１６ バッファ １７，１８ 出力 ２０ デスキュー（スキュー除去）制御 ２６ デスキュークランプ 9, 10 lines 11 input terminals 12 buffers 13, 14 function generators 15, 16 buffers 17, 18 outputs 20 deskew (skew removal) control 26 deskew clamp
Claims (7)
それぞれ現れる１対のデジタル信号の間のスキューを減
少させる回路において、 前記１対のライン間に結合されており第１の信号に応答
して前記１対のデジタル信号を強制的に同一の電位とさ
せる第１の手段と、 前記１対のライン間に結合されており第２の信号に応答
して前記１対のデジタル信号を強制的に相互に反転され
た電位とさせる第２の手段と、 前記１対のライン上の前記１対のデジタル信号が変化す
べきか否かを予測し、予測信号を出力する予測手段と、 前記１対のライン上の前記１対のデジタル信号のレベル
を検知し、検知信号を出力する検知手段と、 前記予測信号と前記検知信号とに応答して、前記第１の
信号を前記第１の手段に、又は、前記第２の信号を前記
第２の手段に、選択的に供給する制御手段と、 を有することを特徴とする回路。1. A circuit for reducing skew between a pair of digital signals each appearing on a pair of lines in a digital system, the circuit being coupled between the pair of lines and responsive to a first signal. First means for forcing the pair of digital signals to have the same potential, and forcing the pair of digital signals in response to a second signal between the pair of lines. A second means for making the potentials inverted to each other, a prediction means for predicting whether or not the pair of digital signals on the pair of lines should change, and outputting a prediction signal; Detecting means for detecting the level of the pair of digital signals on the line and outputting a detection signal; and responding to the prediction signal and the detection signal, the first signal to the first means. Or the second signal is converted to the second signal The stage, the circuit characterized by having a selectively supplying control means.
のデジタル信号が変化すべきであり、かつ前記２つのデ
ジタル信号が異なるレベルにあるべき場合には、前記制
御手段は前記第２の信号を前記第２の手段に供給するこ
とを特徴とする回路。2. The circuit of claim 1, wherein if the pair of digital signals is to change and the two digital signals are at different levels, the control means may control the second digital signal. A circuit for providing a signal to said second means.
の手段は、前記１対のライン間に結合されているスイッ
チを有することを特徴とする回路。3. The circuit according to claim 1, wherein the first
Means, comprising a switch coupled between said pair of lines.
ッチは、ＣＭＯＳ伝達ゲートから構成されていることを
特徴とする回路。4. The circuit according to claim 3, wherein said switch comprises a CMOS transmission gate.
の手段は、前記１対のライン間に結合されている第１の
インバータ及び第１の直列スイッチと、前記第１のイン
バータと第１のスイッチとに対向的な関係で結合されて
いる第２のインバータ及び第２の直列スイッチと、前記
第１及び第２のスイッチを前記第２の信号により同期的
に動作させる手段と、を有することを特徴とする回路。5. The circuit according to claim 2, wherein the second
Means includes a first inverter and a first series switch coupled between the pair of lines, and a second inverter coupled in an opposing relationship to the first inverter and the first switch. And a means for operating the first and second switches synchronously by the second signal.
及び第２の直列スイッチは、ＣＭＯＳ伝達ゲートである
ことを特徴とする回路。6. The circuit according to claim 5, wherein the first
And the second series switch is a CMOS transmission gate.
のラインは、前記１対のデジタル信号を供給する関数発
生回路から駆動され、前記予測手段及び前記検知手段
は、前記関数発生回路に組み込まれていることを特徴と
する回路。7. The circuit according to claim 2, wherein said pair of lines is driven by a function generating circuit that supplies said pair of digital signals, and said predicting means and said detecting means are connected to said function generating circuit. A circuit characterized by being incorporated.
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