JP2924351B2 - Image synthesis display method and apparatus - Google Patents
Image synthesis display method and apparatusInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はワ−クステーション等の
コンピュータグラフィックスを表示する表示画面に、テ
レビジョンカメラやビデオテープレコーダから入力した
ビデオ信号を合成表示する画像合成表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image synthesizing display device for synthesizing and displaying a video signal input from a television camera or a video tape recorder on a display screen for displaying computer graphics such as a work station.
【０００２】コンピュータグラフィックスとビデオ信号
とを、スーパインポーズやマルチウィンドウなどによる
画面合成表示を行うことにより、マルチメディアプレゼ
ンテーションや遠隔電子会議に活用できるワ−クステー
ションへの適用が考えられる。2. Description of the Related Art An application to a workstation which can be utilized for a multimedia presentation or a remote electronic conference by simulating and displaying computer graphics and a video signal by superimposing or multi-window is considered.
【０００３】[0003]
【従来の技術】従来は、特開平2−222029 号公報に記載
があるようにビデオ信号を入力しディジタル画像データ
に変換するビデオ入力部、ビデオ入力部の出力するディ
ジタル画像データを格納する第１のフレームメモリ、第
１のフレームメモリの出力または静止画を格納する第２
のフレームメモリ、第２のフレームメモリの出力をビデ
オ信号に変換し出力するビデオ出力部、第２のフレーム
メモリに静止画を入力する信号バスと第１のフレームメ
モリの出力または静止画を第２のフレームメモリへ書き
込む制御を行うＣＰＵとから構成される。2. Description of the Related Art Conventionally, as described in Japanese Patent Application Laid-Open No. 2-222029, a video input section for inputting a video signal and converting it into digital image data, and a first section for storing digital image data output from the video input section. Frame memory, second frame memory for storing the output of the first frame memory or the still image
A video output unit for converting the output of the second frame memory into a video signal and outputting the video signal; a signal bus for inputting a still image to the second frame memory; And a CPU that controls writing to the frame memory.
【０００４】上記の構成において、入力するビデオ信号
を第１のフレームメモリに格納し、記憶された画像デー
タを十分早く第２のフレームメモリへ転送することによ
り、ＣＰＵが静止画を第２のフレームメモリへ書き込む
時間を確保するものである。In the above arrangement, the CPU stores a still image in the second frame memory by storing the input video signal in the first frame memory and transferring the stored image data to the second frame memory sufficiently quickly. This is to secure time for writing to the memory.
【０００５】[0005]
【発明が解決しようとする課題】上記の従来技術では、
第１のフレームメモリはビデオ信号の入力専用に、第２
のフレームメモリはビデオ信号の出力専用に用いている
ため、ビデオ信号を表示しないときビデオ信号の入力専
用フレームメモリは使用されず、他への活用方法、例え
ば出力専用フレームメモリへの転用等が考慮されていな
かった。In the above prior art,
The first frame memory is dedicated to inputting a video signal, and the second
Since the frame memory is exclusively used for outputting the video signal, the video signal input-only frame memory is not used when the video signal is not displayed, and other utilization methods, such as conversion to the output-only frame memory, are considered. Had not been.
【０００６】本発明の目的は、同一のメモリが入力用の
メモリと出力用のメモリとを兼用しまた、フレームメモ
リサイズの拡張の容易は画像合成表示装置及び方法を提
供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an image synthesizing and displaying apparatus and method in which the same memory is used both as an input memory and an output memory, and the frame memory size can be easily expanded.
【０００７】[0007]
【課題を解決するための手段】前記目的はビデオ信号を
画像データに変換するビデオ入力部と、複数のフレーム
メモリと、フレームメモリに記憶された画像データを出
力するビデオ出力部と、予め複数のフレームメモリをビ
デオ入力部又は出力部のいずれに接続するか否かを選択
制御する制御部と、ＣＰＵと、ＣＰＵによって制御さ
れ、入力された図形データを画素データに展開し制御部
によって出力部に接続されたフレームメモリに書き込み
又は制御部によってビデオ入力部に接続されたフレーム
メモリに記憶された画像データを読み出し加工し、制御
部によって出力部に接続されたフレームメモリに書込み
を行う画像描画部とを有することにより達成することが
できる。 The object is to convert a video signal.
Video input section for converting to image data and multiple frames
Memory and image data stored in the frame memory.
Video output unit and multiple frame memories in advance.
Select whether to connect to video input or output
A control unit for controlling, a CPU, and a control unit controlled by the CPU.
The input graphic data is expanded into pixel data and
Writes to the frame memory connected to the output unit
Or a frame connected to the video input by the controller
Reads and processes image data stored in memory and controls
Write to the frame memory connected to the output unit by the unit
Can be achieved by having an image drawing unit that performs
it can.
【０００８】[0008]
【作用】本発明によれば、複数の同一構造を有するフレ
ームメモリ構成単位は制御部により入力されたビデオ信
号を画像データに変換するビデオ入力部又はフレームメ
モリ構成単位に記憶された画像データを表示部に出力す
るビデオ出力部への接続が制御され、各々任意数設定さ
れる。ビデオ入力部に接続されたフレームメモリ構成単
位から画像描画部により画像データを読み出し加工を行
いビデオ出力部に接続されたフレームメモリ構成単位に
書き込むことにより、ＣＰＵにて管理される図形データ
とビデオ信号とが合成される。According to the present invention, a plurality of frame memory constituent units having the same structure display image data stored in a video input unit or a frame memory constituent unit for converting a video signal input by the control unit into image data. The connection to the video output unit for output to the unit is controlled, and each is set to an arbitrary number. Graphic data and video signals managed by the CPU by reading and processing image data from the frame memory constituent unit connected to the video input unit by the image drawing unit and writing it to the frame memory constituent unit connected to the video output unit Are synthesized.
【０００９】尚フレームメモリ構成単位とは、複数のフ
レームメモリによりフレームメモリをなす場合の個々の
フレームメモリのことを指すものとする。Note that the frame memory constituent unit indicates an individual frame memory when a plurality of frame memories form a frame memory.
【００１０】[0010]
【実施例】以下、図面を参照しながら本発明の実施例を
詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１１】図１は本発明の第１の実施例を示す構成ブ
ロック図である。１から８は同じ構成を持つフレームメ
モリ構成単位、１１はビデオ信号を入力しディジタル画
像データに変換した後、フレームメモリ構成単位１，
２，３，４，５，６，７，８へ出力するビデオ入力部、
１２はビデオ信号を入力しフレーム同期を検出した後、
フレームメモリ構成単位１，２，３，４，５，６，７，
８へ出力するフレーム同期検出部、１３はフレームメモ
リ構成単位１，２，３，４，５，６，７，８の記憶内容
を読み出しビデオ信号に変換するビデオ出力部、１４は
出力するビデオ信号のフレーム同期信号を発生しフレー
ムメモリ構成単位１，２，３，４，５，６，７，８およ
びビデオ出力部１３に出力するフレーム同期発生部、１
５はフレームメモリ構成単位１，２，３，４，５，６，
７，８の各々がビデオ入力部１１またはビデオ出力部１
３のいずれに接続するかを選択制御する制御部、１６は
後述の信号バスより受け取ったコンピュータグラフィッ
クスの図形データを画素データに展開しフレームメモリ
構成単位１，２，３，４，５，６，７，８に書き込む画
像描画部、１７は後述のＣＰＵからの制御情報を制御部
１５に出力しかつCPUからの図形データを画像描画部１
６に出力する信号バス、１８はＣＰＵである。制御部１
５は後述するようにその内部に制御テーブルを持ち、あ
るフレームメモリ構成単位がビデオ入力部１１またはビ
デオ出力部１３のいずれとの接続を選択したかを登録し
ておく。画像描画部１６はフレームメモリ構成単位１，
２，３，４，５，６，７，８に常時アクセス可能であ
る。FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention. Reference numerals 1 to 8 denote frame memory constituent units having the same structure, 11 denotes a frame memory constituent unit after inputting a video signal and converting it into digital image data.
A video input section for outputting to 2, 3, 4, 5, 6, 7, 8;
12 receives a video signal and detects frame synchronization,
Frame memory constituent units 1, 2, 3, 4, 5, 6, 7,
8, a frame synchronization detection unit 13 for outputting to the video memory unit 13, a video output unit for reading out the stored contents of the frame memory constituent units 1, 2, 3, 4, 5, 6, 7, and 8 and converting it into a video signal; A frame synchronization generator, which generates a frame synchronization signal and outputs it to frame memory constituent units 1, 2, 3, 4, 5, 6, 7, 8 and a video output unit 13.
5 is a frame memory constituent unit 1, 2, 3, 4, 5, 6,
7 and 8 are each a video input unit 11 or a video output unit 1
3, a control unit 16 for selectively controlling which of the three is connected, develops graphic data of computer graphics received from a signal bus to be described later into pixel data, and forms frame memory constituent units 1, 2, 3, 4, 5, 6 , 7 and 8 for outputting control information from the CPU to the control unit 15 and drawing graphic data from the CPU to the image drawing unit 1.
A signal bus for outputting to 6 and 18 is a CPU. Control unit 1
Reference numeral 5 has a control table therein, as described later, and registers whether a certain frame memory configuration unit has selected connection to the video input unit 11 or the video output unit 13. The image drawing unit 16 includes a frame memory constituent unit 1,
2, 3, 4, 5, 6, 7, and 8 are always accessible.
【００１２】このように、各々のフレームメモリ構成単
位はビデオ入力部またはビデオ出力部への接続が選択で
きるため、同一のフレームメモリ構成単位が入力用のメ
モリにも出力用のメモリにもなりうる。As described above, since connection to the video input unit or the video output unit can be selected for each frame memory constituent unit, the same frame memory constituent unit can be both an input memory and an output memory. .
【００１３】また、フレームメモリ構成単位を複数個用
意ししかもそれぞれが同一の構成を持つため、フレーム
メモリサイズの拡張が容易である。そして、入力するビ
デオ信号が高精細な場合はビデオ入力部との接続を選択
するフレームメモリ構成単位の個数を増加させ、出力す
るビデオ信号が高精細な場合はビデオ出力部との接続を
選択するフレームメモリ構成単位の個数を増加させると
いう使い方が可能である。このように、必要に応じてビ
デオ入力部との接続を選択するフレームメモリ構成単位
の個数と、ビデオ出力部との接続を選択するフレームメ
モリ構成単位の個数とを各々任意個数に設定可能であ
る。Also, since a plurality of frame memory constituent units are prepared and each has the same structure, the frame memory size can be easily expanded. When the input video signal is high definition, the number of frame memory constituent units for selecting connection with the video input unit is increased, and when the output video signal is high definition, connection with the video output unit is selected. A method of increasing the number of frame memory constituent units is possible. In this manner, the number of frame memory constituent units for selecting connection to the video input unit and the number of frame memory constituent units for selecting connection to the video output unit can be set to any numbers as needed. .
【００１４】図２は、本発明の適用例を示す構成ブロッ
ク図である。図１と同一の構成なので同一の番号を用い
る。１から８は同じ構成を持つフレームメモリ構成単
位、１１はビデオ信号を入力しディジタル画像データに
変換した後、線１１ａを介してフレームメモリ構成単位
１，２，３，４，５，６，７，８へ出力するビデオ入力
部、１２はビデオ信号を入力しフレーム同期を検出した
後、フレームメモリ構成単位１，２，３，４，５，６，
７，８へ出力するフレーム同期検出部、１３はフレーム
メモリ構成単位１，２，３，４，５，６，７，８の記憶
内容を線１３ａを介して読み出しビデオ信号に変換する
ビデオ出力部、１４は出力するビデオ信号のフレーム同
期信号を発生しフレームメモリ構成単位１，２，３，
４，５，６，７，８およびビデオ出力部１３に出力する
フレーム同期発生部、１５はフレームメモリ構成単位
１，２，３，４，５，６，７，８の各々がビデオ入力部
１１またはビデオ出力部１３のいずれに接続するかを選
択制御する制御部、１６は後述の信号バスより受け取っ
たコンピュータグラフィックスの図形データを画素デー
タに展開しフレームメモリ構成単位１，２，３，４，
５，６，７，８に書き込む画像描画部、１７は後述のＣ
ＰＵからの制御情報を制御部１５に出力しかつＣＰＵか
らの図形データを画像描画部１６に出力する信号バス、
１８はＣＰＵである。制御部１５は後述するようにその
内部に制御テーブルを持ち、あるフレームメモリ構成単
位がビデオ入力部１１またはビデオ出力部１３のいずれ
との接続を選択したかを登録しておく。また、制御部１
５は線１１ｂを介してビデオ入力部１１の対応すべき画
像データの仕様を指示し、１３ｂを介してビデオ出力部
１３の対応すべき画像データの仕様を指示する。画像描
画部１６はフレームメモリ構成単位１，２，３，４，
５，６，７，８に常時アクセス可能である。FIG. 2 is a configuration block diagram showing an application example of the present invention. Since the configuration is the same as that of FIG. 1, the same numbers are used. Reference numerals 1 to 8 denote frame memory constituent units having the same configuration, 11 denotes a frame memory constituent unit 1, 2, 3, 4, 5, 6, 7 via a line 11a after inputting a video signal and converting it into digital image data. , 8 for inputting a video signal and detecting frame synchronization, and thereafter, the frame memory constituent units 1, 2, 3, 4, 5, 6,
A frame synchronization detection unit 13 for outputting to the frames 7 and 8; a video output unit 13 for reading out the storage contents of the frame memory constituent units 1, 2, 3, 4, 5, 6, 7, and 8 via a line 13a and converting the read out contents into a video signal , 14 generate a frame synchronizing signal of the video signal to be output and generate frame memory constituent units 1, 2, 3,
4, 5, 6, 7, 8 and a frame synchronization generator for outputting to the video output unit 13; 15 is a frame memory constituent unit 1, 2, 3, 4, 5, 6, 7, and 8 each being a video input unit 11; Alternatively, a control unit 16 for selectively controlling which one of the video output units 13 to connect to is expanded into computer graphics graphic data received from a signal bus, which will be described later, into pixel data to form frame memory constituent units 1, 2, 3, and 4. ,
Image drawing units for writing in 5, 6, 7, and 8;
A signal bus for outputting control information from the PU to the control unit 15 and outputting graphic data from the CPU to the image drawing unit 16;
18 is a CPU. The control unit 15 has a control table therein as described later, and registers whether a certain frame memory configuration unit has selected connection to the video input unit 11 or the video output unit 13. Control unit 1
Reference numeral 5 designates the specification of the corresponding image data of the video input unit 11 via the line 11b, and specifies the specification of the corresponding image data of the video output unit 13 via the line 13b. The image drawing unit 16 includes the frame memory constituent units 1, 2, 3, 4,
5, 6, 7, and 8 can always be accessed.
【００１５】図示するように、フレームメモリ構成単位
１，２，３，４の計４つがビデオ入力部１１に、フレー
ムメモリ構成単位５，６，７，８の計４つがビデオ出力
部１３への接続を選択した状態になっている。以下、ビ
デオ入力部およびビデオ出力部にフレームメモリ構成単
位を各々４つ分配した場合を例に取り説明を続ける。As shown in the figure, a total of four frame memory units 1, 2, 3, and 4 are connected to the video input unit 11, and a total of four frame memory units 5, 6, 7, and 8 are connected to the video output unit 13. The connection has been selected. Hereinafter, the description will be continued with an example in which four frame memory constituent units are distributed to the video input unit and the video output unit.
【００１６】図３は図２における全フレームメモリ構成
単位のメモリアドレスマップである。FIG. 3 is a memory address map of all frame memory constituent units in FIG.
【００１７】図示するように、画像描画部のアクセスに
関し、全フレームメモリ構成単位のアドレスが（０）か
ら（８ｎ−１）までの単一のメモリ空間にマッピングさ
れている。各々のフレームメモリ構成単位にはｎアドレ
スが割当てられる。各々のｎアドレスは、対応するフレ
ームメモリ構成単位をビデオ入力部１１に接続すればビ
デオ信号の入力側として使用できる。逆に、ビデオ出力
部１３に接続すればビデオ信号の出力側として使用する
ことが可能である。As shown in the figure, with respect to the access of the image drawing unit, the addresses of all frame memory constituent units are mapped in a single memory space from (0) to (8n-1). Each frame memory constituent unit is assigned n addresses. Each of the n addresses can be used as a video signal input side by connecting a corresponding frame memory configuration unit to the video input unit 11. Conversely, if it is connected to the video output unit 13, it can be used as the video signal output side.
【００１８】図４は、コンピュータグラフィックスとビ
デオ信号との合成方法について説明するフローチャート
である。ステップ５０１では、ビデオ入力部１１との接
続を選択したフレームメモリ構成単位１，２，３，４に
ビデオ信号が入力され書き込まれる。ステップ５０２で
は画像描画部１６が、フレームメモリ構成単位１，２，
３，４に記憶されている画像データの読み出しを行う、
ステップ５０３で読み出した画像データに対してテキス
チャーマッピング等の数値計算による加工を行い、ステ
ップ５０５で加工後の画像データをビデオ出力部との接
続を選択したフレームメモリ構成単位５，６，７，８に
書き込む。ステップ５０４では画像描画部１６は、テキ
スチャーマッピング等の数値計算後の画像データを張り
付ける３次元図形も、ビデオ出力部との接続を選択した
フレームメモリ構成単位５，６，７，８に書き込む。こ
れにより、コンピュータグラフィックスとビデオ信号と
を合成し、ビデオ信号として出力することができる。こ
のような処理の結果、図５に示すようなコンピュータグ
ラフィックスとビデオ信号とを合成した後の表示画面が
得られるものである。FIG. 4 is a flowchart for explaining a method of synthesizing computer graphics and a video signal. In step 501, a video signal is input and written to the frame memory constituent units 1, 2, 3, and 4 for which connection to the video input unit 11 has been selected. In step 502, the image drawing unit 16 determines that the frame memory
Read out the image data stored in 3, 4;
In step 503, the image data read out is processed by numerical calculation such as texture mapping, and in step 505, the processed image data is connected to the video output unit in the frame memory constituent units 5, 6, 7, 8 Write to. In step 504, the image drawing unit 16 also writes the three-dimensional figure to which the image data after the numerical calculation such as the texture mapping is attached to the frame memory constituent units 5, 6, 7, and 8 for which the connection with the video output unit is selected. Thus, the computer graphics and the video signal can be combined and output as a video signal. As a result of such processing, a display screen after combining computer graphics and video signals as shown in FIG. 5 is obtained.
【００１９】図６は、フレームメモリ構成単位とビデオ
入力部またはビデオ出力部との接続を管理するための制
御テーブルである。本制御テーブルは制御部１５に保管
される。FIG. 6 is a control table for managing the connection between the frame memory configuration unit and the video input unit or video output unit. This control table is stored in the control unit 15.
【００２０】本実施例では、入力バッファをダブルバッ
ファにて構成している。フレームメモリ構成単位１，２
をダブルバッファａに、フレームメモリ構成単位３，４
をダブルバッファｂに割当てる。一方、出力バッファも
ダブルバッファにて構成している。フレームメモリ構成
単位５，６をダブルバッファａに、フレームメモリ構成
単位７，８をダブルバッファｂに割当てる。In this embodiment, the input buffer is constituted by a double buffer. Frame memory constituent units 1 and 2
In the double buffer a and the frame memory constituent units 3, 4
To the double buffer b. On the other hand, the output buffer is also constituted by a double buffer. The frame memory constituent units 5, 6 are allocated to the double buffer a, and the frame memory constituent units 7, 8 are allocated to the double buffer b.
【００２１】制御テーブルへの登録を変更し、複数のフ
レームメモリ構成単位の組み合わせを切り換えることに
よって、シングルバッファ，ダブルバッファ，トリプル
バッファのいずれとしてもフレームメモリ構成単位を使
用することを可能である。By changing the registration in the control table and switching the combination of a plurality of frame memory constituent units, it is possible to use the frame memory constituent unit as any of a single buffer, a double buffer, and a triple buffer.
【００２２】図７は、画素インタリーブの有無に対する
フレームメモリの構成を説明するための図である。FIG. 7 is a diagram for explaining the configuration of the frame memory for the presence or absence of pixel interleaving.
【００２３】フレームメモリ構成単位１，２の組み合わ
せを例に説明する。ここでは、１つのフレームメモリ構
成単位のサイズを、縦５１２画素，横１０２４画素，奥
行き８ビットとする。画素インタリーブの無い時は各々
のフレームメモリ構成単位は単独でも画像データを格納
できるが、同図では２つのフレームメモリ構成単位を奥
行き方向に重ね合わせ、縦５１２画素，横１０２４画
素，奥行き１６ビットのフレームメモリとして使用する
例を示す。画素インタリーブの有る時は縦１０２４画
素，横１０２４画素，奥行き８ビットの画像データの隣
合う２画素をそれぞれのフレームメモリ構成単位に記憶
する。The combination of the frame memory constituent units 1 and 2 will be described as an example. Here, the size of one frame memory configuration unit is 512 pixels in length, 1024 pixels in width, and 8 bits in depth. When there is no pixel interleaving, each frame memory constituent unit can store image data by itself, but in the figure, two frame memory constituent units are superimposed in the depth direction to form 512 vertical pixels, 1024 horizontal pixels, and 16 bits deep. An example in which the memory is used as a frame memory will be described. When there is pixel interleaving, two adjacent pixels of 1024 vertical pixels, 1024 horizontal pixels, and 8-bit depth image data are stored in each frame memory configuration unit.
【００２４】画素インタリーブの有無は図６に示す制御
テーブルに登録しておく。The presence or absence of pixel interleaving is registered in the control table shown in FIG.
【００２５】画素インタリーブの有無をフレームメモリ
構成単位毎に切り換え得ることにより、並列アクセスに
より高速書き込み読み出しが必要でかつ画像サイズの大
きいビデオ信号と、書き込み読み出しが十分に長くかつ
画像サイズの小さなビデオ信号とに、フレームメモリサ
イズとアクセス速度とを最適化できる。Since the presence / absence of pixel interleaving can be switched for each frame memory constituent unit, a video signal requiring high-speed writing and reading and large image size by parallel access, and a video signal having sufficiently long writing and reading and small image size are required. In addition, the frame memory size and the access speed can be optimized.
【００２６】図８は、ビデオ入力部の構成ブロック図で
ある。７１はＮＴＳＣ信号をＹＵＶ信号に変換するＮＴ
ＳＣデコーダ、７２はＹＵＶ信号をＲＧＢ信号に変換す
る変換マトリックス、７３はＲＧＢ信号をより限定した
ビット数の画像データに変換するカラーテーブル、７４
は画素インタリーブに応じて画像データの並列化を行う
直並列変換部、７５はＹＵＶ信号，ＲＧＢ信号、および
ＲＧＢ信号を限定したビット数の画像データからいずれ
か１つを線１１ｂの制御信号に基づき選択する。選択部
から出力する画像データは線１１ａを介してフレームメ
モリ構成単位に接続する。FIG. 8 is a block diagram showing the configuration of the video input unit. Reference numeral 71 denotes an NT that converts an NTSC signal into a YUV signal.
SC decoder, 72 is a conversion matrix for converting YUV signals to RGB signals, 73 is a color table, which converts RGB signals into image data of a more limited number of bits, 74
Is a serial-to-parallel conversion unit that parallelizes image data according to pixel interleaving, and 75 is a YUV signal, an RGB signal, or one of image data of a limited number of bits of an RGB signal based on a control signal of a line 11b. select. The image data output from the selection unit is connected to the frame memory configuration unit via the line 11a.
【００２７】本実施例では入力するビデオ信号として、
日本および米国でテレビジョン信号に使用しているＮＴ
ＳＣ信号を想定している。しかしながら、欧州のテレビ
ジョン信号であるＰＡＬの場合やＨＤＴＶの場合でも、
ＮＴＳＣデコーダ７１を各々の専用のデコーダに取り替
えれば対応が可能である。In this embodiment, as an input video signal,
NT used for television signals in Japan and the United States
An SC signal is assumed. However, even in the case of PAL or HDTV which is a European television signal,
This can be achieved by replacing the NTSC decoder 71 with a dedicated decoder.
【００２８】図９は、ビデオ出力部の構成ブロック図で
ある。８１はフレームメモリ構成単位から入力した画像
データが、ＹＵＶ信号，ＲＧＢ信号、およびＲＧＢ信号
を限定したビット数の画像データのいずれであるかを線
１３ｂの制御信号に基づき選択する選択部、１３ａはフ
レームメモリ構成単位からの画像データを選択部８１に
入力する信号線、８２は画素インタリーブに応じて画像
データの直列化を行う並直列変換部、８３はより限定し
たビット数の画像データをＲＧＢ信号に変換するカラー
テーブル、８４はＲＧＢ信号をＹＵＶ信号に変換する変
換マトリックス、８５はＹＵＶ信号をＮＴＳＣ信号に変
換するＮＴＳＣエンコーダである。FIG. 9 is a block diagram showing the configuration of the video output unit. A selection unit 81 selects whether the image data input from the frame memory constituent unit is a YUV signal, an RGB signal, or image data of a limited number of bits of the RGB signal based on the control signal on the line 13b. A signal line for inputting image data from the frame memory constituent unit to the selection unit 81, a parallel / serial conversion unit 82 for serializing image data according to pixel interleaving, and an image signal 83 for converting image data of a more limited number of bits into RGB signals , A conversion matrix for converting RGB signals to YUV signals, and an NTSC encoder for converting YUV signals to NTSC signals.
【００２９】本実施例では出力するビデオ信号として、
ＮＴＳＣ信号を想定している。しかしながら、ＰＡＬの
場合やＨＤＴＶの場合でも、ＮＴＳＣエンコーダ８５を
各々の専用のエンコーダに取り替えれば対応が可能であ
る。In this embodiment, the output video signal is
An NTSC signal is assumed. However, even in the case of PAL or HDTV, it is possible to cope by replacing the NTSC encoder 85 with each dedicated encoder.
【００３０】図１０は、フレームメモリ構成単位の構成
ブロック図である。９１はランダムポート、９２はラン
ダムアクセスメモリ（ＲＡＭ）、９３はシリアルポー
ト、９４はビデオ出力部に接続するための切断可能なバ
ッファ、９５はビデオ入力部に接続するための切断可能
なバッファ、このバッファ９４，９５は制御部１５によ
り、ビデオ入力部又は出力部のいずれに接続するか選択
制御された際の接続の切替えを行うものでありまた後述
する図１１の説明に記したように画像描画部１６からの
メモリへのアクセスの際に、メモリへのデータ入力を防
ぐため、切断するよう動作するものである。９６はバッ
ファ９４の切断を制御する条件判断部、９７はバッファ
９５の切断を制御する条件判断部、９８は入出力設定レ
ジスタ、９９は入力ビデオ信号のフレーム同期信号また
は出力ビデオ信号のフレーム同期信号とを切り換える選
択器、１００は更新要求レジスタ、１０１は更新確認レ
ジスタ、１０２は同期調整部、１０３はコマ落し比率レ
ジスタ、１０４はシフトレジスタ、１０５はコマ落し完
了レジスタである。FIG. 10 is a configuration block diagram of a frame memory configuration unit. 91 is a random port, 92 is a random access memory (RAM), 93 is a serial port, 94 is a disconnectable buffer for connecting to a video output, and 95 is a disconnectable buffer for connecting to a video input. The buffers 94 and 95 perform connection switching when the control unit 15 selectively controls connection to either the video input unit or the output unit, and performs image drawing as described later with reference to FIG. When the unit 16 accesses the memory, it operates to disconnect the data in order to prevent data input to the memory. Reference numeral 96 denotes a condition determining unit for controlling disconnection of the buffer 94, 97 denotes a condition determining unit for controlling disconnection of the buffer 95, 98 denotes an input / output setting register, and 99 denotes a frame synchronization signal of an input video signal or a frame synchronization signal of an output video signal. 100 is an update request register, 101 is an update confirmation register, 102 is a synchronization adjustment unit, 103 is a frame drop ratio register, 104 is a shift register, and 105 is a frame drop complete register.
【００３１】フレームメモリ構成単位を構成するレジス
タ等の動作手順については、以下の、図１１，図１２，
図１３，図１４，図１５の説明と合わせ行う。The operation procedure of the registers and the like constituting the frame memory constituent unit will be described below with reference to FIGS.
This will be described in conjunction with the description of FIGS. 13, 14, and 15.
【００３２】ランダムアクセスメモリ(ＲＡＭ)９２には
汎用ビデオＲＡＭ（ＶＲＡＭ）を用いることができる。
ＶＲＡＭは、内部にストリップバッファと呼ばれるバッ
ファを有しており、入力ビデオ信号と出力ビデオ信号と
の画素クロックの差を吸収できる。仮に、ＶＲＡＭでな
いダイナミックＲＡＭ（ＤＲＡＭ）又はスタティックＲ
ＡＭ（ＳＲＡＭ）を使用するときには、画素クロックの
差を吸収するためのバッファを追加すれば良い。 図１
６は、フレームメモリ構成単位におけるＶＲＡＭの動作
を説明するタイミングチャートである。本図では、ビデ
オ入力部１１からフレームメモリ構成単位１，２，３，
４にビデオ信号を格納する場合について示す。入力ビデ
オ信号の画素サイクルを示す画素クロックとメモリサイ
クルとは非同期である。そして、水平同期直後のブラン
キング期間には有効な画素情報はない。As the random access memory (RAM) 92, a general-purpose video RAM (VRAM) can be used.
The VRAM has a buffer called a strip buffer inside, and can absorb a difference in pixel clock between an input video signal and an output video signal. Suppose dynamic RAM (DRAM) or static R
When an AM (SRAM) is used, a buffer for absorbing a difference between pixel clocks may be added. FIG.
FIG. 6 is a timing chart for explaining the operation of the VRAM in the frame memory configuration unit. In the figure, the video input unit 11 sends the frame memory constituent units 1, 2, 3,
4 shows a case where a video signal is stored. The pixel clock indicating the pixel cycle of the input video signal and the memory cycle are asynchronous. Then, there is no valid pixel information in the blanking period immediately after the horizontal synchronization.
【００３３】一般に、ＶＲＡＭのスプリットバッファは
ダブルバッファ構成になっているが、その各々のバッフ
ァの容量は入力ビデオ信号の１ラスタ分を格納するには
満たない。ブランキング期間後、ｎ画素を格納できるス
プリットバッファに、画素クロックに同期してビデオ信
号を入力する。次に、スプリットバッファを切り替え、
後続のｎ画素をもう片方のスプリットバッファに格納す
る。この間、ｎ画素の格納を終了したスプリットバッフ
ァからメモリにたいしてデータ転送を行う。このデータ
転送は、メモリサイクルに同期したデータ転送信号の指
示により起動される。以上の動作の結果、画素クロック
とメモリサイクルとが非同期であることに起因する動作
のずれを吸収できる。In general, the split buffer of the VRAM has a double buffer configuration, but the capacity of each buffer is less than that for storing one raster of the input video signal. After the blanking period, a video signal is input to a split buffer capable of storing n pixels in synchronization with a pixel clock. Next, switch the split buffer,
The subsequent n pixels are stored in the other split buffer. During this time, data is transferred from the split buffer for which n pixels have been stored to the memory. This data transfer is started by an instruction of a data transfer signal synchronized with a memory cycle. As a result of the above operation, it is possible to absorb an operation shift caused by the asynchronousness of the pixel clock and the memory cycle.
【００３４】図１１は、新たな１フレームを静止画とし
て更新フレームメモリ構成単位に記憶する場合のタイミ
ングチャートである。FIG. 11 is a timing chart in the case where one new frame is stored as a still image in the update frame memory configuration unit.
【００３５】画像描画部１６は、入力用のフレームメモ
リ構成単位１，２，３，４からの画像データの読み出し
を完了すると、更新要求命令を出力し更新要求レジスタ
100をセットする。同期調整部１０２は、更新要求レジ
スタ１００のセットされたことをフレーム同期信号に同
期させて更新確認レジスタ１０１に伝える。画像描画部
１６は更新確認レジスタ１０１のセットを確認し、更新
要求レジスタ１００をリセットする。同期調整部１０２
は、更新要求レジスタ１００のリセットされたことを、
セットする時と同様にフレーム同期信号に同期させて更
新確認レジスタ１０１に伝える。この結果、更新確認レ
ジスタ１０１は１フレーム期間セットされる。一方、更
新確認レジスタ１０１に１フレーム期間セットされるの
と同じ信号が条件判断部９７にも出力される。条件判断
部９７は、フレームメモリ構成単位をビデオ入力部に接
続するための、切断可能なバッファ９５の切断を制御す
る。そして、バッファ９５が切断されている時、ビデオ
信号入力部に接続したフレームメモリ構成単位の記憶内
容は固定されており、画像描画部１６への画像データの
読み出しができる。When the image drawing section 16 completes reading image data from the input frame memory constituent units 1, 2, 3, and 4, it outputs an update request command and outputs an update request register.
Set 100. The synchronization adjustment unit 102 transmits the setting of the update request register 100 to the update confirmation register 101 in synchronization with the frame synchronization signal. The image drawing unit 16 confirms the setting of the update confirmation register 101 and resets the update request register 100. Synchronization adjustment unit 102
Indicates that the update request register 100 has been reset,
The update confirmation register 101 is transmitted in synchronization with the frame synchronization signal as in the case of setting. As a result, the update confirmation register 101 is set for one frame period. On the other hand, the same signal that is set in the update confirmation register 101 for one frame period is also output to the condition determination unit 97. The condition determining unit 97 controls the disconnection of the disconnectable buffer 95 for connecting the frame memory configuration unit to the video input unit. When the buffer 95 is disconnected, the storage contents of the frame memory constituent units connected to the video signal input unit are fixed, and the image data can be read out to the image drawing unit 16.
【００３６】このように、ビデオ入力部への接続を選択
したフレームメモリ構成単位に対し、フレーム更新要求
命令を用いることにより、入力ビデオ信号の１フレーム
分の画像データを新たな静止画としてフレームメモリ構
成単位の記憶内容にできる。図１２は入力ビデオ信号の
毎フレームを動画としてフレームメモリ構成単位に記憶
する場合のタイミングチャートである。As described above, by using the frame update request command for the frame memory constituent unit selected to be connected to the video input unit, the image data for one frame of the input video signal is converted into a new still image by the frame memory. It can be the storage contents of the constituent units. FIG. 12 is a timing chart when each frame of the input video signal is stored as a moving image in a frame memory configuration unit.
【００３７】入力用のフレームメモリ構成単位１，２，
３，４をダブルバッファにして用いる場合を例示してい
る。画像描画部１６は、ダブルバッファａからの画像デ
ータの読み出しを完了すると、ダブルバッファａの更新
要求レジスタ１００をセットする。同期調整部１０２
は、更新要求レジスタ１００のセットされたことをフレ
ーム同期信号に同期させて更新確認レジスタ１０１に伝
える。画像描画部１６は更新確認レジスタ１０１のセッ
トを確認し、更新要求レジスタ１００をリセットする。
ダブルバッファａの更新確認レジスタ１０１がセットさ
れている間、ダブルバッファｂからの画像データの読み
出しができる。この読み出しが完了すると、画像描画部
１６はダブルバッファｂの更新要求レジスタ１００をセ
ットする。画像描画部１６は更新確認レジスタ１０１の
セットを確認し、更新要求レジスタ１００をリセットす
る。ダブルバッファｂの更新確認レジスタ１０１がセッ
トされている間、ダブルバッファａからの画像データの
読み出しができる。この読み出しが完了すると、画像描
画部１６はダブルバッファａの更新要求レジスタ100を
再度セットする。以上の動作を繰り返すことにより、入
力ビデオ信号の毎フレームをフレームメモリ構成単位に
記憶することができる。Input frame memory units 1, 2,
In this example, a case where 3, 4 is used as a double buffer is used. When completing the reading of the image data from the double buffer a, the image drawing unit 16 sets the update request register 100 of the double buffer a. Synchronization adjustment unit 102
Transmits the setting of the update request register 100 to the update confirmation register 101 in synchronization with the frame synchronization signal. The image drawing unit 16 confirms the setting of the update confirmation register 101 and resets the update request register 100.
While the update confirmation register 101 of the double buffer a is set, image data can be read from the double buffer b. When the reading is completed, the image drawing unit 16 sets the update request register 100 of the double buffer b. The image drawing unit 16 confirms the setting of the update confirmation register 101 and resets the update request register 100. While the update confirmation register 101 of the double buffer b is set, image data can be read from the double buffer a. When the reading is completed, the image drawing unit 16 sets the update request register 100 of the double buffer a again. By repeating the above operation, each frame of the input video signal can be stored in the frame memory configuration unit.
【００３８】ただしここでは、画像描画部１６のダブル
バッファからの画像データの読み出し時間が、１フレー
ム期間内に毎回収まるものと仮定している。However, here, it is assumed that the reading time of the image data from the double buffer of the image drawing section 16 is collected within one frame period.
【００３９】以上のように、図１１を用いて説明した、
フレーム更新要求命令を発行するまではフレームメモリ
構成単位の記憶内容が固定されたまま保存され、同命令
を発行すると初めてフレームメモリ構成単位の内容が１
フレーム分だけ新たな静止画として更新される動作と、
図１２を用いて説明した、ビデオ入力部への接続を選択
したフレームメモリ構成単位がビデオ信号の毎フレーム
を動画として入力する動作とは、画像描画部が行うレジ
スタの制御方法を切り替えることにより実現できる。As described above, with reference to FIG.
Until the frame update request instruction is issued, the storage contents of the frame memory constituent units are kept fixed, and when the instruction is issued, the contents of the frame memory constituent units become 1 for the first time.
An operation that is updated as a new still image by the amount of frames,
The operation of inputting each frame of the video signal as a moving image by the frame memory constituent unit selected to be connected to the video input unit described with reference to FIG. 12 is realized by switching a register control method performed by the image drawing unit. it can.
【００４０】図１３は図１２において画像描画部のフレ
ームメモリ構成単位からの読み出しが１フレーム期間を
越えた場合のタイミングチャートである。FIG. 13 is a timing chart in the case where reading from the frame memory constituent unit of the image drawing unit in FIG. 12 exceeds one frame period.
【００４１】入力用のフレームメモリ構成単位１，２，
３，４をダブルバッファにして用いる場合を例示してい
る。画像描画部１６は、ダブルバッファａからの画像デ
ータの読み出しを完了すると、ダブルバッファａの更新
要求レジスタ１００をセットする。同期調整部１０２
は、更新要求レジスタ１００のセットされたことをフレ
ーム同期信号に同期させて更新確認レジスタ１０１に伝
える。画像描画部１６は更新確認レジスタ１０１のセッ
トを確認し、更新要求レジスタ１００をリセットする。
ダブルバッファａの更新確認レジスタ１０１がセットさ
れている間、ダブルバッファｂからの画像データの読み
出しができる。この読み出しが完了すると、画像描画部
１６はダブルバッファｂの更新要求レジスタ１００をセ
ットする。画像描画部１６は更新確認レジスタ１０１の
セットを確認し、更新要求レジスタ１００をリセットす
る。ここまでは、図１２の場合と同様である。Input frame memory units 1, 2,
In this example, a case where 3, 4 is used as a double buffer is used. When completing the reading of the image data from the double buffer a, the image drawing unit 16 sets the update request register 100 of the double buffer a. Synchronization adjustment unit 102
Transmits the setting of the update request register 100 to the update confirmation register 101 in synchronization with the frame synchronization signal. The image drawing unit 16 confirms the setting of the update confirmation register 101 and resets the update request register 100.
While the update confirmation register 101 of the double buffer a is set, image data can be read from the double buffer b. When the reading is completed, the image drawing unit 16 sets the update request register 100 of the double buffer b. The image drawing unit 16 confirms the setting of the update confirmation register 101 and resets the update request register 100. Up to this point, the operation is the same as in FIG.
【００４２】さて、画像描画部１６が行っている入力用
のフレームメモリ構成単位からの画像データの読み出し
の処理が１フレーム期間内に終了しない場合には、次の
フレーム期間にまたがって読み出しの処理を続行する。
読み出しの処理を終了した後に、画像描画部１６はダブ
ルバッファａの更新要求レジスタ１００をセットし、図
１２に示す通常のレジスタの制御手順に戻る。If the process of reading image data from the frame memory unit for input performed by the image drawing unit 16 does not end within one frame period, the process of reading over the next frame period is performed. To continue.
After finishing the reading process, the image drawing unit 16 sets the update request register 100 of the double buffer a, and returns to the normal register control procedure shown in FIG.
【００４３】図１４はコマ落しをした入力ビデオ信号の
フレームをフレームメモリ構成単位に記憶する場合のタ
イミングチャートである。FIG. 14 is a timing chart in the case where frames of an input video signal with frames dropped are stored in a frame memory configuration unit.
【００４４】フレームメモリ構成単位を入力用のダブル
バッファにして用いる場合について例示している。同図
は１／２にコマ落しをする場合について示しており、コ
マ落し比率レジスタ１０３には、コマ落し比率１／２を
セットする。An example is shown in which a frame memory constituent unit is used as a double buffer for input. This figure shows a case where the frame is dropped to 1/2, and the frame drop ratio register 103 is set to the frame drop ratio 1/2.
【００４５】画像描画部１６は、画像データの読み出し
完了後にダブルバッファａの更新要求レジスタ１００を
セットする。同期調整部１０２は、更新要求レジスタ１
００のセットされたことをフレーム同期信号に同期させ
て更新確認レジスタ１０１に伝える。同期調整部１０２
の出力はシフトレジスタ１０４にも出力される。シフト
レジスタ１０４にて１フレーム期間遅延させた更新要求
レジスタ１００の内容をコマ落し完了レジスタ１０５に
出力する。画像描画部１６は更新確認レジスタ１０１の
セットを確認し、更新要求レジスタ１００をリセットす
る。次に、画像描画部１６はダブルバッファａのコマ落
し完了レジスタ１０５のセットを確認し、これと共にダ
ブルバッファｂからの画像データの読み出し完了の条件
がそろった後、ダブルバッファｂの更新要求レジスタ１
００をセットする。以下、同様の動作を繰り返す。The image drawing section 16 sets the update request register 100 of the double buffer a after reading of the image data is completed. The synchronization adjuster 102 updates the update request register 1
The setting of “00” is transmitted to the update confirmation register 101 in synchronization with the frame synchronization signal. Synchronization adjustment unit 102
Is also output to the shift register 104. The contents of the update request register 100 delayed by one frame period by the shift register 104 are output to the frame drop completion register 105. The image drawing unit 16 confirms the setting of the update confirmation register 101 and resets the update request register 100. Next, the image drawing section 16 confirms the setting of the frame drop completion register 105 of the double buffer a, and after the conditions for completing the reading of the image data from the double buffer b are satisfied, the update request register 1 of the double buffer b is updated.
Set 00. Hereinafter, the same operation is repeated.
【００４６】上記の処理手順により、コマ落し比率に従
った動画の入力が可能である。なお、コマ落しの比率に
従いシフトレジスタ１０４の段数を増減させる必要があ
る。また、コマ落し比率レジスタ１０３とシフトレジス
タ１０４を用いたコマ落し制御手段の代わりに、１秒間
３０フレーム各々についての間引きの有無を３０フレー
ム分全てについて登録する制御テーブルを用いれば、１
秒当たりに更新するフレーム数を任意に設定することも
できる。With the above processing procedure, it is possible to input a moving image according to the frame drop ratio. It is necessary to increase or decrease the number of stages of the shift register 104 according to the frame drop ratio. Also, instead of the frame drop control means using the frame drop ratio register 103 and the shift register 104, if a control table for registering the presence / absence of thinning for each 30 frames per second for all 30 frames is used, 1
The number of frames to be updated per second can be set arbitrarily.
【００４７】図１５はビデオ信号出力部に接続したフレ
ームメモリ構成単位から、ダブルバッファを用いてビデ
オ信号を出力する場合のタイミングチャートである。FIG. 15 is a timing chart when a video signal is output from a frame memory unit connected to the video signal output unit using a double buffer.
【００４８】出力用のフレームメモリ構成単位をダブル
バッファにして用いる場合を例示している。画像描画部
１６は、画像データのダブルバッファａへの書き込みが
完了すると、ダブルバッファａの更新要求レジスタ１０
０をセットし、ダブルバッファｂの更新要求レジスタ１
００をリセットする。同期調整部１０２は、更新要求レ
ジスタ１００のセットされたことをフレーム同期信号に
同期させて更新確認レジスタ１０１に伝える。但し、画
像描画部１６は更新確認レジスタ１０１のセットを確認
しても、更新要求レジスタ１００のリセットを行わな
い。次に画像描画部１６はダブルバッファｂへの書き込
みが完了すると、更新要求レジスタ１００のセットとダ
ブルバッファａの更新要求レジスタ１００のリセットを
行う。以下同様の動作を繰り返す。In this example, the output frame memory unit is used as a double buffer. When the writing of the image data to the double buffer a is completed, the image drawing unit 16 updates the update request register 10 of the double buffer a.
0 is set and the update request register 1 of the double buffer b is set.
Reset 00. The synchronization adjustment unit 102 transmits the setting of the update request register 100 to the update confirmation register 101 in synchronization with the frame synchronization signal. However, the image drawing unit 16 does not reset the update request register 100 even if the update check register 101 is set. Next, when the writing to the double buffer b is completed, the image drawing unit 16 sets the update request register 100 and resets the update request register 100 of the double buffer a. Hereinafter, the same operation is repeated.
【００４９】一方、更新確認レジスタ１０１にセットさ
れるのと同じ信号が条件判断部９６にも出力される。条
件判断部９６は、フレームメモリ構成単位をビデオ入力
部に接続するための、切断可能なバッファ９４の切断を
制御する。そして、バッファ９４が切断されている時、
ビデオ出力部に接続したフレームメモリ構成単位５，
６，７，８に対し、画像描画部１６からの画像データの
書き込みができる。On the other hand, the same signal that is set in the update confirmation register 101 is also output to the condition determination unit 96. The condition determining unit 96 controls disconnection of the disconnectable buffer 94 for connecting the frame memory constituent unit to the video input unit. And when the buffer 94 is disconnected,
Frame memory unit connected to video output unit 5,
Image data can be written from the image drawing unit 16 to 6, 7, and 8.
【００５０】以上説明したように、ビデオ入力部への接
続を選択したフレームメモリ構成単位に対し記憶内容の
更新を指示するためのフレーム更新要求命令を用いて、
出力バッファとしてビデオ出力部への接続を選択したフ
レームメモリ構成単位の制御も可能である。As described above, by using the frame update request command for instructing the update of the storage contents to the frame memory constituent unit selected to be connected to the video input unit,
It is also possible to control a frame memory configuration unit in which connection to a video output unit is selected as an output buffer.
【００５１】図１７は、本発明の他の実施例を示す構成
ブロック図である。１１０は、主記憶部、１１２は選択
器、１１４はビデオ入力部、１１６はビデオ入力用のラ
スタバッファ、１１８はビデオ出力用のラスタバッフ
ァ、１２０はビデオ出力部、１２２は画像描画部、１２
６はＣＰＵである。主記憶部１１０はプログラムとその
データ，展開前後の図形データ，ビデオ信号の入力デー
タ及びビデオ信号の表示データを格納する。FIG. 17 is a structural block diagram showing another embodiment of the present invention. 110 is a main storage unit, 112 is a selector, 114 is a video input unit, 116 is a raster buffer for video input, 118 is a raster buffer for video output, 120 is a video output unit, 122 is an image drawing unit, 12
6 is a CPU. The main storage unit 110 stores programs and their data, graphic data before and after development, input data of video signals, and display data of video signals.
【００５２】ビデオ信号の入力データに関しては、まず
入力ビデオ信号をビデオ入力部114においてディジタル
画像データに変換した後、１ラスタ分を入力ビデオ信号
の画素クロックに同期してラスタバッファ１１６に一旦
格納する。次に、選択器112がラスタバッファ１１６を
選択すると、ビデオ信号の入力データをラスタバッファ
１１６からメモリサイクルに同期して読み出し、主記憶
部１１０に出力する。これとは逆に、主記憶部１１０の
ビデオ信号の表示データを出力する場合、選択器１１２
の選択したラスタバッファ１１８に対し、主記憶部１１
０はメモリサイクルに同期して１ラスタ分の表示データ
を出力する。そして、ビデオ出力部120が、出力ビデオ
信号の画素クロックに同期してラスタバッファ１１８の
内容を読み出し、ビデオ信号に変換する。As for the input data of the video signal, first, the input video signal is converted into digital image data in the video input unit 114, and then one raster is temporarily stored in the raster buffer 116 in synchronization with the pixel clock of the input video signal. . Next, when the selector 112 selects the raster buffer 116, the input data of the video signal is read from the raster buffer 116 in synchronization with the memory cycle, and output to the main storage unit 110. Conversely, when outputting the display data of the video signal in the main storage unit 110, the selector 112
Is stored in the main storage unit 11 for the selected raster buffer 118.
0 outputs display data for one raster in synchronization with the memory cycle. Then, the video output unit 120 reads out the contents of the raster buffer 118 in synchronization with the pixel clock of the output video signal, and converts it into a video signal.
【００５３】さて、ＣＰＵ１２６はプログラムとそのデ
ータ及びコンピュータグラフィックスの図形データを管
理する。まず、コンピュータグラフィックスの図形デー
タを画像描画部１２２で展開する場合、選択器１１２は
画像描画部１２２を選択し、主記憶部１１０から図形デ
ータを画像描画部１２２に出力する。画像描画部122は
展開した後の図形データを、選択器１１２を介して主記
憶部１１０に出力する。他方、プログラムとそのデータ
を主記憶部１１０から入出力する場合、選択器１１２は
線１２４を選択し、主記憶部１１０とＣＰＵ１２６とを
接続する。このように、選択器１１２は、ビデオ入力用
のラスタバッファ１１６，ビデオ出力用のラスタバッフ
ァ１１８，画像描画部１２２，線１２４のいずれか１つ
を選択し、主記憶部１１０と接続する。The CPU 126 manages programs and their data and graphic data of computer graphics. First, when graphic data of computer graphics is developed by the image drawing unit 122, the selector 112 selects the image drawing unit 122 and outputs the graphic data from the main storage unit 110 to the image drawing unit 122. The image drawing unit 122 outputs the expanded graphic data to the main storage unit 110 via the selector 112. On the other hand, when the program and its data are input / output from / to the main storage unit 110, the selector 112 selects the line 124 and connects the main storage unit 110 and the CPU 126. As described above, the selector 112 selects any one of the video input raster buffer 116, the video output raster buffer 118, the image drawing unit 122, and the line 124, and connects to the main storage unit 110.
【００５４】本実施例は、主記憶部１１０に関しシング
ルポート構成であり、ＤＲＡＭを用いた構成に適してい
る。This embodiment has a single-port configuration for the main storage unit 110 and is suitable for a configuration using a DRAM.
【００５５】ところで、ビデオ信号の入力データを格納
する主記憶部１１０内のビデオ入力領域、及びビデオ信
号の表示データを格納する主記憶部１１０内のビデオ出
力領域は、１画素を単位とする任意の大きさで確保でき
る。これを実現するにはアドレスマップを作成し、ビデ
オ入力領域及びビデオ出力領域の各々にメモリ領域を割
当てれば良い。これとは別に、主記憶部１１０の一定容
量のメモリ領域をあらかじめフレームメモリ構成単位と
して定め、これら複数のフレームメモリ構成単位を組み
合わせてビデオ入力領域及びビデオ出力領域を構成して
も良い。Incidentally, the video input area in the main storage section 110 for storing the input data of the video signal and the video output area in the main storage section 110 for storing the display data of the video signal are arbitrary in units of one pixel. Size. This can be realized by creating an address map and allocating a memory area to each of the video input area and the video output area. Separately, a memory area having a fixed capacity of the main storage unit 110 may be determined in advance as a frame memory configuration unit, and the video input area and the video output area may be configured by combining the plurality of frame memory configuration units.
【００５６】尚、本発明の他の実施例として、図１の構
成において、マウスやキーボード等の入力装置からのア
クセスをインターフェースとする入力インターフェース
部をバス１７に接続し、他の装置との通信を制御する通
信制御部をバス１７に接続し、各装置間での相互通信を
行うことにより、容易に遠隔会議システムを実現できる
ものである。As another embodiment of the present invention, in the configuration shown in FIG. 1, an input interface unit for accessing from an input device such as a mouse or a keyboard is connected to the bus 17 to communicate with other devices. By connecting a communication control unit for controlling the communication to the bus 17 and performing mutual communication between the devices, a remote conference system can be easily realized.
【００５７】[0057]
【発明の効果】まず、フレームメモリ構成単位はビデオ
入力部またはビデオ出力部への接続を選択する。従っ
て、制御部がその接続を決定すれば、フレームメモリ構
成単位をビデオ信号の入力用にもビデオ信号の出力用に
も使用できる。また、フレームメモリ構成単位が同じ構
成を持つため、フレームメモリ構成単位の個数が増大し
ても取扱方法は同一である。従って、フレームメモリ構
成単位の増設が容易となる。そして、ビデオ入力部およ
びビデオ出力部の各々には、任意の数のフレームメモリ
構成単位を接続することができる。First, the frame memory unit selects connection to the video input unit or the video output unit. Therefore, if the control unit determines the connection, the frame memory configuration unit can be used both for inputting a video signal and for outputting a video signal. Also, since the frame memory constituent units have the same configuration, the handling method is the same even if the number of frame memory constituent units increases. Therefore, it is easy to add the frame memory constituent units. An arbitrary number of frame memory constituent units can be connected to each of the video input unit and the video output unit.
【図１】本発明の第１の実施例を示す構成ブロック図で
ある。FIG. 1 is a configuration block diagram showing a first embodiment of the present invention.
【図２】本発明の適用例を示す構成ブロック図である。FIG. 2 is a configuration block diagram showing an application example of the present invention.
【図３】図２における全フレームメモリ構成単位のメモ
リアドレスマップである。FIG. 3 is a memory address map of all frame memory configuration units in FIG. 2;
【図４】コンピュータグラフィックスとビデオ信号との
合成方法について説明するフローチャートである。FIG. 4 is a flowchart illustrating a method for synthesizing computer graphics and a video signal.
【図５】コンピュータグラフィックスとビデオ信号との
合成後の表示画面を表す図である。FIG. 5 is a diagram illustrating a display screen after computer graphics and a video signal are combined.
【図６】フレームメモリ構成単位とビデオ入力部または
ビデオ出力部との接続を管理するための制御テーブルで
ある。FIG. 6 is a control table for managing a connection between a frame memory configuration unit and a video input unit or a video output unit.
【図７】画素インタリーブの有無に対するフレームメモ
リの構成を説明するための図である。FIG. 7 is a diagram for explaining a configuration of a frame memory for presence / absence of pixel interleaving;
【図８】ビデオ入力部の構成ブロック図である。FIG. 8 is a configuration block diagram of a video input unit.
【図９】ビデオ出力部の構成ブロック図である。FIG. 9 is a configuration block diagram of a video output unit.
【図１０】フレームメモリ構成単位の構成ブロック図で
ある。FIG. 10 is a configuration block diagram of a frame memory configuration unit.
【図１１】新たな１フレームを静止画として更新フレー
ムメモリ構成単位に記憶する場合のタイミングチャート
である。FIG. 11 is a timing chart in the case where one new frame is stored as a still image in an update frame memory configuration unit.
【図１２】入力ビデオ信号の毎フレームをフレームメモ
リ構成単位に記憶する場合のタイミングチャートであ
る。FIG. 12 is a timing chart when each frame of an input video signal is stored in a frame memory configuration unit.
【図１３】図１２において画像描画部のフレームメモリ
構成単位からの読み出しが１フレーム期間を越えた場合
のタイミングチャートである。FIG. 13 is a timing chart in a case where reading from a frame memory constituent unit of the image drawing unit exceeds one frame period in FIG.
【図１４】コマ落しをした入力ビデオ信号のフレームを
フレームメモリ構成単位に記憶する場合のタイミングチ
ャートである。FIG. 14 is a timing chart in the case of storing frames of an input video signal after frame skipping in a frame memory configuration unit.
【図１５】ビデオ信号出力部に接続したフレームメモリ
構成単位から、ダブルバッファを用いてビデオ信号を出
力する場合のタイミングチャートである。FIG. 15 is a timing chart when a video signal is output from a frame memory configuration unit connected to a video signal output unit using a double buffer.
【図１６】フレームメモリ構成単位におけるＶＲＡＭの
動作を説明するタイミングチャートである。FIG. 16 is a timing chart illustrating an operation of a VRAM in a frame memory configuration unit.
【図１７】本発明の実施例を示す構成ブロック図であ
る。FIG. 17 is a configuration block diagram showing an embodiment of the present invention.
１〜８…フレームメモリ構成単位、１１…ビデオ入力
部、１２…フレーム同期検出部、１３…ビデオ出力部、
１４…フレーム同期発生部、１５…制御部、１６…画像
描画部、１７…信号バス、１８…ＣＰＵ。1 to 8: frame memory constituent unit, 11: video input unit, 12: frame synchronization detection unit, 13: video output unit,
14: frame synchronization generation unit, 15: control unit, 16: image drawing unit, 17: signal bus, 18: CPU.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福永 泰 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭63−109496（ＪＰ，Ａ) 特開 平１−297698（ＪＰ，Ａ) 特開 平３−267885（ＪＰ，Ａ) 特開 昭54−17634（ＪＰ，Ａ) 特開 平１−118193（ＪＰ，Ａ) 特開 昭60−45286（ＪＰ，Ａ) 特開 昭53−114617（ＪＰ，Ａ) 特開 平３−129390（ＪＰ，Ａ) 特開 平５−37969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/36 G06F 3/153 320 G06T 1/00 H04N 5/265 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Yasushi Fukunaga 4026 Kuji-cho, Hitachi City, Ibaraki Prefecture Hitachi, Ltd. Hitachi Research Laboratory (56) References JP-A-63-109496 (JP, A) JP-A-1- 297698 (JP, A) JP-A-3-267885 (JP, A) JP-A-54-17634 (JP, A) JP-A-1-118193 (JP, A) JP-A-60-45286 (JP, A) JP-A-53-114617 (JP, A) JP-A-3-129390 (JP, A) JP-A-5-37969 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G09G 5/36 G06F 3/153 320 G06T 1/00 H04N 5/265
Claims (12)
入力部と、 複数のフレームメモリと、 前記フレームメモリに記憶された画像データを出力する
ビデオ出力部と、 予め前記複数のフレームメモリを前記ビデオ入力部又は
出力部のいずれに接続するか否かを選択制御する制御部
と、 ＣＰＵと、 前記ＣＰＵによって制御され、入力された図形データを
画素データに展開し前記制御部によって前記出力部に接
続された前記フレームメモリに書き込み又は前記制御部
によって前記ビデオ入力部に接続された前記フレームメ
モリに記憶された画像データを読み出し加工し、前記制
御部によって前記出力部に接続された前記フレームメモ
リに書込みを行う画像描画部とを有することを特徴とす
る画像合成表示装置。 1. A video for converting a video signal into image data.
An input unit, a plurality of frame memories, and outputting image data stored in the frame memories
A video output unit, and the video input unit or
Control section that selectively controls which of the output sections to connect to
When, a CPU, is controlled by the CPU, and input graphic data
It is expanded into pixel data and connected to the output unit by the control unit.
Writing to the connected frame memory or the control unit
The frameme connected to the video input
Reads and processes the image data stored in the memory
The frame memo connected to the output unit by the control unit
And an image drawing unit for writing to the memory.
Image synthesis display device.
レームメモリが前記ビデオ入力部又は出力部のどちらと
接続されたかを登録したテーブルを有することを特徴と
する画像合成表示装置。 2. The control device according to claim 1, wherein
Frame memory with either the video input or output
It is characterized by having a table which registered whether it was connected
Image synthesis and display device.
モリのうち前記ビデオ入力部又は出力部に接続される個
数は各々任意数設定されることを特徴とする画像合成表
示装置。 3. The method according to claim 1, wherein the plurality of frame
A memory connected to the video input or output
An image synthesis table characterized in that the number is set arbitrarily.
Indicating device.
ビデオ入力部に接続された前記フレームメモリ構成単位
に記憶された画像データを読み出し加工を施し当該加工
された画像データを前記ビデオ出力部に書き込むことを
特徴とする画像合成表示装置。 4. The image processing device according to claim 1, wherein
The frame memory constituent unit connected to the video input unit
Read out the image data stored in the
Writing the obtained image data to the video output unit.
Characteristic image synthesis display device.
モリを用いて少なくともシングルバ ッファ，ダブバッフ
ァ及びトリプルバッファのうちいずれかを構成する場
合、前記制御部は、前記バッファのタイプに応じて前記
フレームメモリの接続を選択することを特徴とする画像
合成表示装置。 5. The method according to claim 1, wherein the plurality of frame
At least single server Ffa using a Mori, Dabubaffu
To configure any of the buffer and triple buffer
In the case, the control unit performs the control according to the type of the buffer.
Image characterized by selecting connection of frame memory
Synthetic display device.
は、少なくとも前記ビデオ入力部又はビデオ出力部との
接続を切り替える手段を有することを特徴とする画像合
成表示装置。 6. The frame memory according to claim 1, wherein
Is at least the video input unit or the video output unit
Image switching means for switching connection
Display device.
レームメモリ毎に画素インタリーブの有無を登録したテ
ーブルを有し、前記テーブルに登録された内容に対応し
てインタリーブ有りの場合には、前記ビデオ出力部は前
記フレームメモリ構成単位から並列に出力されるデータ
を取り込み直列に変換し出力することを特徴とする画像
合成表示装置。 7. The control device according to claim 1, wherein
A text that registers the presence or absence of pixel interleaving for each frame memory.
Table corresponding to the contents registered in the table.
If there is interleaving, the video output
Data output in parallel from the frame memory configuration unit
Characterized by taking in, converting to serial and outputting
Synthetic display device.
入力部と、 複数のフレームメモリと、 前記フレームメモリに記憶された画像データを表示部へ
出力するビデオ出力部と、 予め前記複数のフレームメモリを前記ビデオ入力部又は
出力部のいずれに接続するか否かを選択制御する制御部
と、 ＣＰＵと、 前記ＣＰＵによって制御され、入力された図形データを
画素データに展開し前記制御部によって前記ビデオ出力
部に接続されたフレームメモリに書き込み又は前記制御
部によって前記ビデオ入力部に接続されたフレームメモ
リに記憶された画像データを読み出し加工した画像デー
タを前記制御部によって前記ビデオ出力部に接続された
フレームメモリに書き込む画像描画部とを有し、 前記画像描画部からの更新要求指令に応じて予め前記制
御部によって前記ビデオ入力部に接続されたフレームメ
モリにビデオ信号を入力することを特徴とする画像合成
表示装置。 8. A video for converting a video signal into image data.
An input unit, a plurality of frame memories, and image data stored in the frame memories to a display unit.
A video output unit for outputting, the video input unit or
Control section that selectively controls which of the output sections to connect to
When, a CPU, is controlled by the CPU, and input graphic data
The video output is expanded by pixel data by the control unit.
Or write to the frame memory connected to the unit
Frame memo connected to the video input
Image data that has been read from the image data stored in the
Connected to the video output unit by the control unit
And an image rendering unit that writes to the frame memory, advance the system in response to the update request command from the image drawing unit
Control unit connected to the video input unit.
Image synthesis characterized by inputting video signal to memory
Display device.
は、前記画像描画部からの更新要求指令を保持する更新
要求レジスタを有することを特徴とする画像合成表示装
置。 9. The frame memory according to claim 8, wherein
Is an update holding an update request command from the image drawing unit.
Image synthesis display device having request register
Place.
段を介して情報の送受を行う遠隔電子会議システムにお
いて、 前記各種通信会議端末は、複数のフレームバッファと、
予め前記複数のフレームバッファをカメラからの動画像
を記憶する領域と他の通信会議端末に送信するための画
像を記憶する領域とを定義するための制御部と、前記記
憶されたカメラからの動画像とイメージスキャナ又はハ
ードディスクから入力される静止画情報とを合成して送
信するための画像を生成し、前記制御部によって定義さ
れた領域に記憶する画像描画部とを有することを特徴と
する遠隔電子会議システム。 10. A plurality of communication conference terminal devices are mutually connected.
Remote teleconferencing system that sends and receives information through
The various communication conference terminals, a plurality of frame buffers,
Moving images from a camera in advance with the plurality of frame buffers
Storage area and an image for transmission to other teleconference terminals.
A control unit for defining an area for storing an image;
The image from the camera and the image scanner or camera
Combined with the still image information input from the
Generate an image to communicate with and define the image
Characterized by having an image drawing unit for storing in an area
Remote electronic conference system.
ってビデオ信号を入力し画像データに変換するビデオ入
力部又は前記フレームメモリに記憶された画像データを
表示部へ出力するビデオ出力部に接続し、前記ビデオ入
力部より入力される画像データを前記ビデオ入力部に接
続されたフレームメモリに書き込み、当該書き込まれた
画像データを読み出し加工処理を施し、当該処理された
画像データを前記ビデオ出力部に接続されたフレームメ
モリに書き込み、当該書き込まれた画像データを表示す
ることを特徴とする画像合成表示方法。 11. A control unit in which a plurality of frame memories are stored in advance by a control unit.
Video input to convert the video signal to image data
Image data stored in the output unit or the frame memory.
Connect to the video output section to output to the display section, and
Image data input from the input unit to the video input unit.
To the connected frame memory, and
The image data is read and processed, and the processed
The image data is transferred to the frame output connected to the video output unit.
Memory, and display the written image data.
An image combining and displaying method, comprising:
前記読み出した画像データを予め記憶された図形データ
上にマッピングする処理であることを特徴とする画像合
成表示方法。 12. The processing method according to claim 10, wherein:
Graphic data in which the read image data is stored in advance
Image mapping, characterized in that
Display method.
Priority Applications (6)
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|---|---|---|---|
| JP3235925A JP2924351B2 (en) | 1991-09-17 | 1991-09-17 | Image synthesis display method and apparatus |
| US07/945,937 US5519449A (en) | 1991-09-17 | 1992-09-17 | Image composing and displaying method and apparatus for displaying a composite image of video signals and computer graphics |
| DE4231158A DE4231158C5 (en) | 1991-09-17 | 1992-09-17 | Method and device for the composition and display of images |
| US08/513,022 US5680175A (en) | 1991-09-17 | 1995-08-09 | Video signal conversion apparatus having a common frame memory for video signals having different synchronizing signals |
| US08/903,259 US5900917A (en) | 1991-09-17 | 1997-07-25 | Image composing and displaying method and apparatus |
| US09/210,903 US6049360A (en) | 1991-09-17 | 1998-12-16 | Image composing and displaying method and apparatus |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
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|---|---|
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ID=16993273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-09-17 JP JP3235925A patent/JP2924351B2/en not_active Expired - Lifetime
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