JP2917957B2 - 発振回路および遅延回路 - Google Patents

発振回路および遅延回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
集積化可能とされ発振周波数、デューティ比、位相を変
更することができる発振回路と、遅延時間、立ち上がり
時間、立ち下がり時間を変更することができる遅延回路
に関する。
【０００２】
【従来の技術】発振周波数やデューティ比が可変な発振
信号を得ることができる従来の発振回路として、特開昭
５９−８６３２６号公報に提案される発振回路を例とし
て以下に説明する。
【０００３】図１２は、従来の発振回路の回路構成の一
例を示す図である。図１２を参照すると、リングオシレ
ータを構成する奇数段のインバータ群ＩＮＴ1、ＩＮ
Ｖ2、…、ＩＮＶ2k+1（ｋは１以上の整数）の電源端子
に、ソースが電源に接続された制御用ＰｃｈＭＯＳトラ
ンジスタトランジスタ群ＴＰ1、ＴＰ2、…、ＴＰ2k+1の
ドレインがそれぞれ接続され、上記インバータ群の接地
端子に、それぞれソースが接地された制御用ＮｃｈＭＯ
Ｓトランジスタ群ＴＮ1、ＴＮ2、…、ＴＮ2k+1のドレイ
ンが接続された構成とされている。
【０００４】ゲート電位制御部２は、所望の発振周波
数、デューティ比に対応したゲート電位制御信号Ｇ
Ｐ1、ＧＰ2、…、ＧＰ2k+1、ＧＮ1、ＧＮ2、…、ＧＮ
2k+1を出力し、これらの信号は、それぞれ制御用ＭＯＳ
トランジスタＴＰ1、ＴＰ2、…、ＴＰ2k+1、ＴＮ1、Ｔ
Ｎ2、…、ＴＮ2k+1のゲート電極に印加される。
【０００５】続いて、この従来の発振回路の動作を説明
する。図１２において、制御用ＰｃｈＭＯＳトランジス
タＴＰ1のオン抵抗ＲONは、トランジスタＴＰ1が非飽和
領域で動作しているとして、次式（１）で与えられる。
【０００６】 ＲON＝｛β（ＶGS−Ｖth−ＶDS／2）｝-1 …(1)
【０００７】ただし、βは能力係数、ＶGSはゲート・ソ
ース間電圧、ＶDSはソース・ドレイン間電圧、Ｖthはし
きい値電圧である。
【０００８】これは、インバータＩＮＶ1の電源端子と
電源間に抵抗ＲONが付加されたこととなり、等価的に、
インバータＩＮＶ1の電流駆動能力がゲート電位制御部
２の出力電圧ＧＰ1により制御されることになる。他の
制御トランジスタ群についても同様の原理であり、ゲー
ト電位制御部２の出力電圧により、リングオシレータを
構成する各段の論理ゲートの電流駆動能力が制御でき、
発振周波数、デューティ比を可変とすることができる。
【０００９】より具体的には、発振周波数を高くすると
きには、各段の論理ゲートの電流駆動能力を高くすれば
よいので、ゲート電位制御部２の出力のうちＧＰ1、Ｇ
Ｐ2、…、ＧＰ2k+1の電位を低く、ＧＮ1、ＧＮ2、…、
ＧＮ2k+1の電位を高くする。
【００１０】またデューティ比を大きくするには、奇数
段目の論理ゲートの出力が立ち下がる速度と偶数段目の
論理ゲートの出力が立ち上がる速度が遅くなり、かつ奇
数段目の論理ゲートの出力が立ち上がる速度と偶数段目
の論理ゲートの出力が立ち下がる速度が速くなればよ
い。したがって、ゲート電位制御部２の出力のうち奇数
段目の論理ゲートに入力されるＧＰ1、ＧＮ1、ＧＰ3、
ＧＮ3、…、ＧＰ2k+1、ＧＮ2k+1の電位を低く、偶数段
目の論理ゲートに入力されるＧＰ2、ＧＮ2、ＧＰ4、Ｇ
Ｎ4、…、ＧＰ2k、ＧＮ2kの電位を高くすればよい。
【００１１】次に、従来用いられてきた遅延回路の例
を、図１３、及び図１４に示す。
【００１２】図１３に示す遅延回路は、縦続接続された
ｊ段のインバータ列（ｊは２以上の偶数）で構成されて
いる。各インバータは、ソース・ドレイン方向に３段直
列に接続されたＮｃｈＭＯＳトランジスタと、ソース・
ドレイン方向に３段直列に接続されたＰｃｈＭＯＳトラ
ンジスタからそれぞれ成る。各インバータの電流駆動能
力は、それぞれ直列トランジスタのオン抵抗の和に反比
例するので、トランジスタを３つ直列に接続することに
よってＮｃｈトランジスタ１つとＰｃｈトランジスタ１
つからなるインバータに比べて電流駆動能力が低くな
る。加えて、各インバータが駆動する容量は次段のイン
バータのゲート容量であるので、各インバータが６つの
トランジスタで構成されている分次段の容量が増える。
さらに、トランジスタが直列に接続されているため、バ
ックバイアス効果でトランジスタＴＮan、ＴＰan（１≦
ｎ≦ｊ）のしきい値は、それぞれＴＮcn、ＴＰcnよりも
高くなる。以上３つの効果で、比較的大きな遅延を得る
ことができる。
【００１３】図１４に示す第２の従来の遅延回路も、同
様に、縦続接続されたｊ段のインバータ列（ｊは２以上
の偶数）で構成されている。ただし、奇数段のインバー
タはソース・ドレイン方向に３段直列に接続されたＮｃ
ｈＭＯＳトランジスタ（例えばＴＮa1、ＴＮb1、Ｔ
Ｎc1）と１つのＰｃｈＭＯＳトランジスタ（ＴＰa1）か
ら成り、偶数段のインバータは１つのＮｃｈＭＯＳトラ
ンジスタ（例えばＴＮa2）とソース・ドレイン方向に３
段直列に接続されたＰｃｈＭＯＳトランジスタ（例えば
ＴＰa2、ＴＰb2、ＴＰc2）から成る。例外として、最終
段インバータは波形を整えるため単純なインバータ（Ｔ
Ｐaj、ＴＮaj）が用いられている。
【００１４】この構成では、奇数段インバータの出力立
ち下がりは遅く出力立ち上がりは速くなり、偶数段イン
バータの出力立ち上がりは遅く出力立ち下がりは速くな
る。したがって、図１４のＩＮ端子に立ち上がり信号が
入力されたとき、ＯＵＴ端子に立ち上がり信号が出力さ
れるまでに、大きな遅延時間が加わり、ＩＮ端子に立ち
下がり信号が入力されたときは、速やかにＯＵＴ端子に
立ち下がり信号が出力される。
【００１５】
【発明が解決しようとする課題】ところで、図１２に示
した構成の従来の発振回路は、単純なインバータでリン
グオシレータを形成したときよりも、制御用トランジス
タのオン抵抗の分だけ電流駆動能力が減少する。この発
振回路において、発振周波数、デューティ比の変動幅
は、リングオシレータを形成する各論理ゲートの最大電
流駆動能力によって制限されるので、制御用ＭＯＳトラ
ンジスタとインバータのゲート幅は大きくせざるを得な
い。このため、動作周波数が大きい場合には、特にゲー
ト幅を大きく、すなわち発振回路の面積を大きくしなけ
ればならない。
【００１６】同様にして、遅延回路も多くのトランジス
タを直列に接続してインバータを構成し、各インバータ
を多段縦続接続するので、面積が大きくなってしまう。
【００１７】さらに、従来の遅延回路では、回路設計時
に、一旦遅延時間を設定してしまうと、その後の製造ば
らつき、並びに、動作時の電源電圧変動や温度変化によ
って遅延時間が変動してしまい、動作時に遅延時間を補
正するための手段がない。
【００１８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、小面積で発振周
波数、デューティ比、位相が制御できる発振回路と、小
面積で遅延時間、立ち上がり時間、立ち下がり時間が制
御できる遅延回路を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の発振回路は、リングオシレータを構成する
各トランジスタのバックバイアスによって調節すること
によって、発振周波数、デューティ比、位相を制御す
る。
【００２０】より詳細には、本願第１発明の発振回路
は、ＭＯＳ集積回路において、リングオシレータを構成
する各ＭＯＳトランジスタのウェルのうち同一導電型の
ウェルが少なくとも２つ以上に電気的に分離され、前記
同一導電型ウェルのうち少なくとも１つが可変バイアス
電圧発生回路の出力に接続されている、ことを特徴とす
る。
【００２１】また、本願第２発明の発振回路は、ＳＯＩ
形ＭＯＳ集積回路において、リングオシレータを構成す
る各ＭＯＳトランジスタのチャネル領域のうち少なくと
も１つが可変バイアス電圧発生回路の出力に接続されて
いる、ことを特徴とする。
【００２２】また、本願第３発明の発振回路は、ＳＯＩ
形ＭＯＳ集積回路において、リングオシレータを構成す
る各ＭＯＳトランジスタのチャネル領域のうち少なくと
も１つについて埋め込み絶縁膜を介して基板側に下部電
極を設け、前記下部電極が可変バイアス電圧発生回路の
出力に接続されている、ことを特徴とする。
【００２３】次に本願第４発明の遅延回路は、ＭＯＳ集
積回路において、反転回路が複数段縦続接続された構成
を含み、前記反転回路を形成する各ＭＯＳトランジスタ
のウェルのうち同一導電型のウェルが少なくとも２つ以
上に電気的に分離され、前記同一導電型ウェルのうち少
なくとも１つが可変バイアス電圧発生回路の出力に接続
されている、ことを特徴とする。
【００２４】また本願第５発明の遅延回路は、ＳＯＩ形
ＭＯＳ集積回路において、反転回路が複数段縦続接続さ
れた構成を含み、前記反転回路を形成する各ＭＯＳトラ
ンジスタのチャネル領域のうち少なくとも１つが可変バ
イアス電圧発生回路の出力に接続されている。
【００２５】さらに、本願第６発明の遅延回路は、ＳＯ
Ｉ形ＭＯＳ集積回路において、反転回路が複数段縦続接
続された構成を含み、前記反転回路を形成する各ＭＯＳ
トランジスタのチャネル領域のうち少なくとも１つにつ
いて埋め込み絶縁膜を介して基板側に下部電極を設け、
前記下部電極が可変バイアス電圧発生回路の出力に接続
されている、ことを特徴とする。
【００２６】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明の発振回路は、その好まし
い実施の形態において、リングオシレータを構成する各
トランジスタのバックバイアスによって調節することに
よって、発振周波数、デューティ比、位相を制御するよ
うにしたものである。より詳細には、バルクＣＭＯＳで
は、ウェルを各トランジスタ毎に電気的に分離し（図
２、図３の４１、４２、５１、５２）、各ウェルに個別
に制御電圧を与えることができる手段（図１のバックバ
イアス制御部１）を有する。
【００２７】また、部分空乏化形ＳＯＩでは、ウェルの
代わりに、各トランジスタのチャネル領域（図７、図８
の６１、６２、７１、７２）に対して制御電圧を与え
る。
【００２８】また、完全空乏化形ＳＯＩでは、ウェルの
代わりに、各トランジスタのバックゲート（図９、図１
０の８１、８２、９１、９２）に対して制御電圧を与え
る。
【００２９】また、本発明の遅延回路は、その好ましい
実施の形態において、偶数段縦続接続されたインバータ
列を構成する各トランジスタのバックバイアスを調節す
ることによって、遅延時間、立ち上がり時間、立ち下が
り時間を制御する。より具体的には、バルクＣＭＯＳで
は、ウェルを各トランジスタ毎に電気的に分離し各ウェ
ルに個別に制御電圧を与えることができる手段（図１１
のバックバイアス制御部１）を有する。
【００３０】また、部分空乏化形ＳＯＩでは、ウェルの
代わりに各トランジスタのチャネル領域に対して制御電
圧を与える。
【００３１】また、完全空乏化形ＳＯＩでは、ウェルの
代わりに各トランジスタのバックゲートに対して制御電
圧を与える。
【００３２】本発明の発振回路は、その好ましい実施の
形態において、バックバイアス制御部（図１の１）を用
いて、リングオシレータを構成する各Ｐｃｈトランジス
タのＮウェルの電位を低く、各ＮｃｈトランジスタのＰ
ウェルの電位を高く設定することができる。これによっ
て、各トランジスタのしきい値Ｖthが下がり、リングオ
シレータ各段の電流駆動能力が高くなり、発振周波数を
高くすることができる（図４参照）。
【００３３】逆に、発振周波数を低くするときは、Ｎウ
ェルの電位を高く、Ｐウェルの電位を低くすればよい。
【００３４】また、バックバイアス制御部（図１の１）
を用いて、リングオシレータの奇数段目の論理ゲートの
ウェルの電位を低く、偶数段目の論理ゲートのウェルの
電位を高くできる。これによって、出力信号の立ち上が
りが速く、立ち下がりが遅くなり、デューティ比が大き
くすることができる（図５参照）。
【００３５】逆に、デューティ比を小さくするときは、
奇数段目の論理ゲートのウェルの電位を高く、偶数段目
の論理ゲートのウェルの電位を低くすればよい。
【００３６】また、バックバイアス制御部（図１の１）
を用いると、前述のように発振周波数を変化させること
ができる。例えば周期より短い時間だけ一時的に発振周
波数を高くして、再び元の周波数に戻すことによって出
力信号の位相を進ませることができる（図６参照）。
【００３７】逆に、位相を遅らせるときは、一時的に発
振周波数を小さくして再び元の周波数に戻せばよい。
【００３８】また、本発明の遅延回路は、その好ましい
実施の形態において、バックバイアス制御部を用いて多
段縦続接続されたインバータ列を構成する各Ｎｃｈトラ
ンジスタのＰウェルの電位を低く、各Ｐｃｈトランジス
タのＮウェルの電位を高くすることができる。これによ
って各トランジスタのしきい値Ｖthが上がり、各インバ
ータの電流駆動能力が小さくなり遅延時間が大きくでき
る。遅延時間を小さくするときは、Ｐウェル電位を高
く、Ｎウェル電位を低くすればよい。
【００３９】また、バックバイアス制御部を用いインバ
ータ列の奇数段目の論理ゲートのウェルの電位を低く、
偶数段目の論理ゲートのウェルの電位を高く設定するこ
とができる。これによって、立ち上がり信号が入力され
るときは遅延時間が大きく、立ち下がり信号が入力され
るときは遅延時間が小さくできる。
【００４０】逆に、立ち下がり信号が入力されるときに
遅延時間を大きく、立ち上がり信号が入力されるときに
遅延時間を小さくするためには、奇数段目の論理ゲート
のウェルの電位を高く、偶数段目の論理ゲートのウェル
の電位を低くすればよい。
【００４１】
【実施例】上記した実施の形態について更に詳細に説明
すべく、本発明の実施例について図面を参照して以下に
説明する。
【００４２】
【実施例１】図１は、本発明の一実施例の発振回路の構
成を示すブロック図である。図１を参照すると、本実施
例において、ＭＯＳトランジスタＱＰ1とＱＮ1、ＱＰ2
とＱＮ2、…、ＱＰ2k+1とＱＮ2k+1（ｋは１以上の整
数）はそれぞれインバータを形成しており、最終段のイ
ンバータの出力（ＯＵＴ）は初段のインバータの入力に
帰還されており、これらインバータ群によってリングオ
シレータが構成されている。なお、ＰチャネルＭＯＳト
ランジスタはＱＰi、ＮチャネルＭＯＳトランジスタは
ＱＮiで示す。
【００４３】バックバイアス制御部１は、種々のバイア
ス電圧を出力するための回路であり、バックバイアス制
御端子ＢＰ1、ＢＮ1、ＢＰ2、ＢＮ2、…、ＢＰ2k+1、Ｂ
Ｎ2k+1（ｋは１以上の整数）にバックバイアス制御電圧
を個別に供給する。バックバイアス制御電圧は、例えば
チャージポンプ回路を用いて発生させるものとする。
【００４４】インバータ群を構成する各トランジスタＱ
Ｐ1、ＱＮ1、ＱＰ2、ＱＮ2、…、ＱＰ2k+1、ＱＮ2k+1の
それぞれのウェルは互いに電気的に分離されており、各
々対応するバックバイアス制御端子ＢＰ1、ＢＮ1、ＢＰ
2、ＢＮ2、…、ＢＰ2k+1、ＢＮ2k+1に接続されている。
【００４５】図２は、図１のリングオシレータの一部、
トランジスタＱＰ1、ＱＮ1、ＱＰ2、ＱＮ2のレイアウト
平面図を示したものである。図２のＹ−Ｙ′線に沿った
断面図を図３（ａ）に、Ｘ−Ｘ′線に沿った断面図を図
３（ｂ）にそれぞれ示す。
【００４６】図２及び図３を参照すると、Ｐ形の半導体
基板３の上部に、Ｎウェル４１、４２と、ディープＮウ
ェル５が形成されており、互いに基板３によって電気的
に分離されている。ディープＮウェル５の上部にはＰウ
ェル５１、５２が形成されており、互いにディープＮウ
ェル５によって電気的に分離されている。
【００４７】Ｎウェル４１の表面には一対のＰ形拡散層
対２１、Ｎウェル４２の表面には一対のＰ形拡散層対２
２、Ｐウェル５１の表面には一対のＮ形拡散層対３１、
Ｐウェル５２の表面には一対のＮ形拡散層対３２が形成
されており、ウェルのさらに上部には絶縁膜４が形成さ
れている。絶縁膜４中にはゲート電極１１、１２が形成
されており、ゲート電極１１はＰ形拡散層対２１とＮ形
拡散層対３１の上部に、ゲート電極１２はＰ形拡散層対
２２とＮ形拡散層対３２の上部に配置されている。
【００４８】バックバイアス制御端子ＢＰ1、ＢＮ1、Ｂ
Ｐ2、ＢＮ2は、それぞれＮウェル４１、Ｐウェル５１、
Ｎウェル４２、Ｐウェル５２に接続される。
【００４９】次に、本実施例の発振回路の動作を説明す
る。一般にウェルの電位を変動させると、そのウェル内
のＭＯＳトランジスタのしきい値Ｖthが変動する（「基
板バイアス効果」ともいう）。図３に示すように、本実
施例の発振回路のリングオシレータでは、各トランジス
タ毎にウェルを電気的に分離し、制御部１から各ウェル
に個別にバックバイアス制御電圧が印加することができ
るので、各トランジスタ毎にしきい値Ｖthの制御が可能
である。
【００５０】さて、リングオシレータを形成する各論理
ゲートの電流駆動能力はトランジスタの飽和領域の電流
ＩON（次式（２）参照）で決まるので、しきい値Ｖthを
制御することによって、各論理ゲートの電流駆動能力を
制御することができる。
【００５１】
【数１】
【００５２】より具体的には、図４に示すように、バッ
クバイアス制御部１の出力のうちＢＰ1、ＢＰ2、…、Ｂ
Ｐ2k+1の電位を低く、ＢＮ1、ＢＮ2、…、ＢＮ2k+1の電
位を高くする。このとき、各段のインバータの電流駆動
能力が高くなるので、発振周波数を高くすることができ
る。なお、図４、図５、及び図６には、バックバイアス
制御部１の出力ＢＰ1、ＢＮ1及び発振回路の出力ＯＵＴ
のタイミング波形が示されている。
【００５３】また図５に示すように、バックバイアス制
御部１の出力のうち奇数段目のインバータのウェルに入
力されるＢＰ1、ＢＮ1、ＢＰ3、ＢＮ3、…、ＢＰ2k+1、
ＢＮ2k+1の電位を低く、偶数段目のインバータのウェル
に入力されるＢＰ2、ＢＮ2、ＢＰ4、ＢＮ4、…、Ｂ
Ｐ2k、ＢＮ2kの電位を高くする。すると、出力が立ち上
がるまでの遅延時間が小さく、出力が立ち下がるまでの
遅延時間が大きくなるので、出力波形のデューティ比を
大きくすることができる。
【００５４】さらに図６に示すように、周期より短い時
間だけＢＰ1、ＢＰ2、…、ＢＰ2k+1の電位を低く、ＢＮ
1、ＢＮ2、…、ＢＮ2k+1の電位を高くして、直ちに元の
電位に戻す。このとき短時間だけ発振周波数が高くな
り、すぐさま元の発振周波数に戻るので、出力ＯＵＴの
位相を進ませることができる。
【００５５】なお、図３に示したように、拡散層とウェ
ル、ＰウェルとディープＮウェル、ＮウェルとＰ形半導
体基板はＰ−Ｎ接合で接しているため、Ｐ形半導体側の
電位は、隣接するＮ形半導体側の電位より拡散電位Ｖf
以上高くてはならない。
【００５６】例えば図３において、Ｐ形基板３の電位を
電源電位Ｖdd以下とすると、Ｎウェル４１、４２の電位
は、Ｖdd−Ｖfより高くなければならない。このように
本実施例では、バックバイアス電位の制御範囲はある程
度限定される。
【００５７】また本実施例では、リングオシレータを構
成する各トランジスタのウェルはすべて互いに電気的に
分離されているものとしたが、一部のウェルだけを電気
的に分離してもよい。さらに、本説明において基板３は
Ｐ形半導体としたが、Ｎ形半導体基板上にディープＰウ
ェルとＰウェル、ディープＰウェル上にＮウェルを形成
しても同様に構成できる。
【００５８】
【実施例２】次に本発明（請求項２）の実施例として、
トランジスタを部分空乏化形ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）とした場合について説明す
る。図７は、図１のリングオシレータの一部、トランジ
スタＱＰ1、ＱＮ1、ＱＰ2、ＱＮ2のレイアウト平面図を
示したものである。また、図７のＹ−Ｙ′線に沿った断
面図を図８（ａ）に、Ｘ−Ｘ′線に沿った断面図を図８
（ｂ）にそれぞれ示す。図７及び図８を参照すると、Ｐ
形もしくはＮ形の半導体基板６の上部に絶縁膜４が形成
され、その上部に、Ｎ形ＳＯＩ層６１、６２とＰ形ＳＯ
Ｉ層７１、７２とが形成されており、各ＳＯＩ層は互い
に絶縁膜４によって分離されている。
【００５９】Ｎ形ＳＯＩ層６１の側面には１対のＰ形拡
散層対２１、Ｎ形ＳＯＩ層６２の側面には１対のＰ形拡
散層対２２、Ｐ形ＳＯＩ層７１の側面には１対のＮ形拡
散層対３１、Ｐ形ＳＯＩ層７２の側面には１対のＮ形拡
散層対３２が形成されており、ＳＯＩ層のさらに上部に
は絶縁膜４が形成されている。絶縁膜４中にはゲート電
極１１、１２が形成されており、ゲート電極１１はＰ形
拡散層２１とＮ形拡散層３１の上部に、ゲート電極１２
はＰ形拡散層２２とＮ形拡散層３２の上部に配置されて
いる。バックバイアス制御端子ＢＰ1、ＢＮ1、ＢＰ2、
ＢＮ2は、それぞれＮ形ＳＯＩ層６１、Ｐ形ＳＯＩ層７
１、Ｎ形ＳＯＩ層６２、Ｐ形ＳＯＩ層７２に接続されて
いる。
【００６０】本実施例の回路動作は、基本的に前記第１
の実施例と同じである。本実施例の場合、ウェルと比較
してＳＯＩ層は寄生容量が小さいので、発振周波数、デ
ューティ比、位相を変化させるときの動作が高速とな
り、且つ、消費電力が小さくなるという特徴を有する。
また、ＳＯＩ層と基板６とが絶縁膜４で分離されている
ので、ウェルに設定できる電位は、基板６の電位の影響
を受けない。このため、前記第１の実施例と比較して、
本実施例では、バックバイアス制御電位の設定範囲の自
由度が高い。
【００６１】
【実施例３】次に、本発明（請求項３）の実施例につい
て、すなわちトランジスタが完全空乏形ＳＯＩの場合に
ついて説明する。このような構造でトランジスタのしき
い値を制御する方法については、例えば特開平７−１０
６５７９号公報の記載が参照される。
【００６２】図９は、図１のリングオシレータの一部、
トランジスタＱＰ1、ＱＮ1、ＱＰ2、ＱＮ2のレイアウト
平面図を示したものである。また、図９のＹ−Ｙ′線に
沿った断面図を図１０（ａ）に、Ｘ−Ｘ′線に沿った断
面図を図１０（ｂ）にそれぞれ示す。
【００６３】図９及び図１０を参照すると、Ｐ形もしく
はＮ形の基板６の上部に絶縁膜４が形成され、その上部
にＮ形ＳＯＩ層６１、６２とＰ形ＳＯＩ層７１、７２が
形成されており、各ＳＯＩ層は互いに絶縁膜４によって
分離されている。Ｎ形ＳＯＩ層６１の側面には１対のＰ
形拡散層対２１、Ｎ形ＳＯＩ層６２の側面には１対のＰ
形拡散層対２２、Ｐ形ＳＯＩ層７１の側面には１対のＮ
形拡散層対３１、Ｐ形ＳＯＩ層７２の側面には１対のＮ
形拡散層対３２が形成されており、ＳＯＩ層のさらに上
部には絶縁膜４が形成されている。絶縁膜４中にはゲー
ト電極１１、１２が形成されており、ゲート電極１１は
Ｐ形拡散層２１とＮ形拡散層３１の上部に、ゲート電極
１２はＰ形拡散層２２とＮ形拡散層３２の上部に配置さ
れている。バックバイアス制御端子ＢＰ1、ＢＮ1、ＢＰ
2、ＢＮ2は、それぞれ基板６の表面かつ各ＳＯＩ層下部
に形成されたバックゲート８１、８２、９１、９２に接
続される。バックゲートは、例えば半導体基板６と逆の
導電形の半導体とする。
【００６４】本実施例の回路動作は前記第１の実施例と
同じである。ただし、バックゲートの容量はウェル容量
より一般に小さいので、本実施例の場合、前記第２の実
施例と同様に発振周波数、デューティ比、位相を変化さ
せるときの動作が高速で、消費電力が小さくなるという
特徴を有する。また、拡散層とバックゲートが絶縁膜４
で分離されているので、バックゲートに設定できる電位
は拡散層の電位の影響は受けない。このため、前記第１
の実施例と比較して、本実施例では、バックバイアス制
御電圧の設定範囲の自由度が高い。
【００６５】
【実施例４】図１１は、本発明（請求項４）の遅延回路
の一実施例の構成を示すブロック図である。図１１を参
照すると、ＭＯＳトランジスタＱＰ1とＱＮ1、ＱＰ2と
ＱＮ2、…、ＱＰjとＱＮj（ｊは２以上の偶数）はそれ
ぞれインバータを形成しており、これらインバータ群は
出力端子と入力端子が次々と縦続接続されている。バッ
クバイアス制御部１は、種々のバイアス電圧を出力する
ための回路で、バックバイアス制御端子ＢＰ1、ＢＮ1、
ＢＰ2、ＢＮ2、…、ＢＰj、ＢＮj（ｊは２以上の整数）
にバックバイアス制御電圧を個別に供給する。バックバ
イアス制御電圧は、例えばチャージポンプ回路を用いて
発生させるものとする。
【００６６】インバータ群を構成する各トランジスタＱ
Ｐ1、ＱＮ1、ＱＰ2、ＱＮ2、…、ＱＰj、ＱＮjのそれぞ
れのウェルは互いに電気的に分離されており、各々対応
するバックバイアス制御端子ＢＰ1、ＢＮ1、ＢＰ2、Ｂ
Ｎ2、…、ＢＰj、ＢＮjに接続されている。
【００６７】次に、図１１に示した本実施例の遅延回路
の動作を説明する。本実施例の遅延回路において、縦続
接続されたインバータ列は、各トランジスタ毎にウェル
を電気的に分離し、制御部１から各ウェルに個別にバッ
クバイアス制御電圧が印加できるので、各トランジスタ
毎にしきい値Ｖthの制御が可能である。
【００６８】上記した本発明の発振回路の実施例の動作
で説明したように、しきい値Ｖthを制御することによっ
て、各インバータの電流駆動能力を制御できる。
【００６９】より具体的には、バックバイアス制御部１
の出力のうちＢＰ1、ＢＰ2、…、ＢＰjの電位を高く、
ＢＮ1、ＢＮ2、…、ＢＮjの電位を低くする。このと
き、各段のインバータの電流駆動能力が小さくなるので
ウェルの電位によって遅延時間の長さを制御できる。
【００７０】また、バックバイアス制御部１の出力のう
ち奇数段目のインバータのウェルに入力されるＢＰ1、
ＢＮ1、ＢＰ3、ＢＮ3、…、ＢＰj-1、ＢＮj-1の電位を
低く、偶数段目のインバータのウェルに入力されるＢＰ
2、ＢＮ2、ＢＰ4、ＢＮ4、…、ＢＰj、ＢＮjの電位を高
くする。すると、立ち上がり信号を入力したときの遅延
時間は大きくなり、立ち下がり信号を入力したときの遅
延時間は小さくなる。逆に、奇数段目のインバータのウ
ェルの電位を高く、偶数段目のインバータのウェルの電
位を低くすると、立ち下がり信号を入力したときの遅延
時間は大きくなり、立ち上がり信号を入力したときの遅
延時間は小さくなる。これによって、入力信号の遷移方
向によって遅延時間を大きく異ならせることができる。
【００７１】本実施例の遅延回路についても、上記実施
例で説明した発振回路と同様に（上記実施例２、実施例
３参照）、部分空乏化形ＳＯＩデバイスや完全空乏化形
ＳＯＩデバイスへの適用が可能である。例えば部分空乏
化形ＳＯＩデバイスの場合、ウェルの代わりに各トラン
ジスタのチャネル領域に対して制御電圧を与え、また完
全空乏化形ＳＯＩデバイスではウェルの代わりにバック
ゲートに対して制御電圧を与えることにより、遅延時
間、立ち上がり／立ち下がり時間を制御することができ
る。
【００７２】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
【００７３】本発明の第１の効果は、発振回路の面積を
縮減する、ということである。その理由は、本発明にお
いては、上記した従来の発振回路におけるトランジスタ
ＴＰ1、ＴＮ1（図１２参照）のような、特にゲート幅が
大きい制御用ＭＯＳトランジスタが不要だからである。
【００７４】本発明の第２の効果は、発振周波数が非常
に高い発振回路が得られる、ということである。その理
由は、本発明においては、単純なインバータのみでリン
グオシレータを形成することができ、さらに各トランジ
スタのしきい値を低く制御できるからである。
【００７５】本発明の第３の効果は、遅延回路の面積を
縮減する、ということである。その理由は、本発明にお
いては、遅延回路を構成する各インバータをＮｃｈトラ
ンジスタ、Ｐｃｈトランジスタそれぞれ１つずつだけで
形成することができるからである。
【００７６】本発明の第４の効果は、遅延回路の遅延時
間、立ち上がり時間、立ち下がり時間を電気的に変化さ
せることが可能であり、すなわち動作時に遅延時間が変
化可能である、ということである。その理由は、本発明
においては、遅延時間がバックバイアス制御部の出力電
位で制御できるようにしたことによる。
【図面の簡単な説明】
【図１】本発明の発振回路の実施例の構成を説明するた
めの図である。
【図２】本発明の発振回路の第１の実施例の要部レイア
ウト平面図である。
【図３】本発明の発振回路の第１の実施例の構成を説明
するための断面図であり、（ａ）は、図２をＹ−Ｙ′線
で切断したときの断面図、（ｂ）は、図２をＸ−Ｘ′線
で切断したときの断面図である。
【図４】本発明の発振回路の実施例において、発振周波
数を高くしたときの波形図である。
【図５】本発明の発振回路の実施例において、デューテ
ィ比を大きくしたときの波形図である。
【図６】本発明の発振回路の実施例において、位相を進
めたときの波形図である。
【図７】本発明の発振回路の第２の実施例の要部レイア
ウト平面図である。
【図８】本発明の発振回路の第２の実施例の構成を説明
するための断面図であり、（ａ）は、図７をＹ−Ｙ′線
で切断したときの断面図、（ｂ）は、図７をＸ−Ｘ′線
で切断したときの断面図である。
【図９】本発明の発振回路の第３の実施例の要部レイア
ウト平面図である。
【図１０】本発明の発振回路の第３の実施例の構成を説
明するための断面図であり、（ａ）は、図９をＹ−Ｙ′
線で切断したときの断面図、（ｂ）は、図９をＸ−Ｘ′
線で切断したときの断面図である。
【図１１】本発明の遅延回路の一実施例の構成を説明す
るための図である。
【図１２】従来の発振回路の構成の一例を説明するため
の図である。
【図１３】従来の遅延回路の構成の一例を説明するため
の図である。
【図１４】従来の遅延回路の別の構成例を説明するため
の図である。
【符号の説明】
１ ゲート電位制御部 ２ バックバイアス制御部 ３ Ｐ形半導体基板 ４ 絶縁膜 ５ ディープＮウェル ６ 半導体基板 １１、１２ ゲート電極 ２１、２２ Ｐ形拡散層 ３１、３２ Ｎ形拡散層 ４１、４２ Ｎウェル ５１、５２ Ｐウェル ６１、６２、７１、７２ ＳＯＩ層 ８１、８２、９１、９２ バックゲート １０１、１０２ 配線 ＱＰ1、ＱＰ2、…、ＱＰ2k+1 Ｐ形ＭＯＳトランジスタ ＱＮ1、ＱＮ2、…、ＱＮ2k+1 Ｎ形ＭＯＳトランジスタ ＴＰ1、ＴＰ2、…、ＴＰ2k+1 Ｐ形ＭＯＳトランジスタ ＴＮ1、ＴＮ2、…、ＴＮ2k+1 Ｎ形ＭＯＳトランジスタ ＯＵＴ 出力端子 ＢＰ1、ＢＰ2、…、ＢＰ2k+1 ＰｃｈＭＯＳバックバイ
アス制御端子 ＢＮ1、ＢＮ2、…、ＢＮ2k+1 ＮｃｈＭＯＳバックバイ
アス制御端子 ＧＰ1、ＧＰ2、…、ＧＰ2k+1 ＰｃｈＭＯゲート電位制
御端子 ＧＮ1、ＧＮ2、…、ＧＮ2k+1 ＮｃｈＭＯゲート電位制
御端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ６１８Ｃ 29/786 ６２６Ｚ Ｈ０３Ｋ 3/354 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8234 H01L 21/8242 H01L 27/088 H01L 27/108 H01L 29/786 H03K 3/354

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】ＭＯＳ集積回路において、リングオシレー
    タを構成する各ＭＯＳトランジスタのウェルのうち同一
    導電型のウェルが少なくとも２つ以上に電気的に分離さ
    れ、前記同一導電型ウェルのうち少なくとも１つが可変
    バイアス電圧発生回路の出力に接続されている、ことを
    特徴とする発振回路。
  2. 【請求項２】ＳＯＩ形ＭＯＳ集積回路において、リング
    オシレータを構成する各ＭＯＳトランジスタのチャネル
    領域のうち少なくとも１つが可変バイアス電圧発生回路
    の出力に接続されている、ことを特徴とする発振回路。
  3. 【請求項３】ＳＯＩ形ＭＯＳ集積回路において、リング
    オシレータを構成する各ＭＯＳトランジスタのチャネル
    領域のうち少なくとも１つについて埋め込み絶縁膜を介
    して基板側に下部電極を設け、前記下部電極が可変バイ
    アス電圧発生回路の出力に接続されている、ことを特徴
    とする発振回路。
  4. 【請求項４】ＭＯＳ集積回路において、反転回路が複数
    段縦続接続された構成を含み、前記反転回路を形成する
    各ＭＯＳトランジスタのウェルのうち同一導電型のウェ
    ルが少なくとも２つ以上に電気的に分離され、前記同一
    導電型ウェルのうち少なくとも１つが可変バイアス電圧
    発生回路の出力に接続されている、ことを特徴とする遅
    延回路。
  5. 【請求項５】ＳＯＩ形ＭＯＳ集積回路において、反転回
    路が複数段縦続接続された構成を含み、前記反転回路を
    形成する各ＭＯＳトランジスタのチャネル領域のうち少
    なくとも１つが可変バイアス電圧発生回路の出力に接続
    されている、ことを特徴とする遅延回路。
  6. 【請求項６】ＳＯＩ形ＭＯＳ集積回路において、反転回
    路が複数段縦続接続された構成を含み、前記反転回路を
    形成する各ＭＯＳトランジスタのチャネル領域のうち少
    なくとも１つについて埋め込み絶縁膜を介して基板側に
    下部電極を設け、前記下部電極が可変バイアス電圧発生
    回路の出力に接続されている、ことを特徴とする遅延回
    路。
  7. 【請求項７】複数段縦続接続した論理ゲートを含む半導
    体装置において、前記複数の論理ゲートを構成する複数
    のＭＯＳトランジスタのウェルを少なくとも二つ以上に
    電気的に分離し、前記複数のＭＯＳトランジスタのウェ
    ルバイアスを可変に設定する手段を備え、前記複数のＭ
    ＯＳトランジスタのしきい値を別々に可変させることに
    より、前記各段の論理ゲートの電流駆動能力を可変に設
    定できるようにした、ことを特徴とする半導体装置。
  8. 【請求項８】前記複数段縦続接続した論理ゲートとし
    て、インバータゲートを奇数段縦続接続してなるリング
    オシレータ、及び／又は、インバータゲートを偶数段縦
    続接続してなる遅延回路を含むことを特徴とする請求項
    ７記載の半導体装置。
  9. 【請求項９】前記ウェルの代わりに、前記論理ゲートを
    構成するＳＯＩトランジスタのチャネル領域もしくはバ
    ックゲートのバイアスを可変に設定する手段を備えたこ
    とを特徴とする請求項７又は８記載の半導体装置。
  10. 【請求項１０】リングオシレータを構成する奇数段のイ
    ンバータ列における各トランジスタのバックバイアスを
    個別に調節する手段を備え、発振回路の発振周波数、デ
    ューティ比、位相を制御可能としたことを特徴とする半
    導体装置。
  11. 【請求項１１】偶数段縦続接続されたインバータ列を構
    成する各トランジスタのバックバイアスを個別に調節す
    る手段を備え、遅延回路の遅延時間、立ち上がり時間、
    立ち下がり時間を制御可能としたことを特徴とする半導
    体装置。
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