JP2917604B2 - Layout design method for semiconductor integrated circuit - Google Patents
Layout design method for semiconductor integrated circuitInfo
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- bus wiring
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト設計方法に関し、特に標準セルをベースとする集
積回路のレイアウト設計に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout design method for a semiconductor integrated circuit, and more particularly to a layout design for an integrated circuit based on standard cells.
【０００２】[0002]
【従来の技術】従来、標準セルベースのレイアウトを自
動で行う場合、各標準セルは電源・グランド端子を密着
し、通電させてセル列を形成する。このとき、集積回路
が大規模になると、セル列の中心付近のセルには電源・
グランド電位が供給され難くなる。また、セル列長の増
大は配線長増加を引き起こし、クロック信号供給におい
てタイミング保証が難しくなる。この問題を解決するた
め、電位供給用として、電源・グランドバス配線を、ク
ロック信号供給用として、クロックバス配線をセル列中
に通すレイアウト手法がある。これを計算機で自動的に
実現するための従来手法としては、次の２手法が代表的
である。2. Description of the Related Art Conventionally, when a standard cell-based layout is automatically performed, a power supply / ground terminal is brought into close contact with each standard cell and a current is applied to form a cell row. At this time, if the scale of the integrated circuit becomes large, the power supply /
It becomes difficult to supply the ground potential. In addition, an increase in the cell column length causes an increase in the wiring length, making it difficult to guarantee timing in clock signal supply. In order to solve this problem, there is a layout method in which a power supply / ground bus line is supplied for supplying a potential and a clock bus line is passed through a cell column for supplying a clock signal. As the conventional methods for automatically realizing this by a computer, the following two methods are representative.
【０００３】以下、電源・グランドバス配線をセル列中
に通す場合を例にとり説明する。まず第１の手法は、セ
ル列を途中で分割し、そこをチャネルとして、配線プロ
グラムでそのチャネルにバス配線を通すものである。第
２の手法は、予めバス配線用セルをセルライブラリに用
意し、配置プログラムでこのセルをセル列中に挿入し、
配線プログラムでそのセルにバス配線をつなぐものであ
る。具体的にこのセルの機能は、電源・グランドバス配
線と各セル列の電源・グランド供給端子をショートさせ
るものである。構造としては、バス配線とセル列への電
源・グランド電位供給用配線とこの２種類の電源・グラ
ンド配線をショートさせるためのコンタクトのみをも
つ。図６に第１の手法を用いた結果のモデル図、図７に
第２の手法で予めライブラリとして作成するセルの例、
図８に第２の手法を用いた結果のモデル図を示す。Hereinafter, a case where power supply / ground bus wiring is passed through a cell row will be described as an example. First, the first method is to divide a cell column in the middle and use the divided channel as a channel to pass bus wiring through the channel by a wiring program. A second method is to prepare a cell for bus wiring in a cell library in advance, insert the cell into a cell row by a placement program,
A wiring program connects a bus wiring to the cell. Specifically, the function of this cell is to short-circuit the power / ground bus wiring and the power / ground supply terminal of each cell row. As a structure, it has only a bus wire, a power / ground potential supply wire to the cell row, and a contact for short-circuiting the two types of power / ground wires. FIG. 6 is a model diagram of a result obtained by using the first method, FIG. 7 is an example of a cell previously created as a library by the second method,
FIG. 8 shows a model diagram as a result of using the second technique.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の技術で
は第１の手法を採用するとセル列を分割したチャネルで
通常のチャネル配線が行われる。このため、バス配線の
折れ曲がり、左右セル列のずれ，信号配線の分割チャネ
ルへの割当等起きる為、分割チャネルが膨らみ、チップ
面積が増大してしまうことが多い（図６の１１５の部
分）。また、第２の手法を採用すると、設計者は、電源
・グランド及びクロックバス配線用のセルライブラリを
予め用意する必要がある。このセルは集積回路の特徴に
より形状・配線幅等大きく変化するため、各集積回路固
有の専用ライブラリとなることがほとんどである。この
ため、必要以上のライブラリ作成工数の増大及び管理の
煩雑さを招く。In the above-mentioned prior art, when the first technique is adopted, normal channel wiring is performed on channels obtained by dividing a cell column. For this reason, the bus wiring is bent, the left and right cell columns are shifted, the signal wiring is allocated to the divided channels, and the like, so that the divided channels are expanded and the chip area is often increased (portion 115 in FIG. 6). When the second method is adopted, the designer needs to prepare a cell library for power supply / ground and clock bus wiring in advance. Since the cell greatly changes in shape and wiring width depending on the characteristics of the integrated circuit, it is almost always a dedicated library unique to each integrated circuit. For this reason, the number of man-hours for creating the library is increased more than necessary, and the management is complicated.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体集積回路
のレイアウト設計方法は、標準セルベースのレイアウト
において、セル列中に電源・グランドバス配線及び、ク
ロックバス配線を発生させる場合、チップ面積を増大せ
ず、かつ、バス配線用セルライブラリを予め準備する必
要をなくすため、セル列を発生する第１のステップと、
第１のステップの後に、バス配線の幅，セル列に対する
位置およびセル列からの間隔を示す情報が指定されて、
これらの情報にもとづいて規定されたバス配線に対する
接続端子を備えるバス配線用セルを自動発生する第２の
ステップと、自動発生されたバス配線用セルをセル列に
配置する第３のステップと、バス配線用セルの接続端子
に配線を接続してバス配線を形成する第４のステップと
を有することを特徴とする。 According to the layout design method of a semiconductor integrated circuit of the present invention, when a power / ground bus wiring and a clock bus wiring are generated in a cell row in a standard cell-based layout, a chip area is reduced. A first step of generating a cell row so as not to increase and eliminate the need to prepare a bus wiring cell library in advance ;
After the first step, the width of the bus wiring,
Information indicating the position and the distance from the cell column is specified,
For the bus wiring specified based on this information
A second method for automatically generating a bus wiring cell having a connection terminal
Steps and automatically generated bus wiring cells into cell columns
Third step of arranging and connection terminals of cells for bus wiring
A fourth step of connecting a wire to the bus to form a bus wire;
It is characterized by having.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の設計方法についてのフローチャー
トである。まず、セル列を発生した後、電源・グランド
バス配線の挿入位置を設計者は指定する。このとき、電
源・グランドバス配線の太さ及びバス配線間隔線・バス
配線とセルの間隔も同時に与える。本発明は、この情報
より、図２のようなセルをライブラリとしてレイアウト
データベース上に自動発生する。このセルは大きく分け
ると、２種類の電源・グランド端子をもつ。１０３の電
源・グランド端子は、同じセル列上の左右の標準セルと
接続するものであり、このセルによって分割された左右
のセル列に電位を供給するものである。１０４の電源・
グランド端子は、電源・グランドバス配線と接続するも
のであり、配線プログラムでバス配線を発生させるため
のものである。１０４の端子の位置は、１０２の設計者
が与えた電源・バス配線幅及び各間隔より得た電源グラ
ンドバス配線位置と１０３の等電位端子同士を結ぶ矩形
の交点矩形上に発生する。このとき下方向のバス配線と
接続する端子は交点矩形の上側に、上方向のバス配線と
接続する端子は、交点矩形の下側に発生させる。このよ
うな位置に端子を発生することにより、このセル内での
冗長配線を防ぐことができる。このセルはこの段階では
まだアートワークの実体はない。次に、このセルを設計
者が指定した位置に配置する。次に、自動配線で、１０
４の電源・グランド端子に配線を接続する。この結果、
バス配線の実体ができる。図３はこの処理後の図であ
る。最後に、アートワーク出力処理でセル列への電位供
給配線とバス配線とセル供給配線をショートさせるコン
タクトを自動発生することによってバス配線と左右のセ
ル列に電源・グランド電位供給される。図４に本発明で
発生した電源・グランドバス用セルのアートワーク図を
示す。Next, the present invention will be described with reference to the drawings. FIG. 1 is a flowchart of the design method of the present invention. First, after a cell row is generated, the designer specifies the insertion position of the power / ground bus wiring. At this time, the thickness of the power supply / ground bus wiring, the bus wiring interval line, and the distance between the bus wiring and the cell are also given at the same time. Based on this information, the present invention automatically generates a cell as shown in FIG. 2 as a library on a layout database. This cell roughly has two types of power and ground terminals. The power / ground terminal 103 is connected to the left and right standard cells on the same cell row, and supplies a potential to the left and right cell rows divided by this cell. 104 power supply
The ground terminal is connected to the power / ground bus wiring, and is used to generate a bus wiring in a wiring program. The position of the terminal 104 occurs on the intersection rectangle of the rectangle connecting the equipotential terminals with the power ground bus wiring position obtained from the power supply / bus wiring width and each interval given by the designer of 102. At this time, the terminal connected to the downward bus wiring is generated above the intersection rectangle, and the terminal connected to the upward bus wiring is generated below the intersection rectangle. By generating a terminal at such a position, redundant wiring in this cell can be prevented. This cell has no artwork at this stage. Next, this cell is arranged at a position designated by the designer. Next, with automatic wiring, 10
4 is connected to the power / ground terminal. As a result,
A bus wiring entity is created. FIG. 3 is a diagram after this processing. Finally, in the artwork output process, a power supply / ground potential is supplied to the bus line and the left and right cell columns by automatically generating a contact for shorting the potential supply line to the cell column, the bus line, and the cell supply line. FIG. 4 shows an artwork diagram of a power / ground bus cell generated by the present invention.
【０００７】次に、本発明の実施例２について説明す
る。本実施例によれば、クロックバスもチップ面積，工
数をおさえて実現できる。フローは実施例１と全く同じ
である。処理内容も自動配線までは同じである。電源・
グランドバスとの相違点は、クロックは通常の信号線と
同様電源・グランド配線とショートしないため、出力時
にセル列供給用電源・グランド配線とバス配線のショー
ト用コンタクトを出力しないことである。図５は本実施
例で作成されたクロックバス用ライブラリを用いたレイ
アウト後のクロックバス配線近辺である。この図を用い
てフェーズ別に説明する。先ず会話的にバス位置・幅・
間隔を指定した結果、１１１，１１２の端子をもつライ
ブラリを発生する。次に、このライブラリを配置し、ネ
ットリストにしたがって自動配線を行う。この結果、１
１１のクロックバス用端子にバス配線１１３が接続され
る。最後に出力処理でセル列への電源供給用端子をつな
ぐ電源・グランド配線１１４を発生する。Next, a second embodiment of the present invention will be described. According to this embodiment, the clock bus can be realized with a reduced chip area and man-hour. The flow is exactly the same as in the first embodiment. The processing contents are the same up to automatic wiring. Power supply·
The difference from the ground bus is that the clock does not short-circuit with the power supply / ground wiring like a normal signal line, and therefore does not output a short-circuit contact between the power supply / ground wiring for supplying the cell row and the bus wiring at the time of output. FIG. 5 shows the vicinity of the clock bus wiring after layout using the clock bus library created in this embodiment. Each phase will be described with reference to FIG. First of all, bus position, width,
As a result of specifying the interval, a library having terminals 111 and 112 is generated. Next, this library is arranged, and automatic wiring is performed according to the netlist. As a result, 1
The bus wiring 113 is connected to eleven clock bus terminals. Finally, in the output processing, a power supply / ground wiring 114 for connecting a power supply terminal to the cell row is generated.
【０００８】[0008]
【発明の効果】以上説明したように本発明は、標準セル
ベースのレイアウト設計において、電源・グランドバス
配線及びクロックバス配線を発生する場合、レイアウト
システムの内部でバス配線用セルライブラリを自動発生
し、出力時にアートワーク化するため、従来手法の問題
点である、面積の増大及びライブラリ作成工数の増大・
管理の煩雑さを抑えられる。また、全てレイアウトシス
テムの内部的処理で閉じているため、レイアウトシステ
ム外部環境・運用形態は従来と全く変わらない。As described above, according to the present invention, when power supply / ground bus wiring and clock bus wiring are generated in a standard cell-based layout design, a cell library for bus wiring is automatically generated inside the layout system. However, since the artwork is created at the time of output, the problems of the conventional method, such as an increase in area and an increase in the number of man-hours for creating a library.
Management complexity can be reduced. In addition, since all of the layout systems are closed by internal processing of the layout system, the external environment and operation form of the layout system are not different from those of the related art.
【図１】本発明のフローチャート図である。FIG. 1 is a flowchart of the present invention.
【図２】本発明の一実施例を説明するための図である。FIG. 2 is a diagram for explaining an embodiment of the present invention.
【図３】本発明の一実施例を説明するための図である。FIG. 3 is a diagram for explaining an embodiment of the present invention.
【図４】本発明の一実施例を説明するための図である。FIG. 4 is a diagram for explaining one embodiment of the present invention.
【図５】本発明の実施例２を説明するための図である。FIG. 5 is a diagram for explaining a second embodiment of the present invention.
【図６】本発明が解決しようとする課題を説明するため
の図である。FIG. 6 is a diagram for explaining a problem to be solved by the present invention.
【図７】本発明が解決しようとする課題を説明するため
の図である。FIG. 7 is a diagram for explaining a problem to be solved by the present invention.
【図８】本発明が解決しようとする課題を説明するため
の図である。FIG. 8 is a diagram for explaining a problem to be solved by the present invention.
１０１ バス配線との間隔 １０２ バス配線幅 １０３ セル列供給用電源・グランド端子 １０４ バス配線用電源・グランド端子 １０５ 上方向からの電源配線 １０６ 下方向からの電源配線 １０７ 上方向からのグランドバス配線 １０８ 下方向からのグランドバス配線 １０９ セル列への電源・グランド供給用配線 １１０ バス配線と供給用配線のショート用コンタク
ト １１１ クロックバス用端子 １１２ 電源・グランド端子 １１３ クロックバス配線 １１４ 電源・グランド配線 １１５ 電源・グランドバス配線用チャネル １１６ 電源・グランドバス配線 １１７ 電源・グランドバス配線用端子 １１８ セル列への電源・グランド供給用端子 １１９ バス配線と供給用配線のショート用コンタク
ト １２０ 電源・グランドバス用セル １２１ 電源・グランドバス配線DESCRIPTION OF SYMBOLS 101 Distance from bus wiring 102 Bus wiring width 103 Power supply / ground terminal for cell array supply 104 Power supply / ground terminal for bus wiring 105 Power supply wiring from above 106 Power supply wiring from below 107 Ground bus wiring from above 108 Ground bus wiring from below 109 Power supply / ground supply wiring to cell row 110 Short contact between bus wiring and supply wiring 111 Clock bus terminal 112 Power supply / ground terminal 113 Clock bus wiring 114 Power supply / ground wiring 115 Power supply • Ground bus wiring channel 116 Power supply / ground bus wiring 117 Power supply / ground bus wiring terminal 118 Power supply / ground supply terminal to cell row 119 Short contact between bus wiring and supply wiring 120 Power / ground bus cell 121 Power supply Ground bus wiring
Claims (1)
ス配線と、前記バス配線を前記セル列に接続するための
バス配線用セルとを有する標準セルベースの集積回路を
設計するための計算機による半導体集積回路のレイアウ
ト設計方法において、 前記セル列を発生する第１のステップと、前記第１のス
テップの後に、前記バス配線の幅，前記セル列に対する
位置および前記セル列からの間隔を示す情報が指定され
て、これらの情報にもとづいて規定された前記バス配線
に対する接続端子を備える前記バス配線用セルを自動発
生する第２のステップと、自動発生された前記バス配線
用セルを前記セル列に配置する第３のステップと、前記
バス配線用セルの前記接続端子に配線を接続して前記バ
ス配線を形成する第４のステップとを有することを特徴
とする半導体集積回路のレイアウト設計方法。1. A cell array comprising a plurality of cells,
And a bus line for connecting the bus line to the cell column.
The standard cell-based integrated circuit having a bus line cell
In layout <br/> preparative method for designing a semiconductor integrated circuit by a computer to design a first step of generating the cell columns, the first scan
After the step, the width of the bus line,
Information indicating the position and the distance from the cell row is specified.
The bus wiring defined based on these information
Automatically generates the bus wiring cell having a connection terminal for
Generating a second step and automatically generating the bus wiring
A third step of arranging cells for use in the cell row;
Connect a wire to the connection terminal of the bus wiring cell and
And a fourth step of forming a semiconductor wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220411A JP2917604B2 (en) | 1991-08-30 | 1991-08-30 | Layout design method for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220411A JP2917604B2 (en) | 1991-08-30 | 1991-08-30 | Layout design method for semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563084A JPH0563084A (en) | 1993-03-12 |
| JP2917604B2 true JP2917604B2 (en) | 1999-07-12 |
Family
ID=16750701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220411A Expired - Lifetime JP2917604B2 (en) | 1991-08-30 | 1991-08-30 | Layout design method for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917604B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2294120A (en) * | 1994-09-22 | 1996-04-17 | Univ California | Eddy current-less pole tips for MRI magnets |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161638A (en) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | Power supply wiring method of semiconductor integrated circuit |
| JPH0828421B2 (en) * | 1987-08-27 | 1996-03-21 | 株式会社東芝 | Semiconductor integrated circuit device |
| JPH0555376A (en) * | 1991-08-27 | 1993-03-05 | Fujitsu Ltd | Semiconductor integrated circuit layout method and semiconductor integrated circuit device |
-
1991
- 1991-08-30 JP JP3220411A patent/JP2917604B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563084A (en) | 1993-03-12 |
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