JP2833886B2 - Automatic layout method for semiconductor integrated circuits - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体集積回路のレイア
ウト設計手法に関し、特に機能ブロックを用いた半導体
集積回路の自動レイアウト設計手法に関する。The present invention relates to a layout design method for a semiconductor integrated circuit, and more particularly to an automatic layout design method for a semiconductor integrated circuit using functional blocks.

【０００２】[0002]

【従来の技術】従来の半導体集積回路の自動レイアウト
装置は、プログラムを汎用のコンピュータ上で実行する
ことか、あるいは専用の装置において図４のように、各
機能ブロック間の配線接続情報と、各機能ブロックの外
形・端子位置情報、各機能ブロックの配置情報と、最小
配線幅・配線間隔などを記述した設計規則情報と、配線
幅・配線層指定などの配線の制御情報など、自動レイア
ウトに必要な情報がステップ４０１で入力され、その妥
当性が確認される。2. Description of the Related Art A conventional automatic layout apparatus for a semiconductor integrated circuit executes a program on a general-purpose computer, or uses a dedicated apparatus as shown in FIG. Necessary for automatic layout, such as outer shape and terminal position information of functional blocks, layout information of each functional block, design rule information describing minimum wiring width and wiring interval, and wiring control information such as wiring width and wiring layer designation Information is input in step 401 and its validity is confirmed.

【０００３】確認によりデータとして適当であれば、ス
テップ４０２で機能ブロックの外形・端子位置情報、お
よび機能ブロック配置情報を参照した上で機能ブロック
の配置・配線経路・配線層を記録するための、レイアウ
トと等価なビットマップデータが作成・初期化される。
これが、ステップ４０２である。If the data is appropriate as a result of the confirmation, in step 402, the layout, wiring path, and wiring layer of the functional block are recorded by referring to the outer shape and terminal position information of the functional block and the functional block layout information. Bitmap data equivalent to the layout is created and initialized.
This is step 402.

【０００４】このビットマップデータ上で配線接続情報
をもとに、設計規則情報と配線情報を参照しながら、迷
図探索法、チャネル配線法などの配線手法により各機能
ブロックの個々の端子同士の接続を、ステップ４０６で
行うような処理構成となっている。On the basis of the wiring connection information on the bit map data, the connection between individual terminals of each functional block is performed by a wiring method such as a stray diagram search method and a channel wiring method while referring to the design rule information and the wiring information. Is performed in step 406.

【０００５】このような自動レイアウト手法は特定用途
向集積回路等のレイアウト設計において広く用いられて
おり、図５に示すようなレイアウトが作成される。[0005] Such an automatic layout technique is widely used in the layout design of an integrated circuit for a specific application, and a layout as shown in FIG. 5 is created.

【０００６】[0006]

【発明が解決しようとする課題】図５は、従来の処理に
より作成される半導体集積回路のレイアウトパタンを示
す平面図である。FIG. 5 is a plan view showing a layout pattern of a semiconductor integrated circuit created by a conventional process.

【０００７】図５において、電源配線５０１と、配線５
０３，５０４と、機能ブロック５０５，５０６，５０７
と、特性を揃えるべき配線５０９，５１０と、配線層切
り替えコンタクト５１１とが示されている。In FIG. 5, power supply wiring 501 and wiring 5
03,504 and functional blocks 505,506,507
And wirings 509 and 510 whose characteristics are to be uniformed, and wiring layer switching contacts 511 are shown.

【０００８】しかしながら、この種の半導体集積回路の
自動レイアウト手法は機能ブロック間の配線を行う際
に、データバス配線や、多層クロック配線等の、配線長
・配線容量などの、特性を揃える必要のある配線におい
ても、配線接続情報と、設計規則に沿った形で図５の配
線５０９，５１０のように、一つ一つの配線が作成され
ていくため、多層配線に於ける配線層の切り替えや、障
害物の回避などのために特性が揃わないため、このよう
なレイアウトを用いた集積回路の場合、データ変化のタ
イミングにより誤動作する恐れがあった。However, in this type of automatic layout method for a semiconductor integrated circuit, when wiring between functional blocks, characteristics such as wiring length and wiring capacitance of data bus wiring and multilayer clock wiring need to be made uniform. Even in a certain wiring, wirings are created one by one like the wiring connection information and the wirings 509 and 510 in FIG. 5 in accordance with the design rules. Since the characteristics are not uniform due to avoidance of obstacles, an integrated circuit using such a layout may malfunction due to the timing of data change.

【０００９】また、このような誤動作を防止するために
は半導体集積回路レイアウト手法により作成されたレイ
アウト情報から配線長・容量などの特性を抽出し、特性
の均一性を確かめる必要があり、時間を要していた。In order to prevent such a malfunction, it is necessary to extract characteristics such as wiring length and capacitance from layout information created by a semiconductor integrated circuit layout method, and to confirm uniformity of the characteristics. I needed it.

【００１０】さらに、配線本数が多い場合、それぞれの
接続や、機能ブロックの配置などを満足させるため、配
線の交差や、配線層の切り替えが増えることで配線面積
が増加し、素子の集積度が低下する問題もあり、改善が
求められていた。Further, when the number of wirings is large, in order to satisfy the respective connections and the arrangement of the functional blocks, the number of intersections of wirings and the switching of wiring layers increase, so that the wiring area increases and the degree of integration of elements increases. There was also a problem of reduction, and improvement was required.

【００１１】本発明の目的は、前記の問題点を解決し、
特性がよく、素子の集積度の高い半導体集積回路のレイ
アウトを短時間で行う機能を持つ半導体集積回路の自動
レイアウト手法を提供することにある。An object of the present invention is to solve the above problems,
It is an object of the present invention to provide an automatic layout method for a semiconductor integrated circuit having a function of performing a layout of a semiconductor integrated circuit having good characteristics and high element integration in a short time.

【００１２】[0012]

【課題を解決するための手段】本発明の半導体集積回路
の自動レイアウト手法の構成は、半導体集積回路のレイ
アウト設計時における各機能ブロック間の配線接続情報
と、前記各機能ブロックの外形・端子位置情報、前記各
機能ブロックの配置情報と、配線幅・配線間隔などを記
述した設計規則情報と、配線の制御情報を入力するため
の入力手段と、前記入力手段に入力した情報より機能ブ
ロックの配置・配線経路・配線層などのデータを記録す
るビットマップデータを作成し、初期化するビットマッ
プデータ作成手段と、前記配線接続情報より、バス線・
クロック線などの配線間の特性を揃えるべき接続を抽出
し、前記配線に必要な領域を確保し、その配線領域内で
前記バス線・クロック線の配線を行う確保領域内配線手
段と、前記特性を揃える必要の無い配線の作成を行う配
線手段とにより、前記半導体集積回路のレイアウト設計
を行うことを特徴とする。An automatic layout method for a semiconductor integrated circuit according to the present invention comprises wiring connection information between functional blocks at the time of layout design of the semiconductor integrated circuit, and external shape and terminal positions of the functional blocks. Information, layout information of each of the functional blocks, design rule information describing wiring widths and wiring intervals, input means for inputting wiring control information, and functional block layout based on the information input to the input means. A bit map data generating means for generating and initializing bit map data for recording data such as wiring paths and wiring layers, and a bus line based on the wiring connection information;
A wiring means in a reserved area for extracting a connection to make the characteristics of wiring such as a clock line uniform, securing a necessary area for the wiring, and laying out the bus line / clock line in the wiring area; The layout design of the semiconductor integrated circuit is performed by wiring means for creating wiring that does not need to be aligned.

【００１３】[0013]

【実施例】図１は本発明の一実施例の半導体集積回路の
自動レイアウト手法を示すブロック図である。FIG. 1 is a block diagram showing an automatic layout method of a semiconductor integrated circuit according to one embodiment of the present invention.

【００１４】図１において、本実施例の半導体集積回路
の自動レイアウト手法は、図１の処理手順に示すよう
に、各機能ブロック間の配線接続情報と、各機能ブロッ
クの外形・端子位置情報と、各機能ブロックの配置情報
と、最小配線幅・配線間隔などを記述した設計規則情報
と、配線幅・配線層指定などを記した配線制御情報な
ど、レイアウト設計に必要な諸々の情報をステップ１０
１において入力する。このステップ１０１で入力された
機能ブロックの外形・端子位置情報と、機能ブロック配
置情報をもとに、ステップ１０２において機能ブロック
の配置・配線経路・配線層を記録するビットマップデー
タを作成・初期化する。つぎに、ステップ１０３におい
て、配線接続情報と、配線接続情報より特性を揃えるべ
き配線の抽出を行い、抽出された、特性を揃えるべき接
続を配線するために必要な領域を、設計規則情報と配線
接続情報に従い、ステップ１０４において迷図探索法、
チャネル配線法等の配線手法により、ビットマップデー
タ上に確保する。Referring to FIG. 1, the automatic layout method for a semiconductor integrated circuit according to the present embodiment employs wiring connection information between functional blocks, outer shape and terminal position information of each functional block, as shown in the processing procedure of FIG. Step 10 describes various information necessary for layout design, such as layout information of each functional block, design rule information describing minimum wiring width and wiring interval, and wiring control information describing wiring width and wiring layer designation.
Input at 1. In step 102, bitmap data for recording the layout, wiring paths, and wiring layers of the functional blocks is created and initialized based on the external information and terminal position information of the functional blocks and the functional block layout information input in step 101. I do. Next, in step 103, wirings whose characteristics are to be matched are extracted from the wiring connection information and the wiring connection information, and the extracted area necessary for wiring the connections whose characteristics are to be matched is designated by the design rule information and the wiring. According to the connection information, a stray chart search method is performed in step 104,
It is secured on bitmap data by a wiring method such as a channel wiring method.

【００１５】こうして確保された領域内で、抽出処理に
より抽出されたデータと配線接続情報、設計規則情報に
より、ステップ１０５において、配線接続を行う。In the area thus secured, wiring connection is performed in step 105 based on the data extracted by the extraction processing, the wiring connection information, and the design rule information.

【００１６】次のステップ１０６では、特性を揃える必
要の無い接続について配線接続情報をもとに、設計規則
情報を参照しながら各機能ブロックの個々の端子同士の
接続を、迷図探索法、チャネル配線法などの配線手法に
より配線を行う。In the next step 106, the connections between the individual terminals of each functional block are determined based on the wiring connection information for the connections that do not need to have the same characteristics, by referring to the design rule information, using the stray diagram search method, channel wiring, and the like. Wiring is performed by a wiring method such as a method.

【００１７】以上のような処理構成により半導体集積回
路の自動レイアウトを行うことを特徴とする。An automatic layout of a semiconductor integrated circuit is performed by the above processing configuration.

【００１８】次に図２を用い本発明の実施例を詳細に説
明する。Next, an embodiment of the present invention will be described in detail with reference to FIG.

【００１９】図２は本発明に於ける半導体集積回路の自
動レイアウト手法の一例を示すフロー図である。FIG. 2 is a flowchart showing an example of an automatic layout method for a semiconductor integrated circuit according to the present invention.

【００２０】図２において、まず半導体集積回路の自動
レイアウト装置内のメモリ・フラグなどのクリア、初期
値設定などの初期設定をステップ２０１で行う。In FIG. 2, first, at step 201, initial settings such as clearing of a memory flag and the like and initial value setting in the automatic layout apparatus for a semiconductor integrated circuit are performed.

【００２１】初期化の終えた装置に、ステップ２０２に
おいて機能ブロック間の配線接続情報と、機能ブロック
の外形・端子位置情報と、機能ブロックの配置情報と、
最小配線幅・配線間隔などを記述した設計規則情報と、
配線幅・配線層指定などを記述した配線制御情報など、
レイアウト設計に必要な諸々の情報を入力する。In step 202, the information on the wiring connection between the functional blocks, the information on the outer shape and terminal position of the functional blocks, the information on the arrangement of the functional blocks,
Design rule information that describes minimum wiring width, wiring interval, etc.,
Wiring control information that describes wiring width, wiring layer designation, etc.
Input various information required for layout design.

【００２２】ここで入力された情報について、レイアウ
トする上で必要な情報が、正しい形式で入力されている
かどうかについて、ステップ２０３において評価を行
い、問題が有った場合分岐処理フラグを立てる。With respect to the information input here, it is evaluated in step 203 whether or not information necessary for layout is input in a correct format, and if there is a problem, a branch processing flag is set.

【００２３】ステップ２０４では、この分岐処理フラグ
が立っていれば処理を中断終了し、分岐処理フラグが立
っていなげれば次処理のステップ２０５に移る。In step 204, if the branch processing flag is set, the processing is interrupted and terminated, and if the branch processing flag is not set, the process proceeds to step 205 of the next processing.

【００２４】ステップ２０５においては、機能ブロック
の配置，配線経路・配線層を記録するためのビットマッ
プデータを作成し、機能ブロックの配置情報などを参照
し、初期値設定を行っている。In step 205, bit map data for recording the arrangement of the functional blocks, the wiring paths and the wiring layers is created, and the initial values are set by referring to the information on the arrangement of the functional blocks.

【００２５】ステップ２０２で入力された情報より電源
に関する接続情報をステップ２０６において抽出し、チ
ャネル配線法によりビットマップデータ上で配線経路の
決定と、指定の配線幅での配線をステップ２０７におい
て行う。In step 206, connection information relating to the power supply is extracted from the information input in step 202, and a wiring path is determined on bitmap data by a channel wiring method, and wiring with a specified wiring width is performed in step 207.

【００２６】つぎに、ステップ２０８において、ステッ
プ２０２で入力されたデータ中に束線化の指示情報が有
る場合は束線処理フラグを立て、接続情報の抽出・グル
ープ化を行う。Next, in step 208, if the data input in step 202 contains the instruction information for bunching, the bunching processing flag is set, and the connection information is extracted and grouped.

【００２７】この束線処理フラグを参照してステップ２
０９はフラグが立っていればステップ２１０の束線処理
へ分岐する。Step 2 referring to the bundle processing flag
In step 09, if the flag is set, the flow branches to the binding process of step 210.

【００２８】ステップ２１０では、ステップ２０８で抽
出された、束線化する接続情報より、必要となる配線幅
などの情報を求め、ビットマップデータ上でチャネル配
線法を用いて配線領域を確保する。In step 210, information such as a required wiring width is obtained from the connection information extracted in step 208 to be bundled, and a wiring area is secured on the bitmap data by using a channel wiring method.

【００２９】確保された配線領域を必要な配線数に応じ
て分割し、機能ブロック外部端子との接続をステップ２
１１において行っている。The secured wiring area is divided according to the required number of wirings, and connection with the external terminals of the function block is made in step 2.
11 is performed.

【００３０】次のステップ２１２はステップ２１１で束
線配線が終了した後、あるいはステップ２０９で束線処
理フラグが立っていなかった場合に処理が開始され、今
までの処理でまだ配線経路の決定していない束線化の必
要の無い接続について、接続情報を抽出を行っている。In the next step 212, the processing is started after the completion of the bundled wiring in the step 211, or when the bundled processing flag is not set in the step 209, and the wiring path is determined by the processing so far. Connection information is extracted for those connections that do not need to be bundled.

【００３１】抽出された接続情報をステップ２１３にお
いてチャネル配線法によりビットマップデータ上で配線
経路が作成される。In step 213, the extracted connection information is used to create a wiring path on the bitmap data by the channel wiring method.

【００３２】作成されたレイアウト情報をステップ２１
４において、設計規則情報に沿っているかなど、レイア
ウト情報の妥当性の確認を行い、問題点がある場合はモ
ニタ画面等にその旨を表示し、処理の中断終了を行い、
問題がなければ同様に正常終了の表示を行い一連の処理
が終了する。The created layout information is stored in step 21
In step 4, the layout information is checked for validity, such as conforming to the design rule information. If there is a problem, the fact is displayed on a monitor screen or the like, and the processing is terminated.
If there is no problem, the display of the normal end is similarly performed, and the series of processing ends.

【００３３】本実施例により作成されるレイアウトは、
図３に示すように束線３０２が、予め確保されている束
線配線領域３０８内で、優先的に配線されるまで、束線
３０２に包含される、配線３０９，配線３１０の間の特
性はほぼ同一となる。The layout created by this embodiment is:
As shown in FIG. 3, the characteristics between the wirings 309 and 310 included in the bundle 302 until the bundle 302 is preferentially wired in the bundle wiring region 308 secured in advance. It is almost the same.

【００３４】図３においては、電源配線３０１と、束線
化配線３０２と、配線３０３，３０４と、機能ブロック
３０５，３０６，３０７と、束線化配線領域３０８と、
束線構成配線３０９，３１０と、配線層切り替えコンタ
クト３１１とが示されている。In FIG. 3, a power supply wiring 301, a bundled wiring 302, wirings 303 and 304, functional blocks 305, 306 and 307, a bundled wiring area 308,
The bundle configuration wirings 309 and 310 and the wiring layer switching contact 311 are shown.

【００３５】[0035]

【発明の効果】以上説明したように、本発明は、バス
線，クロック線のように特性を揃えるべき配線を特定の
領域内でまとめて接続するため、配線間の特性を揃える
ことができ、これにより配線間の特性の不均衡による不
具合を防止でき、特にまとめて接続した配線群を幅広の
１つの配線と見なすことで、不要な配線交差，配線層切
り替えなどの処理による無駄な領域が無くなり、素子密
度を上げることができ、さらにレイアウト上での配線並
びが明確となるため、レイアウトの改良などの対応が容
易になるという効果がある。As described above, according to the present invention, wirings whose characteristics are to be made uniform, such as a bus line and a clock line, are connected together in a specific area, so that the characteristics between the wirings can be made uniform. As a result, it is possible to prevent a problem due to an imbalance in characteristics between wirings. In particular, by regarding a group of wirings connected together as one wide wiring, unnecessary areas due to unnecessary wiring intersections, wiring layer switching, and other processing are eliminated. Since the element density can be increased and the wiring arrangement on the layout becomes clear, there is an effect that it is easy to take measures such as improving the layout.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例の半導体集積回路の自動レイ
アウト手法における処理を示すブロック図である。FIG. 1 is a block diagram showing processing in an automatic layout method for a semiconductor integrated circuit according to one embodiment of the present invention.

【図２】本発明の一実施例のフロー図である。FIG. 2 is a flowchart of one embodiment of the present invention.

【図３】本発明の一実施例により作成された半導体集積
回路のレイアウトパタンを示す平面図である。FIG. 3 is a plan view showing a layout pattern of a semiconductor integrated circuit created according to one embodiment of the present invention.

【図４】従来の処理手順を示すブロック図である。FIG. 4 is a block diagram showing a conventional processing procedure.

【図５】従来の処理により作成された半導体集積回路の
レイアウトパタンを示す平面図である。FIG. 5 is a plan view showing a layout pattern of a semiconductor integrated circuit created by a conventional process.

【符号の説明】[Explanation of symbols]

３０１ 電源配線 ３０２ 束線化配線 ３０３，３０４ 配線 ３０５，３０６，３０７ 機能ブロック ３０８ 束線化配線領域 ３０９，３１０ 束線構成配線 ３１１ 配線層切り替えコンタクト ５０１ 電源配線 ５０３，５０４ 配線 ５０５，５０６，５０７ 機能ブロック ５０９，５１０ 特性を揃えるべき配線 ５１１ 配線層切り替えコンタクト 301 power supply wiring 302 bundled wiring 303, 304 wiring 305, 306, 307 function block 308 bundled wiring area 309, 310 bundled wiring 311 wiring layer switching contact 501 power supply wiring 503, 504 wiring 505, 506, 507 Function Block 509, 510 Wiring to make characteristics uniform 511 Wiring layer switching contact

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体集積回路のレイアウト設計時にお
ける各機能ブロック間の配線接続情報と、前記各機能ブ
ロックの外形・端子位置情報、前記各機能ブロックの配
置情報と、配線幅・配線間隔などを記述した設計規則情
報と、配線の制御情報を入力するための入力手段と、前
記入力手段に入力した情報より機能ブロックの配置・配
線経路・配線層などのデータを記録するビットマップデ
ータを作成し、初期化するビットマップデータ作成手段
と、前記配線接続情報より、バス線・クロック線などの
配線間の特性を揃えるべき接続を抽出し、前記配線に必
要な領域を確保し、その配線領域内で前記バス線・クロ
ック線の配線を行う確保領域内配線手段と、前記特性を
揃える必要の無い配線の作成を行う配線手段とにより、
前記半導体集積回路のレイアウト設計を行うことを特徴
とする半導体集積回路の自動レイアウト手法。1. A wiring connection information between functional blocks at the time of layout design of a semiconductor integrated circuit, an outer shape / terminal position information of each functional block, an arrangement information of each functional block, a wiring width / wiring interval, and the like. Input means for inputting the described design rule information and wiring control information, and bitmap data for recording data such as the arrangement of functional blocks, wiring paths, and wiring layers are created from the information input to the input means. Extracting, from the bitmap data generating means to be initialized and the wiring connection information, a connection to make the characteristics of the wiring such as a bus line and a clock line uniform, to secure an area necessary for the wiring, and In the securing area wiring means for wiring the bus lines and clock lines, and wiring means for creating a wiring that does not need to match the characteristics,
An automatic layout method for a semiconductor integrated circuit, wherein a layout design of the semiconductor integrated circuit is performed.