JP2914989B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
本発明は半導体装置、特に広範な電源電圧と電源の種
類に対応できる微細素子で構成された高集積の半導体装
置に関する。
類に対応できる微細素子で構成された高集積の半導体装
置に関する。
近年、ラップトップパソコンや電子手帳に代表される
携帯型電子情報機器、磁気媒体を用いずに音声録音を行
なう固体録音機やイメージを記憶する固体カメラ（電子
スチルカメラ）などに代表される携帯型電子メディア機
器が市場に現われはじめている。これらの携帯型電子機
器が広く普及するためには、電池動作、あるいは電池に
よる情報保持動作（バッテリ−バックアップ）が可能な
超高集積回路（以下ULSIと略す）の実現が鍵になる。ま
た、他方、より高性能の電子計算機を実現するための大
容量補助記憶装置として、磁気ディスクよりも高速のア
クセスが可能な半導体ディスクに対するニーズが高まっ
ている。半導体ディスクには、電池による情報保持動作
が可能な超大容量のメモリLSIが必要になる。 これら用途に用いるULSIには、以下が要求される。
（１）広範な電源電圧範囲（１〜5.5V）での動作。これ
により、他種類の電源、例えば現在のTTL互換デジタルL
SIの基準電源電圧である5V、あるいは従来のTTL互換デ
ジタルLSIの標準電源電圧の候補の一つである3.3V、リ
チウムなどを用いた一次電池の代表的な出力電圧である
３〜3.6V、カドミウムとニッケルによる二次電池の代表
的な出力電圧である1.2V、などに対して一つのチップで
対応することができる。 （２）電源電圧の時間変化（短期あるいは長期）への対
応。これにより、電池の電圧の経時変化や、標準動作と
バッテリバックアップ動作間の移動時の電源切り換えに
伴って生じる電圧変動を受けても誤動作を起こす心配が
なくなる。 （３）動作時あるいはバッテリバックアップ動作時にお
ける消費電力の低減。これらにより、小形のバッテリに
よっても長期間、動作させることができる。 （４）過渡電流の低減。これにより、電池の電圧の過渡
変動を小さくすることができ、誤動作を防止できる。 広い電源電圧範囲で動作するマイクロプロセッサの製
品の例は（株）日本電気 ４ビットマイクロプロセッサ
ハンドブック、148ページに記載されている。製品型
名はμPD7507SCである。このマイクロプロセッサの動作
電源電圧範囲は2.2〜6.0Vである。また、最小2Vでデー
タメモリの情報を保持することができる。同様に、スタ
ティックメモリにおいても、推奨動作電源電圧は5V、情
報保持（リテンション）時は2Vというのが一般的であ
る。 電池バックアップ用のダイナミックメモリとしては、
情報保持（リフレッシュ）時の消費電流を低減した例
が、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキッツ，第23巻，第１号、第12〜
第18頁（1988）（IEEE Jounal of Solid−State Circui
ts,Vol.23,No.1,pp12−18,February 1988）において論
じられている。この場合の標準動作電源電圧と情報保持
時の電源電圧は、ともに5Vである。
携帯型電子情報機器、磁気媒体を用いずに音声録音を行
なう固体録音機やイメージを記憶する固体カメラ（電子
スチルカメラ）などに代表される携帯型電子メディア機
器が市場に現われはじめている。これらの携帯型電子機
器が広く普及するためには、電池動作、あるいは電池に
よる情報保持動作（バッテリ−バックアップ）が可能な
超高集積回路（以下ULSIと略す）の実現が鍵になる。ま
た、他方、より高性能の電子計算機を実現するための大
容量補助記憶装置として、磁気ディスクよりも高速のア
クセスが可能な半導体ディスクに対するニーズが高まっ
ている。半導体ディスクには、電池による情報保持動作
が可能な超大容量のメモリLSIが必要になる。 これら用途に用いるULSIには、以下が要求される。
（１）広範な電源電圧範囲（１〜5.5V）での動作。これ
により、他種類の電源、例えば現在のTTL互換デジタルL
SIの基準電源電圧である5V、あるいは従来のTTL互換デ
ジタルLSIの標準電源電圧の候補の一つである3.3V、リ
チウムなどを用いた一次電池の代表的な出力電圧である
３〜3.6V、カドミウムとニッケルによる二次電池の代表
的な出力電圧である1.2V、などに対して一つのチップで
対応することができる。 （２）電源電圧の時間変化（短期あるいは長期）への対
応。これにより、電池の電圧の経時変化や、標準動作と
バッテリバックアップ動作間の移動時の電源切り換えに
伴って生じる電圧変動を受けても誤動作を起こす心配が
なくなる。 （３）動作時あるいはバッテリバックアップ動作時にお
ける消費電力の低減。これらにより、小形のバッテリに
よっても長期間、動作させることができる。 （４）過渡電流の低減。これにより、電池の電圧の過渡
変動を小さくすることができ、誤動作を防止できる。 広い電源電圧範囲で動作するマイクロプロセッサの製
品の例は（株）日本電気 ４ビットマイクロプロセッサ
ハンドブック、148ページに記載されている。製品型
名はμPD7507SCである。このマイクロプロセッサの動作
電源電圧範囲は2.2〜6.0Vである。また、最小2Vでデー
タメモリの情報を保持することができる。同様に、スタ
ティックメモリにおいても、推奨動作電源電圧は5V、情
報保持（リテンション）時は2Vというのが一般的であ
る。 電池バックアップ用のダイナミックメモリとしては、
情報保持（リフレッシュ）時の消費電流を低減した例
が、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキッツ，第23巻，第１号、第12〜
第18頁（1988）（IEEE Jounal of Solid−State Circui
ts,Vol.23,No.1,pp12−18,February 1988）において論
じられている。この場合の標準動作電源電圧と情報保持
時の電源電圧は、ともに5Vである。
上述した、マイクロプロセッサやスタティックメモリ
においては、２〜5Vという広い動作電源電圧範囲を有す
るものの、電源電圧＝5Vを中心に設計されているため、
許容された電源電圧変動範囲（通常は±10％）以外での
動作に対しては、動作速度（マイクロプロセッサの場合
は最高クロック周波数、スタティックメモリの場合はア
クセス時間に相当）は保証されておらず、とくに低い電
源電圧では、動作速度は著しく低下するのが通例であ
る。また、動作速度の電源電圧依存性も製品によりまち
まちであるため、システムを構成するLSIのうち最も遅
い動作速度に一致させねばならず、5V以外での動作で
は、必要な性能が得られなかったり、低い電源電圧にお
けるシステム設計を著しく困難にしたりしていた。ま
た、これらLSIは最低動作電源電圧が2.2Vであるため、
前述した多種の電源の全てに対応することができず、シ
ステム構成上の制約を受けていた。 また、前述したダイナミックメモリをシステムに組み
込む場合を考えると。その最小電源電圧は4.5Vとなり、
前述した多種の電源への対応がさらに困難になる。とり
わけ、標準動作電源電圧と情報保持時の電源電圧との間
に差がないため、電源切り換え回路の構成が非常に複雑
になり、情報保持を難しくしていた。 半導体素子の微細化は急速に進展しており、0.5ミク
ロン以下の加工技術を用いれば、ある程度のシステムを
１チップ上に集積した、いわゆるシステムLSIを構成す
ることも可能になってきている。こうしたシステムLSI
においては、それを構成する各LSIブロックの動作電源
電圧範囲、動作速度が整合していることが要求される。
しかし、前述したとうり、従来のLSIを組合せただけで
は、このようなシステムLSIを構成することはできなか
った。 本発明の目的は、多種の電源電圧に対応でき、消費電
力が小さく、微細加工に見合った素子性能を活かすこ
においては、２〜5Vという広い動作電源電圧範囲を有す
るものの、電源電圧＝5Vを中心に設計されているため、
許容された電源電圧変動範囲（通常は±10％）以外での
動作に対しては、動作速度（マイクロプロセッサの場合
は最高クロック周波数、スタティックメモリの場合はア
クセス時間に相当）は保証されておらず、とくに低い電
源電圧では、動作速度は著しく低下するのが通例であ
る。また、動作速度の電源電圧依存性も製品によりまち
まちであるため、システムを構成するLSIのうち最も遅
い動作速度に一致させねばならず、5V以外での動作で
は、必要な性能が得られなかったり、低い電源電圧にお
けるシステム設計を著しく困難にしたりしていた。ま
た、これらLSIは最低動作電源電圧が2.2Vであるため、
前述した多種の電源の全てに対応することができず、シ
ステム構成上の制約を受けていた。 また、前述したダイナミックメモリをシステムに組み
込む場合を考えると。その最小電源電圧は4.5Vとなり、
前述した多種の電源への対応がさらに困難になる。とり
わけ、標準動作電源電圧と情報保持時の電源電圧との間
に差がないため、電源切り換え回路の構成が非常に複雑
になり、情報保持を難しくしていた。 半導体素子の微細化は急速に進展しており、0.5ミク
ロン以下の加工技術を用いれば、ある程度のシステムを
１チップ上に集積した、いわゆるシステムLSIを構成す
ることも可能になってきている。こうしたシステムLSI
においては、それを構成する各LSIブロックの動作電源
電圧範囲、動作速度が整合していることが要求される。
しかし、前述したとうり、従来のLSIを組合せただけで
は、このようなシステムLSIを構成することはできなか
った。 本発明の目的は、多種の電源電圧に対応でき、消費電
力が小さく、微細加工に見合った素子性能を活かすこ
上記目的は、電池バックアップに適した低消費電圧モ
ードを有し、かつ最小1V程度の低電源電圧でも動作する
LSI回路ブロックと、動作モードに最適な内部電源環境
をLSIに提供する電源電圧変換回路、信号振幅を変換す
る入出力回路とにより装置を構成することにより達成で
きる。
ードを有し、かつ最小1V程度の低電源電圧でも動作する
LSI回路ブロックと、動作モードに最適な内部電源環境
をLSIに提供する電源電圧変換回路、信号振幅を変換す
る入出力回路とにより装置を構成することにより達成で
きる。
情報の蓄積や処理を行なう、主たるLSIブロックを外
部電源電圧の値によらず、ほぼ一定の低い電圧で動作さ
せることにより、広い電源電圧範囲にわたってほぼ一定
の速度性能を得ることができる。また、必要に応じて、
外部電源電圧をLSIブロックの動作電圧で下げることが
できるため、情報保持時の消費電力を必要最低限の値に
まで低減すると同時に、電池バックアップ回路を簡単な
構成にすることができる。さらには、主たるLSIブロッ
クを構成する微細な素子の特性に見合った最適な動作電
圧を外部電源電圧の値とは独立して限定できるため、高
集積度、高速性および低消費電力を同時にみたすことが
できる。
部電源電圧の値によらず、ほぼ一定の低い電圧で動作さ
せることにより、広い電源電圧範囲にわたってほぼ一定
の速度性能を得ることができる。また、必要に応じて、
外部電源電圧をLSIブロックの動作電圧で下げることが
できるため、情報保持時の消費電力を必要最低限の値に
まで低減すると同時に、電池バックアップ回路を簡単な
構成にすることができる。さらには、主たるLSIブロッ
クを構成する微細な素子の特性に見合った最適な動作電
圧を外部電源電圧の値とは独立して限定できるため、高
集積度、高速性および低消費電力を同時にみたすことが
できる。
第１図は本発明によるLSIチップの基本概念を説明す
る実施例である。同図で１はLSIチップであり、一般
に、情報記憶機能あるいは情報処理機能を有するLSIチ
ップを指し、ダイナミック型、スタティック型などのラ
ンダムアクセスメモリ（RAM）あるいはシリアルアクセ
スメモリ（SAM）あるいはリードオンリメモリ（ROM）な
どのメモリLSI、さらには、マイクロプロセッサ（MP
U）、メモリマネジメントユニット（MMU）、浮動小数点
演算ユニット（FPU）のようなロジックLSI、さらには、
それらを複数集積したシステムLSIなどの、いずれの形
式のLSIチップでもよい。また、その構成素子はバイポ
ーラ型トランジスタ、MIS型トランジスタ、これらの素
子の組合せ、あるいはシリコン以外の材料、例えばガリ
ウム砒素の素子を用いても良い。２は外部電源電圧の降
下を検出して電池によるバックアップ状態に移行で電源
回路の例である。このような電源回路により、商用電源
の瞬断によりVEXTが低下しても、LSIチップに蓄えられ
た必要な情報の消失を防止できる。この中で、３は電源
電圧の降下検出回路、SWは情報保持時に電池から外部電
源端子に電流が流れるのを防止するためのスイッチ、４
はスイッチの制御信号、Ｂは電池、VBTはその電圧であ
り、情報保持モードにおいてはこの電流を電源としてチ
ップ全体は動作する。Ｄは通常動作時に電池に電流が流
入するのを防止するためのダイオードである。この電源
回路により、通常動作時においては、VEXTが、情報保持
時においては、VBTがチップの電源端子（PAD1）に印加
される。 さて、この例では、通常動作と情報保持動作の違いを
LSIチップ上の検出手段により検出する。ここで5a、5b
は主たる回路ブロック、５はそれらの集合、６はチップ
外部から入力した電源電圧VCCを各回路ブロック電源電
圧VCL1，VCLnに変換するための電源電圧変換回路であ
る。６のなかで、6a、6cは通常動作時用の変換回路、6
b、6dは情報保持時用の変換回路を示している。一般
に、情報保持時においては通常動作時に比べて、回路の
動作電圧や動作電流は小さくてすむため、電源電圧を供
給する電圧変換回路の消費電流を小さくして駆動能力を
落としても支障がない。これにより、主たる回路ブロッ
クの低消費電流化と相まって、LSIチップ全体の消費電
流を著しく低減することが可能になる。なお、この例で
は２つの電圧変換回路を切り換える方式を示したが、変
換回路の数は３つ以上であってもかまわない。また、１
つの電圧変換回路を用いて、その出力電圧や消費電流を
変化させてもかまわない。 SW6a、SW6cはVCCがVCL1やVCLnにほぼ等しい値にまで
低下した場合、電源電圧VCCを直接、回路ブロックに印
加するためのスイッチである。スイッチを用いることに
より、電圧変換回路をオフにして、さらに消費電流を低
減することができる。なお、以上の例では、スイッチと
複数の電圧変換回路とにより電源電圧変換回路を構成し
た例について述べたが、同様の効果がえられれば、１つ
の電圧変換回路を用いてもかまわない。また、同図中９
は基準電圧VLの発生回路である。この電圧を基に内部電
源電圧VCL1やVCLnを発生する。８は情報保持動作状態で
あることを示す信号PDの発生回路である。PDの発生方法
としてはいくつか考えられるが、ここでは電源電圧VCC
と参照電圧Vcxとを比較し、前者が後者よりも小さいと
きにPDを出力するという方法を用いている。10はリミッ
タ・エネーブル信号LMの発生回路である。電源電圧が内
部電源電圧よりも高く、電圧変換回路（電圧リミッタ）
を動作させるときには高電圧（“1"）を、外部電源電圧
が内部電源電圧に等しいところまで低下したときには低
電圧（“1"）をそれぞれ出力する。後者の場合には電源
電圧を直接回路ブロックに印加すると同時に、電圧変換
回路を動作させず、消費電流を小さく抑える。図に示し
た例では、電源電圧VCCと参照電圧VLXとを比較し、前者
が後者よりも大きいときにLMを出力している。２つの信
号PDとLMとにより電源電圧変換回路の出力電源電圧や消
費電流などを切り換えることができる。また、図中７は
入出力バッファ、11はチップ外部と制御信号やデータの
授受を行うための入出力バス、12はチップ内部にあって
回路ブロック間で制御信号やデータの授受を行うための
内部バスである。入出力バッファはレベル変換回路を兼
ねており、チップ内部の論理信号振幅と外部の論理信号
振幅が一致しなくても、制御信号やデータの受け渡しを
することができる。また、情報保持動作状態において
は、チップ外部と内部の閉で制御信号でデータの受け渡
しをする必要がないため、情報保持状態信号PLDにり入
出力バッファをオフする。 第２図（ａ）は電源電圧VCCと内部電源電圧VCLの関係
の一例を示す図である。同図で、横軸は電源電圧VCC、
縦軸は内部電源電圧VCLに対応する。ここでは、標準電
源電圧を３〜3.6V、情報保持時の電源電圧を１〜2V、標
準動作時と情報保持時の切り換えを行うための参照電圧
VCXを2.5Vとしたが、標準電源電圧の最小値VCC(min)、
情報保持時の電源電圧の最大値VBT(max)、参照電圧VCX
との間にBT(max) ＜VCX＜VCC(min) なる関係が成り立てば、ここに示した値でなくともかま
わない。また、標準動作時における内部電源電圧VCLは
1.5Vとしたが、電源電圧VCCを越えない範囲で、回路の
動作性能に応じた適当な電圧値に設定して差し支えな
い。また、この例においては、1.5V以下の電源電圧にお
いて電源電圧VCCを直接、内部回路に印加するため、VCL
の値を1.5Vにしている。 このLSIチップにおいて、電源電圧VCCが時間的に変化
した場合の、内部電源電圧VCL、２つの制御信号LM、PD
のそれぞれの時間変化の例を第２図（ｂ）に示す。ここ
では、時間t0〜t3にかけて、電源電圧VCCが3.5〜1Vに低
下し、時間t4〜t7にかけて、電源電圧VCCが１〜3.5Vに
上昇する場合を考えている。電源電圧VCCがVCL＝2.5Vよ
りも小さくなるt1〜t5の期間、信号PDが高電圧（“1"）
になり、チップは情報保持状態となる。また、電源電圧
VCCがVLX＝1.5Vよりも小さくなるt2〜t5の期間、信号LM
は低電圧（“0"）になり、チップには電源電圧VCCが直
接、印加される。なお、ここに示した電圧値はひとつの
例であり、他の電圧の組合せでも同様に適用できる。 第２図（ｃ）および（ｄ）には、リミッタ・エネーブ
ル信号LMを発生する方法および回路の構成の一例を示
す。信号LMは、電源電圧VCCを低下させていったとき
に、内部電源電圧VCLにはじめて等しくなるところで高
電圧（“1"）から低電圧（“0"）に遷移させてやればよ
い。この例では、電源電圧VCCに比例する電圧β×V
CC（０≦β≦１）と参照電圧VLとを比較回路により比較
し、前者が大きいときに高電圧（“1"）、前者が小さい
ときに低電圧（“0"）を出力している。このように電源
電圧VCCに比例する電圧を用いて高電圧と低電圧の間の
電圧を入力とすることにより、比較回路の電圧増幅率を
大きくとることができるなど、回路動作上、都合が良
い。例えば、β＝0.5、VL＝0.75Vの場合、VLX＝1.5Vと
なり、電源電圧VCCが1.5V以上のときにリミッタ・エネ
ーブル信号LMが高電圧（“1"）となり、電圧変換回路が
動作する。ここで、電源電圧VCCに比例する電圧は抵抗
分割などにより発生することができる。 第２図（ｅ）および（ｆ）には、情報保持状態信号PD
を発生する方法および回路の構成の一例を示す。基本的
には、前述したLM発生回路と同様な回路で構成できる。
この場合、電源電圧VCCに比例する電圧α×VCC（０≦α
≦１）は比較回路の反転入力対しに入力する。例えば、
α＝0.5、VL＝0.75vの場合、VCX＝2.5Vとなり、電源電
圧VCCが2.5V以下のときに情報保持状態信号PDが高電圧
（“1"）となり、情報保持状態になる。ここで、電源電
圧VCCに比例する電圧は抵抗R1とR2の抵抗分割により発
生している。抵抗R1とR2は半導体基板中に形成された不
純物拡散層やポリシリコン、さらにはMIS−FETのチャネ
ル抵抗などいずれを用いて構成しても構わない。 第３図（ａ）は、スタテイックメモリをその一部に含
むLSIに本発明を適用した一実施例を示している。図
中、5cはスタテイックメモリのメモリセルアレー、5dは
論理回路等の情報保持を必要としない回路ブロックであ
り、それぞれの電源電圧はVCL2およびVCL1である。メモ
リセルは４つのＮチャネルMOS−FET T6〜T9と２つの抵
抗素子R7，R8とからなっている。抵抗値をＲとすると、
１つのメモリセルあたりに流れる電流値はVCL2/Rとな
る。したがって、情報保持時には雑音余裕（ノイズマー
ジン）が確保できる範囲内で電圧値をできるだけ下げる
ことが望ましい。第３図（ｂ）に示すように、この例で
は、標準動作時のVCL2を1.5V、情報保持時のVCL2を1Vと
している。論理回路ブロック5dはインバータや論理ゲー
トなどにより構成されている。図中、矢印の付いている
T11、T13はＰチャネルMOS−FET、その他のT10、T12はＮ
チャネルMOS−FETを示している。情報保持時には、これ
ら論理回路は動作させる必要がないため、電源電圧を供
給する必要がない。したがって、ここでは標準動作時の
VCL1を1.5V、情報保持時のVCL1を0Vとしてる。内部電源
電圧VCL2およびVCL1は電源電圧変換回路6eあるいはスイ
ッチとして動作するＰチャネルMOS−FET T1とにより供
給される。電源電圧変換回路は、差動増幅回路A1、差動
増幅回路の動作電流を制御するためにもうけられた抵抗
R3と２つのＮチャネルMOS−FET T3、T4、差動増幅回路
の反転入力端子への帰還量を制御するためにもうけた３
つの抵抗R4〜R6とＰチャネルMOS−FET T5、およびスイ
ッチとして動作するＰチャネルMOS−FET T2、とから構
成されている。電源電圧が高く、内部電源電圧をVCCか
ら降下させる場合には、リミッタ・エネーブル信号LMが
高電圧（“1"）になる。この時、T1がカットオフする、
と同時にT3が導通し、差動増幅回路A1にバイアス電流が
供給され、非反転入力の電圧VLに比例した電圧が出力さ
れる。これと反対に、信号LMが低電圧（“0"）の時に
は、T3がカットオフし、差動増幅回路にバイアス電流が
供給されなくなる。そのため、電源電圧VCCが直接、内
部電源電圧として出力される。情報保持動作時には情報
保持信号PDが高電圧（“1"）になる。この時には、トラ
ンジスタT2がカットオフし、回路ブロック5dへの電源供
給を停止する。一方、T4がカットオフし、差動増幅回路
のバイアス電流の値は抵抗R3によって決まるようにな
る。情報保持状態においてメモリアルアレーが消費する
電流は非常に小さく、かつ時間てきにほぼ一定の直流電
流とみなすことができる。したがって、差動増幅回路の
負荷駆動能力は標準動作時に比べて格段に小さくてもよ
く、バイアス電流を著しく低下させても、動作上、支障
がない。また同時にT5を導通させ、差動増幅回路の帰還
量を大きくすることにより、情報保持動作時の内部電源
電圧を下げている。これにより、情報保持時のチップ全
体の消費電流を著しく低減することができる。なお、こ
の例では、VL＝0.75V、R4＝R6＝３R5としている。この
ときのVCL2の値は、標準動作時で1.5V、情報保持時で1.
0Vとなる。 第３図（ｂ）は電源電圧VCCと内部電源電圧VCL2およ
びVCL1の関係の一例を示している。同図で、横軸は電源
電圧VCC、縦軸は内部電源電圧VCLである。ここでは第２
図（ａ）の例と同様、標準電源電圧を３〜3.5V、情報保
持時の電源電圧を１〜2V、標準動作時と情報保持時の切
り換えをおこなうための参照電圧VCXを2.5Vとした。標
準動作時における内部電源電圧VCL2およびVCL1は1.5V、
情報保持時における内部電源電圧VCL2は1Vとしたが、そ
れぞれ電源電圧Ｖを越えない範囲で、回路の動作性能に
応じた適当な電圧値を設定して差し支えない。 このLSIチップにおいて、電源電圧VCCが時間的に変化
した場合の、内部電源電圧VCL2およびVCL1、２つの制御
信号LM、PDのそれぞれの時間変化の例を第３図（ｃ）に
示す。ここでは、時間t0〜t2にかけて、電源電圧VCCが
3.3〜2Vに低下し、時間t3〜t5にかけて、電源電圧VCCが
２〜3.3Vに上昇する場合を考えている。電源電圧VCCが
２〜3.3Vに上昇する場合を考えている。電源電圧VCCがV
CX＝2.5Vよりも小さくなるt1〜t4の期間、信号PDが高電
圧（“1"）になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧VCCは1.5Vよりもち
いさくならないため、信号LMは高電圧（“1"）のままで
ある。 以上述べた実施例によれば、標準動作時においては高
速に動作し、情報保持時においては必要最低限の電力で
情報を保持することのできるスタテイックメモリあるい
は、スタテイックメモリをその一部に含むLSIを実現す
ることができる。なお、以上の実施例では、高抵抗負荷
によるスタテイックメモリセルを用いた例について述べ
たが、その他にも例えば、２つのCMOSインバータと２つ
の選択トランジスタとからなるCMOS型メモリセルや、２
つのNANDゲートあるいはNORゲートを用いたラッチ回路
などにより記憶回路を構成する場合に同様に本発明を適
用できる。 第４図（ａ）は、ダイナミックメモリに本発明を適用
した一実施例を示している。図中、5eは1.5V以下の電源
電圧で動作するダイナミックメモリであり、一つのメモ
リセルは、ＮチャネルMOS−FET T18および蓄積容量CS1
により構成されている。13はメモリセルアレー、14はロ
ウ・アドレス・バッファ、15はカラム・アドレス・バッ
ファ、16はロウ・アドレス・ストローブ（RAS）入力バ
ッファ・17はカラム・アドレス・ストローブ（CAS）入
力バッファ、18はライト・エネーブル（WE）入力バッフ
ァ、19はデータ入力バッファ、20はデータ出力バッフ
ァ、21はロウ・アドレス・ストローブ（RAS）信号もと
に制御クロックを発生するクロック発生回路、22はカラ
ム・アドレス・ストローブ（CAS）信号をもとに制御ク
ロックを発生するクロック発生回路、23は書き込みクロ
ック発生回路、24はリフレッシュ（RESH）信号発生回
路、25はリフレッシュアドレス発生回路、26はリフレッ
シュアドレスと外部入力アドレスの切り換えを行なうマ
ルチプレクサである。ダイナミックメモリでは蓄積容量
CS1に電荷を蓄えることにより情報を記憶しているた
め、情報保持時においても、周期的に信号電荷を読出し
て再書き込みをおこなう、いわゆるリフレッシュ動作が
必要となり、メモリセルアレー以外の一部周辺回路も動
作させる必要がある。また、十分な雑音余裕を確保する
ためには、情報保持時においても標準動作時と同等の信
号電荷量を確保する必要がある。そこで、この例では、
第４図（ｂ）に示すように、情報保持時と標準動作時の
内部電源電圧を変化させず、1.5V（一定）としている。
情報保持時においてはチップ外部との入出力を行う必要
がないため、全ての入出力バッファ14〜20は信号PDによ
りカットオフしている。また、マルチプレクサを信号PD
により制御し、情報保持時にはリフレッシュアドレス発
生回路により出力されるアドレスに切り換えている。リ
フレッシュ動作時には、信号RFSHが高電圧（“1"）にな
る。この信号はリフレッシュアドレス発生回路に入出力
され、リフレッシュアドレスを順次、増加または減少さ
せる。同時に、RFSHはクロック発生回路21を起動し、リ
フレッシュに必要なクロックを発生する。内部電源電圧
VCLは、電源電圧変換回路6fおよびスイッチとして動作
するＰチャネルMOS−FET T14とにより供給される。電源
電圧変換回路は、差動増幅回路A2、差動増幅回路の動作
電流を制御するためにもうけられた抵抗R9と３つのＮチ
ャネルMOS−FET T15、T16、T17差動増幅回路の反転入力
端子への帰還量を制御するためにもうけた２つの抵抗R
10、R11とから構成されている。電源電圧が高く、内部
電源電圧をVCCから降下させる場合には、リミッタ・エ
ネーブル信号LMが高電圧（“1"）になる。この時、T14
になる。この時、T14がカットオフする、と同時にT15が
導通し、差動増幅回路A2にバイアス電流が供給され、非
反転入力の電圧VLに比例した電圧が出力される。これと
反対に、信号LMが低電圧（“0"）の時には、T15がカッ
トオフし、差動増幅回路にバイアス電流が供給されなく
なる。そのため、電源電圧VCCが直接、内部電源電圧と
して出力される。情報保持動作時には情報保持信号PDが
高電圧（“1"）になる。この時には、T16をカットオフ
し、差動増幅回路のバイアス電流の値を抵抗R9によって
決めている。情報保持状態で、かつ周辺回路が動作して
いない期間は消費電流が小さい。したがって、差動増幅
回路の負荷駆動能力は標準動作時に比べて格段に小さく
てもよく、バイアス電流を著しく低下させても、動作上
支障がない。リフレッシュ動作時には、信号RFSHを電圧
変換回路６にフィードバックしてT17を導通させ、差動
増幅回路のバイアス電流を標準動作時と同程度の値とし
ている。こうすることにより、リフレッシュ動作期間
中、データ線の充放電や周辺回路の動作に必要な電源電
流を供給することができる。したがって、情報保持時に
おいても雑音余裕を低下させることなく、チップ全体の
消費電流を著しく低減することができる。なお、この例
では、VL＝0.75V、R10＝R11としてVCL＝1.5Vを得ている
が、この他の電圧値や抵抗値の組合せでも構わない。 このLSIチップにおいて、電源電圧VCCが時間的に変化
した場合の、内部電源電圧VCL、２つの制御信号LM、P
D、リフレッシュ信号RSFH、および差動増幅回路のバイ
アス電流値のそれぞれの時間変化の例を第４図（ｂ）に
示す。ここでは、時間t0〜t2にかけて、電源電圧VCCが
3.3〜2Vに低下し、時間t3〜t5にかけて、電源電圧VCCが
２〜3.3Vに上昇する場合を考えている。電源電圧VCCがV
CX＝2.5Vよりも小さくなるt1〜t4の期間、信号PDが高電
圧（“1"）になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧VCCは1.5Vよりも小
さくならないため、信号LMは高電圧（“1"）のままであ
る。情報保持期間中、リフレッシュ動作時には、標準動
作時と同程度のバイアス電流IB1を流し、それ以外は十
分小さな値IB2を流している。 以上述べた例では、同じアドレス・バスからロウ・ア
ドレスとカラム・アドレスを時間的に切り換えて取り込
む、いわゆるアドレス・マルチプレクサ方式を用いてい
るが、全てのアドレスを同時に取り込む一般的な方式を
用いても本発明を同様に適用できる。また、特願昭63−
148104や特願昭63−222317に述べられているような、プ
レートを駆動してデータ線の電圧振幅を低減するダイナ
ミックメモリを用いることにより、より低消費電力のメ
モリを実現することができる。 第５図（ａ）および（ｂ）は情報保持時におけるリフ
レッシュ信号RFSHのタイミングの一例を示している。こ
こでは、4096サイクルで全てメモリアレーをリフレッシ
ュする場合の例を示している。電源電圧を、例えば1.5V
以下にまで低下させることにより、メモリ全体の消費電
流を大幅に下げることができるため、64Mb程度の大容量
のメモリであってもリフレッシュサイクルを4096から増
やす必要がなくなり、システムを構成しやすくなる。情
報保持状態に移行して最初の4096サイクルで集中リフレ
ッシュ、すなわち比較的短い周期TC1で信号RFSHを発生
させている。これは、標準動作時におけるリフレッシュ
制御がRFSHによる内部リフレッシュとは無関係であるた
めである。こうした初期化を行うことにより、状態が移
行する前後でリフレッシュ周期の仕様を満たさなくなる
危険性を回避することができる。第５図（ａ）では、集
中リフレッシュの後、一定の周期TC2で信号RFSHを発生
させている。これに対して同図（ｂ）では、周期TC3で
集中リフレッシュを繰り返している、集中リフレッシュ
中の信号RFSHの周期は、最初の集中リフレッシュと同じ
値TC1にしている。これは他の値でも差し支えないが、
信号発生回路の構成上、同じ値にしたようが都合が良
い。 第６図は第５図（ａ）の例にたいするリフレッシュ周
期TC2のチップ温度依存性の一例を示している。チップ
温度と情報保持時間の関係は、例えばアイ・イー・イー
・イー・トランザクションズ・オン・エレクトロン・デ
バイセズ、第35巻、第８号、第1257〜1263頁（1987）
（IEEE Transactions on Electron Devices,Vol.35,No.
8,pp.1257−1263,August 1987）において論じられてい
る。これによれば、チップ温度が０〜100℃まで変化し
たときの情報保持時間の変化は約３桁である。したがっ
て、リフレッシュ周期TC2を第６図のように変化させれ
ば、実際の情報保持特性に合わせることができる。情報
保持状態においては、チップの消費電力は極めて小さく
なるため、環境温度とチップ温度との差はほとんどな
い。したがって、低い環境温度で使用することにより、
リフレッシュ周期を伸ばし、さらに低電力化することが
できる。これにより、電池を電源とする携帯型電子機器
などに搭載するのに適したダイナミックメモリを供する
ことができる。なお、第６図のような温度依存性を有す
る発振回路は特開昭60−136088に述べられている。 第７図は 第５図（ｂ）の例において、リフレッシュ
不良が発生したときの例を示している。図において、横
軸はリフレッシュ周期、縦軸は累積不良度数である。リ
フレッシュ周期TC3に対して、１ビットのみ不良となっ
ている。メモリのごく一部のみが不良の場合、不良メモ
リセルを、あらかじめチップ上に設けておいた予備のメ
モリセルで置換することにより修復する、いわゆる欠陥
救済技術がある。この技術は、例えば、アイ・イー・イ
ー・イー・ジャーナル・オブ・ソリッド・ステート・サ
ーキッツ、第16巻、第５号、第479〜487頁（1981）（IE
EE Journal of Solid−State Circuits,Vol.16,No.5,p
p.479−487,1981）において論じられている。この技術
は第７図のようなリフレッシュ不良に対しても同様に適
用できる。しかし、従来の欠陥救済技術では、予備のメ
モリセルを必要とするため、チップ面積の増大を招くと
いう欠点があた。第８図（ａ），（ｂ），（ｃ）に示し
たのは、予備のメモリセルを用いないリフレッシュ不良
救済技術の例である。これは、第７図においてリフレッ
シュ周期TC3で不良となるメモリセルのみを、それより
も短い周期、例えばTC4でリフレッシュするというもの
である。以下、第８図を用いて説明する。第８図（ａ）
はこの不良救済技術を用いたときの、情報保持時におけ
るリフレッシュ信号RFSHのタイミングの一例を示してい
る。ここでは、アドレス１がリフレッシュ不良である場
合を考えている。図に示すように、ひとつの集中リフレ
ッシュから次の集中リフレッシュの間、周期TC4でアド
レス１をリフレッシュしている。こうすば、全アドレス
を短い周期TC4でリフレッシュする場合に比べて消費電
流を著しく低減することができる。各リフレッシュ周期
の間には4096×TC1≦TC4≦TC3が成り立つ必要がある。
第８図（ｂ）はリフレッシュアドレスおよびリフレッシ
ュ信号RFSHを発生する回路構成の一例、同図（ｃ）はそ
の動作タイミングを示している。同図（ｂ）において、
OSCはクロックφ0を発生する発振器、DV1，DV4，DV3は
クロックφ0の整数倍の周期を有するクロックφ1，
φ4，φ3を発生する分周器、30は13ビットのシンクロナ
ス・カウンタ、31はリフレッシュアドレス発生回路、32
はリフレッシュ信号（RFSH）発生回路、I1はインバー
タ、G1はANDゲート、G2はORゲートをそれぞれ示してい
る。カウンタはクロックφ1により動作し、Reset端子に
高電圧（“1"）が印加され、カウンタ出力が全て低電圧
（“0"）にリセットされた状態から計数を開始する。出
力が4097になると出力Q12が高電圧（“1"）となり、計
数を停止する。図中ｅはカウンタ・エネーブル信号であ
る。カウンタの動作中、ｅは高電圧（“1"）であるた
め、リフレッシュアドレス発生回路の出力ar0〜ar11に
はカウンタの出力Q0〜Q11が出力される。カウンタが停
止した後、ｅは低電圧（“0"）となり、as0〜as11には
不良アドレスas0〜as11が出力される。同様に、カウン
タの動作中はクロックφ1が、カウンタ停止後はクロッ
クφ4、がそれぞれリフレッシュ信号発生回路から出力
される。これにより、カウンタの動作中は周期TC1っで4
096回集中リフレッシュを行い、カウンタ停止後は周期T
C4で不良アドレスのみをリフレッシュすることができ
る。なお、ここでは一つの不良アドレスのみを救済する
例について述べたが、複数の不良アドレスを救済する場
合についても、同様に本発明が適用できる。 以上述べた実施例によれば、標準動作時においては高
速に動作し、情報保持時においては必要最低限の電力で
情報を保持することのできるダイナミックメモリあるい
は、ダイナミックメモリをその一部に含むLSIを実現す
ることができる。さらには、従来ダイナミックメモリで
問題となっていた電源電圧変動にたいしても、第４図に
示したように、内部回路を例えば1.5Vのような低電圧で
動作させることにより、外部電源電圧が大きく変化して
も、安定に動作させることができる。 いままで述べてきた実施例においては、標準動作状態
と情報保持動作状態の違いをLSIチップ上に設けた検出
手段により検出していたが、動作状態をチップ外部から
コントロールしても構わない。第９図は情報保持状態へ
の移行を外部からコントロールする、本発明の他の一実
施例を示している。この中で、4bはチップ外部から入力
される情報保持状態信号、1Bは第１図のLSIチップと同
様、情報記憶機能あるいは情報処理機能を有するLSIチ
ップ、FAD3は情報保持状態信号を受信するためのボンデ
ィングパッドをそれぞれ示している。第１図のLSIチッ
プと異なる点は、チップ上に検出手段と情報保持状態信
号の発生手段を設ける必要がないことである。このチッ
プを第１図のLSIチップとは別に設計しても良いし、一
つのチップを設計し、ボンディングの切り換えやアルミ
ニウム配線のマスタスライスで分けてもかまわない。 第10図（ａ）は第９図のLSIチップを電池Ｂを電源と
して動作させる場合を示している。電池の電圧値は、そ
の種類により１〜3.6Vなどの広範囲に分布する。したが
って、情報保持状態への移行を電圧変化で検出する方法
に比べて、システムが外部からコントロールできるほう
が都合が良い。第10図（ｂ）は内部電源電圧VCLの電源
電圧VCCに対する依存性を示している。この例では、標
準電源電圧範囲を１〜3.6Vとし、1.5〜3.6VのときにはV
CL＝１〜1.5VのときにはVCL＝VCCとしている。こうする
ことにより、１〜3.6Vといった広い電源電圧範囲にわた
って内部電源電圧の変化を小さく抑えることができ、動
作速度や消費電流、動作余裕といった動作性能の電源電
圧依存性がほとんどないLSIを実現することができる。
また、電源電圧を変化させることなく、必要に応じて情
報保持状態へ移行させることができるため、システムの
状態に応じて不必要な電力消費を抑え、電池で動作する
電子機器の動作時間を長くすることができる。 第１図や第９図に示した電池バックアップ回路をチッ
プ上に取り込み、電源の切り換えをチップ上でおこなう
ようにしたLSIの構成例を第11図（ａ）に示す。この図
で、1Cは第１図のLSIチップと同様、情報記憶機能ある
いは情報処理機能を有するLSIチップ、40は電源切り換
え回路、41は電源降下検出回路、SL、SBは電源降下検出
回路が発生する切り換え信号、SW40a、SW40bは切換信号
SL、SBにより電源の切り換えを行うスイッチ、PAD4は電
池の電圧を印加するためのボンディングパッドをそれぞ
れ示している。このように、電源の切り換えをチップ上
で行うことにより、システム（ボード）に電池バックア
ップ回路を実装する必要がなくなり、部品点数が削減で
き、製造コストや実装密度を改善できる。また、LSIの
特性に応じた電源切り換え回路を搭載できるため、ユー
ザは電源切り換え時に問題となる電源電圧の過渡変動を
気にする必要がなくなり、使い易いチップを提供するこ
とができる。第11図（ｂ）は電源切り換え回路40の具体
的な構成例を示している。図において、42、43は差動増
幅回路、44、45はその出力、T19、T20は電源の切り換え
を行うスイッチに相当するＰチャネルMOS−FET、46は電
源切り換え回路の出力である。以下、この回路の動作を
説明する。差動増幅回路42の非反転入力と反転入力には
それぞれVCCとVBTに比例する電圧γVCCとγVBTを印加す
る。同様に、差動増幅回路４の非反転入力と反転入力に
はそれぞれVBTとVCCに比例する電圧γVBTとγVCCを印加
する。ここでγは０≦γ≦１を満たす比例定数である
が、差動増幅回路の電圧ゲインと出力振幅を十分とれる
ような値にすることが望ましい。比例する電圧は抵抗分
割により得ることができる。差動増幅回路42、43の出力
44、45はT19、T20のゲートに印加される。はじめにVCC
＞VBTの場合を考える。このとき、出力44には高電圧（V
CC）が、出力45には低い電圧（〜γVCC−Vr）が出力さ
れ、T19は非導通、T20は導通状態になる。しがってVINT
としてVCCが出力される。同様にVCC＜VBTの場合、出力4
4には低い電圧（〜γVBT−VT）が、出力45には高電圧
（VBT）がそれぞれ出力され、T19は導通、T20は非導通
状態になる。その結果、VINTとしてVBTが出力される。
この回路はVCCかVBTの一方がOVの場合でも同様に動作す
るため、どちらか一方の電源しか供給しない場合にも、
供給された電圧がそのまま内部回路の電源電圧として出
力される。第11図（ｃ）はVINTのVCC依存性の一例をVBT
＝1.5Vの場合に対して示している。VCC＞1.5Vのときに
はVINT＝VCC、VCC＜1.5VのときにはVINT＝1.5Vが得られ
ている。図に示されるように、VINTは連続的に変化して
おり、LSIの動作に悪影響を及ぼすようなキンクは発生
していない。以上の実施例に示されるように、比較的簡
単な回路で電源切り換え回路を構成できるため、これを
一つのLSI上に搭載しても、チップ面積の増加は僅かで
ある。ここでは、MOS−FETを用いて構成した例を示した
が、他の、たとえばバイポーラトランジスタを用いても
同様に実現することができる。 以上の実施例では、主たるLSI回路ブロックが1.5V以
下で動作するLSIチップの基本概念を説明してきた。以
下では、主にダイナミックメモリを取り上げ、より詳細
な実施例を説明する。一般に、他の論理LSIやスタテイ
ックメモリに比べて、ダイナミックメモリは低電圧動作
が難しいとされてきた。その第一の理由は、蓄積電圧と
蓄積容量の積できまる信号電荷量が低電圧化により減少
し、信号対雑音比が低下するためである。そのために、
パッケージや金属配線などに含まれる微量の放射性物質
から放出されるアルファ線の照射により発生する雑音電
荷や、メモリセルに流入する熱的や非熱的なリーク電流
による雑音電荷に対する雑音余裕（マージン）の確保が
難しいと考えられてきた。これらの問題点は次の二つの
方法の何れかにより解決することができる。 （１）低い電源電圧（例えば1.5V）においても、従来と
同程度のメモリセル蓄積信号電圧（例えば、低電圧＝0
V、高電圧＝3V）が得られるような回路を用いる。この
場合、メモリセルの蓄積容量は従来と同程度の値（例え
ば30〜40fF（フェムト・ファラッド））で良い。 （２）回路方式は従来のままとする代わり、メモリセル
の蓄積容量を電源電圧にほぼ反比例して増大させる。例
えば電源電圧＝1.5Vのときの、メモリセルの蓄積容量は
60〜80fFとする。上記方法のうち、（１）については、
ワード線とデータ線の他に、メモリセルのプレートを駆
動することにより、データ線の振幅よりも大きな信号振
幅をメモリセルに蓄積する商法が特願昭63−148104や特
願昭63−222317に示されている。（２）については、蓄
積容量を従来に比べて飛躍的に増大させる技術が特願昭
60−267113やシンポジウム オン ブイエルエスアイ
テクノロジー、 ダイジェスト オブ テクニカル ペ
ーパーズ、第29〜30頁（1988）（1988 Symposium on VL
SI Technology,Digest of Technical Papers,pp,29−3
0,1988）に述べられている。これらの技術を適用するこ
とによって、安定な動作に必要な蓄積信号電荷を確保す
ることができる。低電圧動作のための第２の課題は高速
動作と低消費電流を同時に実現することである。第３の
課題は低電圧動作回路と高電圧動作回路の同一チップ上
への蓄積を可能にする素子あるいは回路の実現である。
第３の課題は、高電圧電源と低電圧電源の電圧値の比が
２倍以上になると特に問題となってくる。一つのチップ
上に高電圧用と低電圧用の二種類の素子を形成すること
により第３の課題を解決する例が特願昭56−57143に示
されている。この技術によれば、低電圧電源用と高電圧
電源用のそれぞれに対して最適な素子で回路を構成でき
るが、LSIの構造工程が複雑になるという欠点がある。
以下の実施例では、第２の課題を克服し、最小の電源電
圧が1Vでも動作する手段、および製造工程を複雑にする
ことなく第３の課題を解決する方法について説明する。
これらによりダイナミックメモリの動作電源電圧を１〜
1.5V程度にまで低電圧化でき、ダイナミックメモリある
いはダイナミックメモリをその一部に含むLSIチップの
高集積化、高速化、低消費電力化を同時に実現できる。
また、バッテリ動作あるいはバッテリバックアップ動作
において要求される仕様を満たすことができる。 はじめに、第２の課題を克服する手段について説明す
る。なお、以下には相補形のMOS−FET（Complementary
MOS＝CMOS）を用いる例を示すが、同様の効果が得られ
れば、バイポーラトランジスタや接合型FET、あるいは
シリコン以外の素子を用いても構わない。第12図（ａ）
は、ＮチャネルMOS−FETのゲート・ソース間電圧VGSと
ドレイン電流IDの関係を示している。この関係は、
（ｉ）IDの平方根がVGSにほぼ比例する平方根領域と、
（ii）よりVGSの小さな領域でIDがVGSの指数関数に比例
するサブスレッショルド領域とに分けられる。図中VT1
は、（ii）の領域を無視し、電流電圧特性を平方根で近
似できるとしたときに、ドレイン電流が流れ始める、い
わゆるゲートしきい値電圧である。また、VT0は回路動
作上、ドレイン電流がほぼ零とみなせるゲートしきい値
電圧の他の定義である。ゲート幅を10ミクロンとしたと
き、VGS＝VT1のときのドレイン電流は10nA程度、VGS＝V
T1のときのドレインの電流は１μＡ程度である。VT1とV
T0の差はおおよそ0.2Vである（VT1＞VT0）。実際のMOS
−FETの電流駆動能力にはVGS−VT1が関係し、待機状態
での静的な電流にはVT0が関係する。以下の例では、LSI
の主たる回路に用いる素子のしきい値電圧をVT1＝0.3V
（したがってVT0は約0.1V）となるように設定した。こ
れにより、電源電圧の半分の電圧（例えば0.5V）でMOS
−FETを導通させる必要のあるセンスアンプや差動増幅
回路を動作させることができ、電源電圧＝1Vまで全ての
回路を動作させることができる。また、これにより、チ
ップ全体の待機電流を10μＡ程度に抑えることができ
る。また、各種製造工程のばらつきにより、しきい値電
圧が±0.1V程度ばらついても、電源電圧＝1Vでの回路動
作を実現するとともに、チップ全体の待機電流を100μ
Ａ以下に抑えることができる。また電源電圧＝1Vでも十
分な動作速度が得られるように、チャネル長＝0.3ミク
ロンとした。第12図（ｂ）は、２つのＮチャネルMOS−F
ET（CaseI、CaseII）に対するゲートしきい値電圧VT1の
チャネル長依存性を示している。ここに、CaseIは従来
のダイナミックメモリ（以下DRAMと略す）で一般的な、
基板バイアス電圧を印加する場合の条件、CaseIIは本発
明で用いた、基板バイアス電圧を印加しない条件に対応
した素子の特性を示している。CaseIではVBS＝−1Vのと
きに、CaseIIではVBS＝0Vのときにゲートしきい値電圧V
T1が0.3Vになるようにしている。CaseIIの素子には以下
の３つの問題がある。 （１）チャネル長の変動に対するゲートしきい値電圧の
変動が大きく、CaseIに比べて制御性が劣るため短チャ
ネル化が難しい。 （２）基板バイアス電圧はチップ上に設けられた基板バ
イアス電圧発生回路により作られるが、その電圧値は製
造ばらつきによりばらつき、かつ動作する回路の個数に
より、その値が時間的に大きく変動する。ゲートしきい
値電圧は基板バイアス電圧により大きく変調を受けるた
め、低電圧動作で要求されるようなゲートしきい値電圧
の仕様を精度良く満たすことができない。 （３）電源投入時には基板バイアス電圧が0Vであるた
め、基板効果によりゲートしきい値電圧が0.3Vより低い
値、例えば0Vになっている、と同時に、基板はほぼフロ
ーティング状態であるためVCCとの容量結合により基板
電圧が過渡的に上昇し、ゲートしきい値電圧はマイナス
となる。このため周辺回路のMOS−FETが導通状態になる
ため、大きな過渡電流が流れる。 本発明では、基板電圧をVSS＝0Vに固定しているた
め、ゲートしきい値電圧の制御性に優れ、かつ電源投入
時の過渡電流の小さなLSIチップを提供することができ
る。さらには、回路動作中の基板電圧の変動をほとんど
零にすることができるため、基板電圧からの容量結合雑
音を大幅に減少させることができる。なお、しきい値電
圧を精度良く設定する他の手段を用いれば、従来と同様
に基板バイアス電圧を印加しても構わない。 第13図は、最小電源電圧1Vでも動作するダイナミック
メモリの、主たる回路に用いた素子のゲート酸化膜圧to
x、電気的なチャネル長（実効チャネル長）Leff、ゲー
トしきい値電圧VT1、VT0を示している。ここで、括弧内
に示した値は、製造ばらつきなどによる変動の範囲を示
している。 第14図は、本発明のダイナミックメモリチップの断面
構造の一部を示している。従来のダイナミックメモリで
基板にマイナスの電圧を印加していた理由は、以下の３
つである。 （１）入力あるいは出力に外部からリンギングなどによ
るマイナスの電圧が印加された場合、少数キャリアであ
る電子が基板に注入される。この電子は基板内を拡散し
て、その一部がメモリセルの電荷蓄積部に達し、リフレ
ッシュ特性を悪化させる。この少数キャリアの基板への
注入を防止する。 （２）基板にマイナスの電圧を印加することにより、ｎ
−拡散層とｐ基板の間の接合容量を減少させ、負荷容量
を減らす。これにより、回路の高速動作と低消費電力化
を図る。 （３）基板にマイナスの電圧を印加することにより、チ
ャネル下の空乏層が広がり、チャネル部のポテンシャル
が基板電圧による変調を受けにくくなる。これにより、
ゲートしきい値電圧が基板電圧の変動の影響をうけにく
くなる。別の言い方をすると、ゲートしきい値電圧の基
板効果計数が小さくなり、ダイナミックメモリの一部の
回路の動作上、都合が良い。これらのうち、（３）につ
いては、CMOS−LSIの二重ウェル構造化の傾向ととも
に、基板電圧を印加することの効果が薄らいできてい
る。したがって、（１）と（２）を解決することが、重
要となる。CMOS−LSIにおいて、複数の基板電圧の印加
が可能となる基板構造が特開昭62−119958に示されてい
る。この構造と、本発明による低電圧LSIを組合せるこ
とにより、前述した目的を達成し、耐雑音性に優れ、高
速、低消費電力の低電圧LSIを構成することができる。
以下、本発明の基板構造の断面図を用いて、その実施例
を説明する。第14図において、Ｐ型のシリコン基板の不
純物濃度は約１×1015cm+3である。この基板中に２回の
異なる工程によって形成された２種類のＮウェル（N1、
N2）、および１種類のＰウェルを形成する。各ウェルの
不純物濃度は例えば、N2ウェルが１×1016cm+3、N1ウェ
ルとＰウェルが５×1016cm+3程度であるが、素子の寸法
に応じてこれらの値は変化させても構わない。図中、50
は能動領域間の電気的分離を行うための厚い酸化膜（膜
厚は約500nm）、51は容積容量を形成するための第１の
ポリシリコン電極、52はMOS−FETのゲート電極となる第
２のポリシリコン電極、53、54はこれらの厚い酸化膜や
ポリシリコン電極をマスクとして自己整合的に形成した
Ｎ形の不純物拡散層（不純物濃度は約２×1020cm+3）、
55、56、57はこれと同様に形成されたＰ形の不純物拡散
層（不純物濃度は約２×1020cm+3）をそれぞれ示してい
る。Ｐ基板は拡散層56にり接地電位（VSS）に固定して
いる。メモリセルの蓄積容量や選択トランジスタTN3、T
N4はN2ウェルにより基板と電気的に分離されたＰウェル
中に形成する。Ｐウェルには拡散層57により第２の基板
電位VBP2を印加する。またN2ウェルには、それに電気的
に接するN1ウェルと拡散層54により第２のＮウェル電位
VBN2を印加する。またVBS＝0Vで動作させる周辺回路の
ＮチャネルMOS−FET TN1はＰ基板中に、ＰチャネルMOS
−FET TP1はN1ウェル内に、それぞれ形成する。また、
周辺回路のＮチャネルMOS−FET TN2はメモリセルアレー
とは別の、Ｐ基板と電気的に分離されたＰウェル内に形
成している。こうすることにより、入出力回路などマイ
ナスの電圧や、Ｎウェルの電圧よりも高い電圧が外部か
ら入力される可能性のある場合、そのオーバーシュート
あるいはアンダーシュート量に応じた、独立した基板電
圧を印加することができる。このように、メモリセルア
レーが形成されるＰウェルをＰ基板と電気的に分離する
ことには、他に以下の効果がある。 （１）メモリセルアレーのＰウェルをマイナス電位にバ
イアスすることにより、データ線容量を低減し信号対雑
音比を改善できる。 （２）メモリセルアレーを覆ったN2ウェルが基板中の拡
散してくる少数キャリアのバリアーとなる。これによ
り、雑音電荷の蓄積容量部への収集を抑止でき、耐雑音
性が改善される。以上述べたように、第14図に示したよ
うな基板構造を用いることにより、メモリセルアレーの
安定動作と、周辺回路の高速化と低消費電力化を同時に
実現することができる。なお、以上の説明では、Ｐ基板
を用いる場合について述べたが、Ｎ基板を用いても同様
な効果を期待することができる。ただ、本発明が対象と
するバッテリ動作やバッテリバクアップ動作において
は、電源電圧が大きく変動する環境での使用を考慮しな
ければならない。Ｎ基板を用いた場合、Ｎ基板には系の
最高電圧VCCが印加される。したがって、電源電圧が大
きく変動した場合、Ｎ基板の電位も変動し、Ｎ基板との
容量結合により回路各部に雑音を誘起する。これらの理
由から、本発明の目的には第14図に示したＰ基板を用い
る構造が適している。 第15図には、本発明によりさらに低電圧化することが
可能な情報保持機能を有するLSI回路の例を示してい
る。第15図（ａ）は周辺回路の一例である。図中60は電
源電圧VCL1で動作する回路ブロック、61は電源電圧VCL2
で動作する回路ブロック、VBP2は回路ブロック61のＮチ
ャネルMOS−FETの基板バイアス電圧、VBN1は回路ブロッ
ク61のＰチャネルMOS−FETの基板バイアス電圧をそれぞ
れ示している。回路ブロック60は情報保持時に動作させ
る必要のない部分で情報保持時にはVCL1＝0Vとなる。回
路ブロック61は情報保持時にも動作させる必要あある部
分でVCL2の値は動作状態によらず一定である。電源電圧
＝0.5V程度まで回路を動作させるためには、しきい値電
圧VT1を０〜0.1V程度にする必要がある。この時には、
回路が動作せず、ゲート・ソース間電圧が0Vのときにも
MOS−FETには１μＡ程度の電流が流れ、チップ全体では
10mAという大きな電流値になる。情報保持時の消費電流
を低減するためには、この静的な電流を低減することが
必要である。一般に、情報保持時は標準動作時に比べて
動作速度は遅くても良い。そこで、この例では基板電圧
を制御することにより、情報保持時のMOS−FETのしきい
値電圧を標準動作時に比べて導通しにくい方向（Ｎチャ
ネルMOS−FETのしきい値電圧は高く、ＰチャネルMOS−F
ETのしきい値電圧は低く）に変化させている。第15図
（ｂ）はＮチャネルMOS−FETの基板電圧VBP1の発生回路
の構成例、第15図（ｃ）はその動作タイミング図であ
る。なお、ここでは便宜上VCL2＝1.5Vの場合について述
べるが、先に述べたように、0.5〜1V程度の低い電源電
圧のときに特に有効である。第15図（ｂ）において、62
はインバータI2〜I3とNANDゲートG3とにより構成したリ
ング発振器、63はダイオード接続された２つのMOS−FET
T40、T41と容量CB1とにより構成したチャージパンプ回
路T42、T43はＮチャネルMOS−FET T44はＰチャネルMOS
−FETをそれぞれ示している。標準動作時、すなわちPD
が低電圧（“0"）のときには、リング発振器とチャージ
パンプ回路は動作しない。同時にMOS−FET T44が導通
し、ノードN1が高電圧（“1"）であるためMOS−FET T42
が導通してVBP1は接地電位になる。一方、情報保持時、
すなわちPDが高電圧（“1"）のときには、MOS−FET T43
が導通し、ノードN1がVBP1と同じ電位になるため、MOS
−FET T42がカットオフする。同時に、リング発振器と
チャージパンプ回路が動作し、VBP1にはマイナスの電圧
が出力される。なお、メモリセルアレーには常に基板バ
イアス電圧を印加している。以上、述べたように、1V以
下の低電圧電源で動作させる際、基板バイアス電圧を制
御することにより、標準動作時には高速性を、情報保持
時には低消費電力を実現することができる。なお、ここ
では説明を省略したが、この発明はVBN1を発生する回路
にも同様に適用できる。 以下の説明では、先に述べた基板構造を用いた低電圧
動作ダイナミックメモリの具体的な回路構成を説明す
る。第16図（ａ）はダイナミックメモリの回路構成を示
している。図中、NA1、NA2はメモリセルアレー、DA1は
ダミーセルアレー、W0〜Wmはワード線、D0、D0￣、Dn、
Dn￣はデータ線、DW0、DW1はダミーワード線、XDはワー
ド線選択回路、DWDはダミーワード線選択回路、T52〜T
55は左マットMA1とセンスアンプの接続を制御する左マ
ット選択トランジスタ、SHRLはその選択信号、T56〜T59
は右マットMA2とセンスアンプの接続を制御する右マッ
ト選択トランジスタ、SHRRはその選択信号、PR0〜PRnは
非選択時にデータ線の電圧を電位Ｐに設定するプリチャ
ージ回路、φP~はプリチャージ信号、SA0〜SAnはデータ
線上の微小信号電圧を増幅するセンスアンプ、CSNとCSP
はセンスアンプのコモンソース駆動信号、CDはコモンソ
ース駆動回路、YG0〜YGnはデータ線とコモンI/Oの接続
を行うＹゲート、YDECはＹアドレス選択回路、Y0〜Ynは
Ｙ選択信号、DiBは入力データに応じてコモンI/O線を駆
動するデータ入力バッファ、DoBはコモンI/O線の信号電
流を増幅して出力するデータ出力バッファである。メモ
リセルの蓄積容量CS2の値は先にも述べたように60〜80f
F程度、データ線容量の値は250〜300fF程度である。こ
れにより、データ線の振幅を1.5Vとしたときの読出し信
号電圧は150mV程度になり、センスアンプの動作に十分
な信号電圧を得ることができる。第16図（ｂ）は電源電
圧1.5Vのときのデータ読出し時における各部の電圧波形
を示している。なお、以下の説明ではメモリセルからの
読出し動作の場合で、かつワード線W0が選択された場合
を考える。データ線のプリチャージ電圧、セル蓄積容量
の対向電極（プレート）の電圧は電源電圧の半分の0.75
Vとしている。これにより、（１）データ線の充放電時
やプリチャージ時に発生する容量結合雑音を最小に抑え
るとともに、（２）蓄積容量を形成する絶縁膜に印加さ
れる電圧を最小に抑えて薄膜化することにより、蓄積容
量の増大を実現している。メモリセルに高電圧（1.5V）
を書き込むために、ワード線W0および左マット選択信号
SHRLには、2.2Vを印加し、トランジスタT50およびT52が
非飽和領域で動作するようにしている。ＹゲートのMOS
−FETが飽和領域で動作するよう、コモンI/O線は1.2Vに
なるようにしている。このような低い電源電圧でも動作
するコモンI/O線の信号の増幅器としては特願昭63−141
703に述べられているような電流検出形のものが適して
いる。この型の増幅器を用いれば、（１）コモンI/O線
の電圧レベルを電源電圧近くまで大きくすることがで
き、かつ（２）コモンI/O線の信号振幅を小さく（例え
ば50mV）できるので、Ｙ選択信号Y0を印加して信号を読
出す際の動作マージンを大きくすることができる。ま
た、メモリへの書き込みは、従来と同様にI/O線をデー
タ入力バッファD1Bで駆動することにより行なえる。情
報保持時においては、情報を外部に読出する必要がない
ため、図中破線で示したように、Ｙ選択信号Y0は低電圧
（“0"）のままである。また、Ｙアドレス選択回路、デ
ータ入力バッファ、データ出力バッファなども動作させ
る必要がない。さらに、センスアンプのコモンソース駆
動回路の駆動能力を低下させ、データ線電圧の時間変化
率を低下させている。これにより、情報保持時において
はデータ線の充放電に伴うピーク電流の値を低減する。
このような制御を行うことにより、電池などのような内
部インピーダンスが高い電源を使用しても、電源電圧の
過渡的な低下によりLSIが誤動作することを防止でき
る。以下には、このような低電圧ダイナミックメモリを
実現するために重要な次の回路について説明する。 （１）1/2 VCL発生回路。 （２）ワード線駆動回路。 （３）コモンソース駆動回路。 第17図（ａ）は1/2VCL発生回路の回路構成を示してい
る。図中、T60、T62はＮチャネルMOS−FET、T61、T63は
ＰチャネルMOS−FET、R20、R21はバイアス電流を設定す
るための抵抗である。抵抗の値の非は、ノードN4および
ノードＰの電源電圧がVCL2のほぼ半分になるように選
ぶ。容量CD1〜CD4は電源電圧が変動しても、それに追従
するように設けられたスピードアップ・コンデンサであ
る。これらの値の間にはCD1≒CD2、CD3≒CD4が成り立っ
ている。各トランジスタの基板とソースを接続詞、基板
バイアス効果によりしきい値電圧が高くならないように
している。このときの各トランジスタのしきい値電圧V
T1の絶対値は約0.3Vである。もし、基板をソースでなく
系の最高電圧に接続すると、基板バイアス効果によりし
きい値電圧VT1の絶対値は0.5Vよりも大きくなるため、
電源電圧VCL2＝1Vでは動作しなくなる。このように、低
電圧で動作する回路では基板電圧の与え方が最小電源電
圧を規定する。第14図に示した基板構造を用いると基板
とソースの接続が容易に行える。第17図（ｂ）はＮチャ
ネルMOS−FET T60、T62の断面構造を示している。65はN
2ウェルの電位を与えるためのn~拡散層、66はＰウェル
の電位を与えるためのp~拡散層、67、68はＮチャネルMO
S−FETのソースおよびドレインとなるn~拡散層である。
外部配線によりMOS−FETの基板電圧を与えるp~拡散層66
をソースに接続している。N2ウェルには系の最高電圧、
ここではVCL2を印加する。この例に示されるように、MO
S−FETを基板と電気的に分離されたＰウェル内に形成す
ることができるため、しきい値電圧の基板効果の影響を
受けない。低電圧動作に適した回路を構成することがで
きる。なお、ここに示した例に限らず、差動増幅回路そ
の他のソースを接地電位により高い電圧で動作させる回
路には、回線に本実施例が適用できる。 第18図（ａ）はワード線駆動回路の回路構成、同図
（ｂ）にはその動作タイミングを示している。図中、T
82はメモリセルトランジスタ、CS3は蓄積容量、T80、T
81はＮチャネルMOS−FETである。この回路は一般に自己
昇圧（セルフブースト）回路と呼ばれる。Ｓにはワード
線選択回路の選択信号が入力される。この電圧レベルは
選択時には高電圧（例えば1.5V）、非選択時には低電圧
（0V）となる。しががって、ノードN7にには選択時には
VCL−VT0（VT0はT82のしきい値電圧）が、非選択時には
0Vが印加される。選択信号が確定した後、Ｘにはメモリ
セルトランジスタを十分にオンできるよう、電源電圧よ
りも高いパルス電圧（例えば2.2V）を印加する。非選択
時にはMOS−FET T80は導通しないが、選択時にはT80の
ゲート容量の結合により、ノードN7は高い電圧に昇圧
（ブースト）される。ワード線に、Ｘに印加されるパル
ス電圧をそのまま出力するためには、ノードN7の電圧は
Ｘに印加されるパルス電圧よりも、さらに高い電圧、例
えば2.2＋VT1（VT1はT80のしきい値電圧）に昇圧（ブー
スト）される必要がある。MOS−FETの基板電位を接地電
位にすると、基板効果によりしきい値電圧が上昇するた
め、特にVCLが1.5V以下の低電圧電源ではワード線に所
定の振幅が得ることが難しい。ここでは、MOS−FETのし
きい値電圧を十分低い値とするために、基板電位を信号
駆動側（この例では選択信号Ｓやパルス電圧Ｘ）のドレ
インに接続した（ここで、便宜上、ドレインは信号駆動
の印加される端子と定義した）。このMOS−FETの断面構
造図と、その等価回路をそれぞれ第18図（ｃ）および
（ｄ）に示す。素子の断面構造は第17図（ｂ）に示した
ものと全く同じであるが、その結線が異なっている。Ｐ
ウェルの電位がドレインの電位と一致しているため、同
図（ｄ）の左に示すように、ドレインをコレクタおよび
ベースとし、ソースをエミッタとするバイポーラトラン
ジスタが接続されたことを等価になる。実際には、コレ
クタとベースが接続されているためバイポーラトランジ
スタはダイオードとして動作し、同図（ｄ）の右に示す
ような等価回路で表現される。したがって、ドレインが
ソースの電圧よりも高いときには、基板電圧がソースに
対して正にバイアスされたMOS−FETとダイオードDLとが
並列に接続され、逆にドレインがソースの電圧よりも低
いときにはダイオードDLは逆バイアスされてカットオフ
し、基板電圧が低電圧側のドレインに接続されたMOS−F
ETだけが動作する。したがって、後者の場合に比べて、
前者の場合のほうのしきい値電圧が低くなり、MOS−FET
は導通しやすくなる。と同時にドレインとソースの電圧
差が0.7V以上のときにはダイオードが導通するため、前
者の場合、さらに電流が流れ易くなる。したがって、第
18図（ｂ）において、ワード線を駆動するときのMOS−F
ET T80、T81のしきい値電圧を低い値にすることがで
き、低い電源電圧においても、駆動信号Ｘをワード線に
そのまま出力することができる。このような非対称特性
は、特に自己昇圧回路などに適用したときに効果が大き
いが、その他の、例えばパスゲートや基板バイアス電圧
発生回路のチャージパンプ回路に用いる清流回路などに
適用しても、同様に低電圧電源での動作が改善される。 第19図（ａ）および（ｂ）は、それぞれコモンソース
駆動回路の構成の一実施例を示す図である。同図（ａ）
において、T85、T86はコモンソースを駆動するＮチャネ
ルMOS−FET、G5はANDゲートである。標準動作時には信
号PD~が高電圧（“1"）となり、コモンソース駆動信号
φcsの入力に同期して、T85、T86が共に導通する。一
方、情報保持時にはPD~が低電圧（“0"）となり、φcs
の入力に対してT85のみが導通する。したがって、T85と
T86のコンダクタンスを適当に選択することにより、標
準動作時には動作速度を優先し、情報保持時には動作速
度を犠牲にする代わりにピーク電波を低減することがで
きる。第19図（ｂ）において、T90はコモンソースを駆
動するＮチャネルMOS−FET、T91、T93、T94はＮチャネ
ルMOS−FET T92はＰチャネルMOS−FET、G6はNANDゲー
ド、G7はANDゲート、R25はT94にバイアス電流を供給す
るための抵抗をそれぞれ示している。標準動作時には信
号PDが低電圧（“0"）となりT93がカットオフする。φc
sの入力に同期して、ノードN8の電圧はVCLになりT90を
駆動する。情報保持時には信号PDが高電圧（“1"）とな
りT92がカットオフする。φcsの入力に同期してT93が導
通し、ノードN8の電圧はT94のゲート電圧に一致する。
このとき、T90とT94とにより電流ミラー回路を構成する
ため、コモンソースの駆動電流は（VCL−VT1）／R25に
比例する値になる。ここで比例係数はT90とT94のチャネ
ルコンダクタンスの比で決まる。このような駆動回路を
用いることにより、情報保持時には、一定の制御された
電流で駆動されるため、電流の内部インピーダンスに起
因する電源電圧の過渡的な低下を招くことなく、安定な
動作を実現することができる。なお、ここに示した電流
ミラー回路以外にも情報保持時に駆動電流を制御できれ
ば、他の手段を用いても構わない。 以上の実施例に述べたような基板構造、素子の定数、
回路構成により、最小の電源電圧＝1Vでの動作を保証す
るダイナミックメモリを実現することができる。また、
第16図（ａ）に示したI/O線およびＹゲートの回路構成
の他に、読出し時と書き込み時に対して別々にコモンI/
O線を設けることにより、読出し時と書き込み時の動作
マージンをさらに向上させる方法が特開昭61−142594や
特開昭61−170992に記述さている。この方法を適用する
ことにより、1V程度の低い電源電圧でも、素子ばらつき
の影響を受けずに安定に動作するメモリ回路を実現する
ことができる。 以上、1.5V以下の低い内部電源電圧で動作する主たる
LSI回路ブロックの構成例をメモリを例にとって説明し
てきた。第１図に示すようなLSIチップを実現するため
には、これ以外に、高い外部電源電圧（例えば３〜5V）
で動作する回路の実現が必須である。このような回路に
は少なくとも以下のものがある。 （１）基準電圧発生回路 （２）電圧変換（降下）回路 （３）入力回路 （４）出力回路 第13図に示したように、1.5V以下の低い内部電源電圧
で動作する主たるLSI回路ブロックには、動作速度を確
保する目的で、最先端の加工技術（たとえばゲート長0.
3ミクロン以下に相当）による素子を使用する。こうし
た微細な素子では、ゲート耐圧やドレイン耐圧が低下
し、高い外部電源電圧（例えば３〜5V）での動作が困難
になる。これに関しては、たとえばアイ・イー・ディ・
エム・テクニカル・ダイジェスト、第386頁〜第389頁
（1988）、（IEDM Technical Digest,pp.386−389,198
8）に記述されている。長期間にわたる信頼性を考慮す
ると、10nmのゲート酸化膜に印加可能な電圧は約4Vであ
る。したがって、ゲート酸化膜に印加できる最大電界強
度Emaxは4MV/cm程度の値になる。近似的にはEmaxの値は
ゲート酸化膜厚に依存せず、ほぼ変化しないと考えて良
い（実際には、ゲート酸化膜を薄くすると、多少大きく
なる傾向にある）。この値を第13図に示した素子（ゲー
ト酸化膜厚tox＝6.5nm）に適用すると、ゲートに印加可
能な最大電圧は2.7Vとなる。したがって、この素子を高
い外部電源電圧（例えば３〜5V）で動作させることはで
きない。これを解決する手段には、以下の２つが考えら
れる。 （１）先の説明で触れたように、内部電源電圧で使用す
る素子の値に、外部電源電圧での動作する、より厚いゲ
ート酸化膜を有する素子を同一チップ上に集積する。 （２）内部電源電圧で使用する素子のみにより構成す
る。このとき、外部電源電圧が直接、素子に（１）され
ないように回路的な工夫を施す。 （１）の方法は特願昭56−57143に記載されている。し
かし、この方法ではLSIの製造工程が複雑になるため、
製造コストが上昇する。また素子形成上、最も重要なゲ
ート酸化膜形成時に多くの工程が挿入されるため、不純
物や欠陥を導入する確率が高くなり、素子の信頼性を低
下させるという問題がある。以下には、（２）の方法に
より、高い外部電源電圧で動作する回路を実現する例を
述べる。なお、以下の例では相補形のMOS−FET（CMOS）
を用いた例について説明するが、その他の、例えばバイ
ポーラトランジスタや接合形トランジスタを用いても、
あるいはこれらとMOS−FETを複合して用いる場合、さら
には、シリコン以外のガリウム砒素などの半導体材料を
用いる場合についても同様に適用できる。 第20図（ａ）は本発明によるインバータ回路の構成例
を示している。図中、T100，T102はＮチャネルMOS−FE
T、T101，T103はＰチャネルMOS−FET、in1、in2はそれ
ぞれ第１、第２の同相入力端子、out1、out2はそれぞれ
第１、第２の同相出力端子、Outは第３の出力端子、
Vn、VpはそれぞれＮチャネルおよびＰチャネルMOS−FET
用のバイアス電源電圧を示している。VnおよびVpは、例
えば第20図（ｂ）に示すような外部電源電圧依存性を有
する。この例では、VCC≧2VのときにVn＝2V、Vp＝VCC−
2Vとなる。これにより出力端子out1の電圧は最大でもVn
−VTNとなるため、トランジスタT100のゲート酸化膜に
印加される最大電圧はVn−VTNに制限される。同様に、
トランジスタT101のゲート酸化膜に印加される最大電圧
はVCC−Vp−｜VTP｜に制限される。ここに、VTNは
T102、VTPはT103のゲートしきい値電圧である。２つの
出力端子out1、out2の信号レベルはそれぞれ０〜Vn−V
TN、VCC−Vp−｜VTP｜〜VCCとなり、これらが次のイン
バータの入力in1、in2をそれぞれ振動する。また、第３
の出力Outには０〜VCC、すなわちフル振幅を出力するこ
とができる。このインバータによりインバータ列を構成
したときの、各ノードの電圧および各トランジスタのゲ
ート酸化膜に印加される最大電圧は第20図（ｄ）に示し
たようになる。この回路構成により、例えばVn＝Vp＝1/
2VCCのときには、どのトランジスタにおいても、ゲート
酸化膜に印加される最大電圧は1/2VCCに、また同時にド
レイン／ソース間に印加される最大電圧は1/2VCC＋
VTN、あるいは1/2VCC＋｜VTP｜に制限される。実際に
は、インバータの動作マージンを確保する観点から、電
源電圧の低いところではVnおよびVCC−Vpは一定にする
のが好ましい。また、スイッチング時の出力電圧の過渡
的な変化に対してもドレイン／ソース間に大きな電圧が
印加されぬよう、T102およびT103のチャネルコンダクタ
ンスはそれぞれT100およびT101のチャネルコンダクタン
スよりも大きくすることが望ましい。以上説明したよう
に、この構成により素子の最大電圧の２倍程度の電源電
圧まで、素子特性を劣化させずに動作する回路を実現す
ることができる。なお、第20図（ａ）に示した例では、
ＮチャネルMOS−FETの基板電位は系の最低電圧、すなわ
ちVSSに、ＰチャネルMOS−FETの基板電位は系の最高電
圧、すなわちVCCに接続しているが、先に述べた基板構
造を用いた各トランジスタの基板をソースに接続す場、
基板効果によるしきい値電圧の変動を抑制することがで
き、より低い電源電圧でも動作する回路を実現すること
ができる。したがって、本発明を適用すれば、6.5nm程
度の薄い酸化膜を用いたMOS−FETのみでも電源電圧＝5V
でも安定に動作するLSIを提供することができる。 第21図（ａ）に示したのは、基板とソースを接続し低
電源電圧での動作特性を改善したインバータを複数段接
続したインバータ列（インバータ・チェイン）の構成例
である。従来のCMOSインバータ列と同様、インバータ間
にレベル変換回路を置くことなく、そのまま接続するこ
とが可能である。これにより、例えば出力バッファなど
のように大きな負荷駆動能力を必要とするドライバ回路
を構成することができる。段数ｎを偶数であるとする
と、その入力および出力波形は第21図（ｂ）に示すよう
になる。この例ではVCC＝4V、Vn＝2V、Vp＝2Vとしてい
る。この回路では、次段のインバータを駆動する出力信
号の振幅が、電源電圧によらずほぼ一定（1.7V）であ
る。このため、次段のインバータのゲート各量を充放電
するMOS−FETの駆動能力が電源電圧に依存しなくなり、
入力から出力までの遅延時間（t1−t0）が、電源電圧に
よらずほぼ一定となる。したがって、例えばメモリLSI
のアクセス時間は1.5〜5Vという広い電源電圧範囲でも
ほとんど変化しないため、システムを構成する上で、好
都合なLSIチップを提供することができる。 第22図（ａ），（ｂ）は第20図（ｂ）に示したバイア
ス電圧Vn、Vpの発生回路の構成例である。図中、チャネ
ル部を太線で示したT114〜T117高いしきい値電圧を有す
るＮチャネルMOS−FET、T112，T113はバイアス電流を供
給するMOS−FET、72はT112，T113のゲート電圧を発生し
最適なバイアス電流を設定するためのバイアス発生回
路、CN1、CP1はデカップル容量である。バイアス電流の
値は抵抗R30およびT113とT112のチャネルコンダクタン
スの比とにより設定する。高いしきい値電圧を有するＮ
チャネルMOS−FETは、ゲート酸化膜を形成した後、レジ
ストをマスクとしてイオン注入によりＰ形不純物を導入
する等の手段により形成する。この例では、しきい値電
圧の値を1Vにしている。また、先に示した基板構造を用
い、かつ基板をソースに接続することにより、しきい値
電圧の基板効果による変動をなくし、設定精度を上げて
いる。また、MOS−FET T112、T113は電流減として動作
する。この構成により、電源電圧VCCが2V以上のときに
は、Vnの値は高いしきい値電圧のおよそ２倍の値（約2
V）となり、VCCが2V以下のときには電源電圧VCCにほぼ
等しくなる。同様に、電源電圧VCCが2V以上のときに
は、Vpの値はおおよそVCC−2Vとなり、VCCが2V以下のと
きにはほぼ0Vとなる。第22図（ｂ）はバイアス電圧発生
回路の他の構成例である。ここには、Vn発生回路のみを
示しているが、Vp発生回路も同様に構成できる。図中、
T123は高いしきい値電圧を有するＮチャネルMOS−FET、
T121はバイアス電流を供給するＰチャネルMOS−FET、T
120とR31はT121のゲート電圧を発生し最適なバイアス電
流を設定するためのバイアス発生回路、CN1はデカップ
ル容量、R32、R33は抵抗である。T123のしきい値電圧の
値をVTEとすると、Vnの値はVTE×（R32＋R33）／R33と
なる。したがって、R32とR33の比を変えることでVnの値
をVTE以上の任意の値に設定することができる。これら
により、第20図（ｂ）の特性を有するバイアス電圧を発
生することができる。なお、この例に示した抵抗にはMO
S−FETのチャネル、不純物拡散層、ポリシリコン等の配
線層などのいずれを用いても構わない。 さて、通常のLSIでは、最終製造工程の後に、通常動
作で用いられる電圧より高い電圧を故意に回路内の各ト
ランジスタに印加し、ゲート酸化膜不良などでもともと
故障の発生しやすいトランジスタを初期に見つけるエー
ジングテストを実施し、信頼性を保証している。第23図
（ａ）はこのエージングテストに適したバイアス電圧
Vn、Vpの与え方の一実施例を示す図である。この例で
は、VnとVpの大小関係の逆転するところよりも高い電源
電圧（この例では4V）では、Vn＝Vp＝1/2 VCCとしてい
る。こうすることにより、エージングテスト時には、電
源電圧に比例してVnやVpが増加するようにしている。ま
た、その値や電源電圧の半分にすることにより、例えば
第20図（ｃ）に示す各トランジスタ間で最大電圧がほぼ
等しくなるようにして、ストレスが一部のトランジスタ
に集中するのを防止している。 第23図（ｂ）はバイアス電圧Vn、Vpを発生する回路の
構成の一実施例を示している。図中、72は２つのノード
N9とN10の電圧を比較し、その最大値を出力する最大値
出力回路、T140、T141は高いしきい値電圧を有するＮチ
ャネルMOS−FET、R36はMOS−FETにバイアス電流を供給
するための抵抗、R38とR39は電源電圧を分圧して1/2VCC
を得るためのものであり、R38≒R39である。また、最大
値出力回路は差動増幅回路A10とA11、ＰチャネルMOS−F
ET T142、T143、ノードN11の接地側へのインピーダンス
が無限大となるのを防ぐために設けられた抵抗R37とに
より構成している。最大値出力回路の動作は、例えば、
アイ・イー・イー・イー・ジャーナル・オブ・ソリッド
・ステート・サーキッツ、第23巻、第５号、第1128〜11
32頁（1988）（IEEE Jounal of Solid−State Circuit
s,Vol.23,No.5,pp.1128−1132,October 1988）に述べら
れている。ノードN9には電源電圧によらずほぼ一定の電
圧（この例では2V）が入力される。一方、ノードN10に
は電源電圧の半分の値が入力される。したがって、電源
電圧が4V以下のときには、これら２つの電圧の最大値で
ある2VがノードN11に出力され、電源電圧が4V以上のと
きには、1/2VCCが出力される。バイアス電圧Vpの発生回
路も同様に構成することができる。なお、この例ではノ
ードN9の電圧値として2Vの場合を考えたが、ゲート酸化
膜の最大印加可能電圧に合わせて、適当な値に設定して
も良い。 特願昭63−125742には、MOS−FETのしきい値電圧の差
を利用した定電圧発生回路が示されている。第24図はこ
れを改良し、ゲート酸化膜に印加可能な電圧より高い外
部電源電圧でも動作するようにした定電圧発生回路の構
成例を示している。図中75は、この目的のために新たに
挿入した部分であり、T151はＮチャネルMOS−FET、T152
はＰチャネルMOS−FETである。これにより、先に説明し
たインバータと同様、回路中のどのトランジスタにおい
ても、その最大印加電圧を外部電源電圧の半分程度に低
下させることができる。この回路で発生する定電圧の値
は特願昭63−125742において説明されている通り、２つ
のＮチャネルMOS−FET T149とT150のしきい値電圧の差V
T1（T149）−VT1（T150）になる。T149は第22図に示し
たのと同様、高いしきい値電圧を有するトランジスタで
ある。この例では、VT1（T149）＝1.05V、VT1（T150）
＝0.3Vとして、出力電圧Vref＝0.75Vを得ている。 第25図は、本発明による差動増幅回路の構成例を示し
ている。同図において、T161とT162は差動信号を入力す
る２つのＮチャネルMOS−FET、T160は差動増幅回路にバ
イアス電流を供給するためのＮチャネルMOS−FET、B1は
そのバイアス電流を設定するための信号、T163とT164は
カレントミラー形の負荷を構成する２つのＰチャネルMO
S−FETである。通常の差動増幅回路では、ノードN13とN
15、ノードN14と出力out2を接続するが、ここでは図中7
5、77で示した回路ブロックを付加し、ゲート酸化膜に
印加可能な電圧より高い外部電源電圧でも動作するよう
にしている。第25図（ａ）では、76を２つのＮチャネル
MOS−FET T165とT166、およびＰチャネルMOS−FET T167
とにより構成されている。これにより、トランジスタT
161とT162のドレイン（N13、N14）に印加される電圧を
最大でもVn−VTN1に、トランジスタT164のドレイン（ou
t2）に印加される電圧を最小でもVp＋｜VTP1｜に制御す
る。ここに、VTN1およびVTP1はそれぞれ、Ｎチャネルお
よびＰチャネルMOS−FETのしきい値電圧を表している。
なお、VnやVpとしては、先の実施例と同様、第20図
（（ｂ）や第23図（ａ）に示した電源電圧依存性を有す
るバイアス電圧をそのまま用いることができる。さて、
第25図（ａ）に示した差動増幅回路が小信号増幅回路と
して動作する場合、すなち２つの入力レベルに大きな差
がなく、トランジスタT161とT162が共に飽和領域で動作
する場合には、ノード14の電圧値はほぼVn−VTN1とな
る。したがって、第25図（ｂ）に示すようにトランジス
タT167を省略してもトランジスタT164のゲートとドレイ
ン間に大きな電圧差が生じない。小信号増幅回路として
のみ用いる場合には、構成が簡単な第25図（ｂ）の回路
方式が適している。これらの差動増幅回路の出力out2の
信号レベルは第20図（ａ）に示したインバータの出力ou
t2の信号レベルと等しく、差動増幅回路の出力でインバ
ータの入力in2を直接駆動できるため、これらを組合せ
て回路を構成するのに都合が良い。以上の差動増幅回路
の構成例では、入力In（＋）、In（−）の電圧レベルが
Vn−VTN1以下のとき、大きな電圧ゲインが得られるとい
う特性がある。これとは逆に、Vp＋｜VTP1｜より高い入
力電圧レベルで動作させるときには、差動増幅回路を構
成するＮチャネルMOS−FETをＰチャネルに、Ｐチャネル
のMOS−FETをＮチャネルに、それぞれ置き換えて、低い
電圧レベル（第20図（ａ）に示したインバータの出力ou
t1の信号レベル）の出力を得るような構成にすれば良
い。このときにも、先に構成の場合と同様な効果が得ら
れる。次に、この差動増幅回路をLSIチップの回路に適
用した例を述べる。 第26図は、内部電源電圧VCLの基準となるVL（基準電
圧）発生回路に本発明を適用した例を示している。第26
図（ａ）において、80は第１図の９に相当するVL（基準
電圧）発生回路、A15は差動増幅回路、R50、R51は、そ
の増幅率を設定するための抵抗である。また、VL発生回
路は、第24図において説明した定電圧（Vref）発生回路
81、エージングテストのときに基準動作時の電圧よりも
高い電圧を発生するためのエージング用電圧（VA）発生
回路82、VrefとVAを比較し、大きい方の電圧を出力する
最大値出力回路83、スイッチ84、から構成される。情報
保持時においては、エージングテストの電圧特性は必要
ないため、最大値出力回路を非動作状態にするととも
に、スイッチを閉じてVrefを直接出力している。さて、
この例では、Vref＝0.75V、VA＝1/5VCCとし、電源電圧
が3.75V以上のときにエージングテストの状態になるよ
うにしている。すなわち、電源電圧が3.75V以下のとき
にはVL＝0.75V、3.75V以上のときにはVL＝1/5VCCが出力
される。また、R50＝R51として増幅率を２に背停止、電
源電圧が3.75V以下の時にはVCL＝1.5V、3.75V以上のと
きにはVL＝2/5VCCが内部電源電圧として回路に印加され
るようにしている。各電圧の外部電源電圧VCC依存性を
第26図（ｂ）に示す。これにより内部回路の電源電圧と
して、標準動作状態（例えば電源電圧が３〜3.6V）では
1.5V、エージングテスト状態（例えば電源電圧が5.3V）
では2.1Vが得られる。第26図（ｃ）はVL（基準電圧）発
生回路の、より詳細な構成例を示している。同図におい
て90は最大値出力回路、T173はスイッチとして動作する
ＮチャネルMOS−FETである。最大値出力回路は２つの差
動増幅回路90aおよび90b、それぞれの差動増幅器の出力
により駆動されるＰチャネルMOS−FET T177、T178、T
177とT178のゲート酸化膜に印加される電圧を緩和する
ためのＰチャネルMOS−FET T177、出力端N22の対接地イ
ンピーダンスを低くするためのＮチャネルMOS−FET T
175とから構成される。ここで、２つの差動増幅器90aお
よび90bは第25図（ａ）に示したものと同じである。ま
た最大値出力回路の構成も第23図（ｂ）に示したものと
基本的には同じである。この構成により、ゲート酸化膜
の最大印加可能電圧よりも大きな電源電圧で動作する最
大値出力回路を得ることができる。なお、情報保持状態
ではトランジスタT179を導通させVrefをそのままVLとし
て出力している。また最大値出力回路を非動作とするこ
とにより、消費電流を低減している。 第27図（ａ）は、第１図において述べたリミッタ・エ
ネーブル信号（LM）発生回路の構成を示している。同図
において、A12とA13は第25図（ａ）に示したものと同じ
構成のシングルエンド形の差動増幅回路、95は差動増幅
回路の２つの出力を入力とし、電源電圧差に等しい大き
な信号を出力するダブルエンド型の差動増幅回路を示し
ている。ダブルエンド型の差動増幅回路は、２つの入力
でそれぞれ駆動されるＰチャネルMOS−FET T180と
T181、そのゲート酸化膜に印加される電圧を緩和するた
めのＰチャネルMOS−FET T184とT185、交叉結合させた
２つのＮチャネルMOS−FET T182とT183、そのゲート酸
化膜に印加される電圧を緩和するためのＮチャネルMOS
−FET T186とT187、出力の反転する速度を加速するため
に設けたスピードアップ容量CC1とCC2とにより構成して
いる。この中で、スピードアップ容量は回路の応答速度
を決めるものであり、用途に応じて省略しても基本的な
動作が損なわれることはない。以下、第27図（ｂ）に示
した動作タイミング図を用いて、その動作を説明する。
なお以下の説明では、標準動作状態での内部電源電圧V
CLが1.5Vの場合（VL＝0.75V）を考える。図に示すよう
に外部電源電圧VCCが4Vから1Vに低下するとすると、VCC
の半分の電圧が0.75Vを交叉する時刻t0において差動増
幅回路A12およびA13の出力（ノードN25およびN26）の電
圧が反転する。これにより、トランジスタT180はカット
オフ状態、T181はオン状態に移行し、ノードN28の電圧
がVCCまで上昇する。これに同期してノードN30の電位が
Vn−VTN1（VTN1はT187のしきい値電圧）まで上昇し、ノ
ードN29さらにはノードN27の電位を接地電位に引き落と
す。これにより、ダブルエンド型の差動増幅回路の出力
N27およびN28の電圧は反転し、それぞれ0VおよびVCC＝1
Vになる。第27図（ｂ）は、動作を模式的に示したもの
であるが、実際には、これら一連の動作は、電源電圧の
変化に比べて十分短い時間に行なわれる。そのため、電
源電圧の変化が回路動作に悪影響を及ぼすことはない。
また、チップ内の電源配線に意識的に容量を設けること
により電源電圧の変化をコントロールし、回路動作への
影響をより低く抑えることができる。以上は外部電源電
圧を降下させる場合について述べたが、逆に、外部電源
電圧を上昇させる場合にも同様に動作する。 さて、本発明によるLSIチップの他のLSIや半導体素子
とともに用いてシステムを構成する場合、それらの間で
やりとりする信号の入出力レベルの整合をとる必要あ
る。単一電源（一般的には5V）で動作するLSIにおける
標準的な入出力レベルとしてものは、以下の２つがあ
る。 （ａ） TTLレベル （ｂ） CMOSレベル このうちTTLレベルでは、高電圧（“1"）出力（VOH）
の値は2.4V以上でなければならない。したがって、電源
電圧が2.4V以下で使用する際には、CMOSレベルを用いる
か、新たに入出力レベルの規格を設ける必要がある。従
来のLSIやTTL論理回路などと共にシステムを構成する場
合、前述した入出力レベルとの互換性をとることが重要
な要素になる。互換性をとることによりレベル変換回路
が不要となり、部品点数が減少してシステムのコスト低
減につながる。また、耐雑音性や速度などの回路性能が
向上し、最大のパフォーマンスを発揮することができ
る。そこで、以下では、従来の入出力レベルとの互換性
を保った入出力回路構成を備えた本発明の実施例を説明
する。本発明によれば、１つのチップを用いて、設計変
更を行わずに以下の３つの製品仕様を実現できる。 （１）標準動作時（例えば電源電圧VCCが4.5〜5.5Vある
いは３〜3.6Vなど）ではTTLレベルで入出力を行う。必
要に応じてVCCの低下（例えば電源電圧VCCが1.0〜2.5
V）などをチップ内で検出して情報保持（バッテリバッ
クアップ）を行う。 （２）電源電圧VCCが、例えば1.0〜5.5Vで動作し、入出
力はCMOSレベルで行う。必要に応じてVCCの低下（例え
ば電源電圧VCCが1.0〜2.5V）などをチップ内で検出する
か、外部からの制御信号などにより情報保持（バッテリ
バックアップ）を行う。 （３）電源電圧VCCが、例えば1.〜5.5Vで動作し、電源
電圧の値によってチップが自動的に入出力レベルを切り
換える。例えば、電源電圧Ｖが2.5〜5.5VのときはTTLレ
ベル、電源電圧が1.0〜2.5VのときはCMOSレベルで入出
力を行う。 第28図（ａ）は、１つのチップを用いて、配線やボン
ディングによる切り換えを行ない、上記（１）と（２）
の２つの製品を実現する例を、第28図（ｂ）は、電源電
圧の値の変化を自動的に検知し、入出力レベルを切り換
える製品の実現例をそれぞれ示している。第28図（ａ）
において、１はLSIチップ、５は内部電源電圧（例えば
1.5V）で動作するLSI回路ブロック、PADTはTTLレベル用
の入出力パッド、PADCはCMOSレベル用の入出力パッド、
IB1およびOB1はTTLレベル用の入力バッファと出力バッ
ファ、IB2およびOB2はCMOSレベル用の入力バッファと出
力バッファ、SWIは２つの入力バッファの出力のいずれ
を低電圧動作LSI回路ブロックに入力するかを選択する
ためのスイッチ、SWOは低電圧動作LSI回路ブロックの出
力を２つの出力バッファのいずれに入力するかを選択す
るためのスイッチをそれぞれ示している。この切り換え
を実際のLSIにおいて行なう方法としては、アルミニウ
ムなどの配線によるマスタスライスがある。これはアル
ミニウムなどの配線層を形成する際に、配線パターンの
転写を行なうためのマスクを上記スイッチに対応して２
通り用意し、製品に応じてマスクを使い分けるという方
法である。さらに、入出力レベルに対応した２種類のボ
ンディングパッドをLSI上に設けておいて、その内の一
方にボンディングすることにより、２つの製品を作り分
けることができる。また、一つのボンディングパッドを
設けておいて、アルミニウムなどの配線によるマスタス
ライスにより入出力バッファとの接続を切り換えても良
い。第28図（ｂ）はそれぞれ１つの入／出力バッファを
設け、電源電圧の値に応じて入出力バッファの入出力レ
ベルを切り換える方法を示している。同図中、PADXは入
出力パッド、IB3およびOB3は入力バッファと出力バッフ
ァ、96は電源電圧に応じて各バッファの入出力レベルを
制御する入出力レベル設定回路をそれぞれ示している。
これについては、より具体的な構成例を後で説明する。
以上の構成により、先に述べた３つの製品仕様を１つの
チップにより実現することができ、製品のコストの面か
らも、またユーザの使い勝手の面からも都合が良い。な
お、以上の例では入出力を同一の端子から行なう、いわ
ゆるI/Oコモン方式の例を述べたが、この他にも、入力
のみの場合にも、また出力のみの場合にも、本発明が同
様に適用できる。以下、出力バッファ、入力バッファ、
入力保護回路のそれぞれの具体的な構成例を説明する。
なお、以下の実施例では、内部回路に用いる薄い（例え
ば6.5nm）ゲート酸化膜を有するMOS−FETにより回路を
構成する場合を説明するが、１つのLSIチップ中に動作
電圧に応じた２種類のゲート酸化膜を有するMOS−FETを
用いる場合についても、本発明は同様に適用できる。 出力バッファを構成する際には、内部の低い信号振幅
（例えば1.5V）から外部の高い信号振幅（例えばTTLレ
ベルの2.4V、電源電圧が5VのときのCMOSレベルである5
V）へと振幅を変換する必要がある。はじめに、CMOSレ
ベルの出力信号を得る回路構成の例を説明する。第29図
（ａ）は、内部回路の低い信号振幅in1を入力とし、高
い信号振幅Outを出力する振幅変換回路の構成例を示し
ている。図の中で、98は、第20図（ａ）に示したインバ
ータ回路、N31およびN32はそれぞれ第20図（ａ）のin2
とin1に対応する２つの入力、Outはインバータの出力、
T190はN32を駆動するＮチャネルMOS−FET、T191はノー
ドN32の最大電圧を制限してT190のゲート酸化膜に印加
される電圧を緩和するＮチャネルMOS−FET、T192は同様
にノードN31の最小電圧を制限するＰチャネルMOS−FE
T、R65は抵抗をそれぞれ示している。この中で、トラン
ジスタT190と抵抗R65にて抵抗負荷のインバータ回路を
構成している。抵抗負荷とすることにより、低電圧側の
１つの入力から、低電圧側と高電圧側の２つの出力を得
ることが出来る。次に、第29図（ｂ）を用いて、この回
路の動作を説明する。なお以下の例では、電源電圧が5
V、バイアス電圧VnおよびVpがともに2.5Vの場合を考え
ている。入力in1が0Vのとき、トランジスタT109はカッ
トオフし、ノードN31は抵抗R65により電源電圧5Vに引き
上げられている、また、ノードN32はVn（2.5V）からト
ランジスタT191のしきい値電圧（例えば0.5V）分だけ低
下した値（2V）になっている。したがって、インバータ
98の出力Outの電圧は0Vである。時間t0において入力in1
が0Vから1.5Vに立ち上がると、トランジスタT190は導通
し、ノードN31はVp（2.5V）にトランジスタT192のしき
い値電圧の絶対値（例えば0.5V）分だけ高い値（3V）
に、ノードN32は0Vに引き落とされ、出力Outは5Vまで上
昇する。時間t1において、入力in1が1.5Vから0Vに下が
ったときも、これと同様に出力Outは5Vから0Vに変化す
る。このように、この回路構成により、1.5Vの入力信号
振幅に対して、出力バッファで必要とされる5Vの出力信
号振幅が得られる。また、この回路では、どのトランジ
スタにも最大2.5V程度の電圧しか印加されないため、薄
いゲート酸化膜（例えば6.5nm）を用いたMOS−FETでも
電源電圧5Vで安定に動作する回路を構成することができ
る。 第30図（ａ）はコンプリメンタリの低振幅信号in1お
よびin1~を入力とし、高い信号振幅Outを出力する振幅
変換回路の他の構成例、同図（ｂ）はの動作タイミング
を示している。図中、102は第27図（ａ）に示したもの
と同様の構成のダブルエンド入力、ダブルエンド出力の
作動増幅回路、100と101は第20図（ａ）に示したものと
同じインバータ回路を示している。ここでもちいたダブ
ルエンド出力の差動増幅回路は定常状態では電流がなが
れないため、先に示した例に比べて、より、低消費電力
の回路を実現できる。また、最終出力段のインバータを
構成する各トランジスタの基板（バックゲート）をＮチ
ャネルではマイナス（−2V）に、Ｐチャネルでは電源電
圧（5V）に対してプラス（7V）にバイアスしている。こ
れにより、例えば、インピーダンスの不整合によるアン
ダーシュートやオーバーシュートが出力に現われても、
PN接合が順方向にバイアスされるのを防ぐことができ
る。したがって、少数キャリアの基板への注入（少数キ
ャリアがメモリセルの電荷蓄積ノードまで拡散するとリ
フレッシュ特性を悪くする）、寄生サイリスタがオンす
ることによるラッチアップなどを防止できる。以上、本
発明によれば、内部回路の低振幅信号（例えば1.5V）か
らCMOSレベルの高振幅信号（例えば5V）を出力する回路
が容易に構成することができる。 一般に、システムを構成する際には、一つのデータバ
スに複数のLSIの出力を接続し、選択されたLSIの出力だ
けがバスを駆動するようにしている。こうした制御を行
なうためには、選択されないLSIの出力インピーダンス
を無限大にすることが望ましい。従来のLSIでは、出力
のレベルとして、高電圧、低電圧、そしてどちらにも駆
動しない（出力インピーダンスは無限大）という３つの
出力（トライステート）特性を持たせていた。このよう
な特性を得るためには、出力を駆動するか（低インピー
ダンス）、しないか（無限大インピーダンス）という制
御を行なう必要がある。この制御のための信号は外部か
ら入力される出力エネーブル信号（Output Enabl＝OE）
やチップセレクト信号（Chip Select＝CS）などのいず
れかから発生される。従来の出力回路では、これら信号
と出力データとの論理をとり、その結果得られた信号に
より最終段のトランジスタを駆動する、というやり方
で、トライステート特性を実現していた。本発明におい
て同様の出力回路を構成する場合、低電源電圧で論理回
路を動作させ、外部電源電圧で動作する回路には論理回
路を用いないという構成もありうるが。しかし、その場
合には、論理回路から出力までの間に入る振幅変換回路
やインバータの段数が増え、例えば、OE信号から出力ま
での遅延時間が増大したり、高電圧側のトランジスタを
駆動するタイミングと低電圧側のトランジスタを駆動す
るタイミングに差が生じて、過渡的に大きな電流が流れ
るという欠点がある。これに対して、外部電源電圧で論
理回路を構成できれば、より設計の自由度が増し、回路
性能の面からも好ましい。以下には、外部電源電圧で論
理回路を構成した一実施例を説明する。なお、この論理
回路は出力バッファ以外にも、外部電源電圧で動作する
各種回路の制御信号を発生する手段としても有効であ
る。 第31図は本発明による２入力のNAND回路の構成例を示
している。第31図（ａ）のＡ入力は同図（ｂ）のin1Aお
よびin2Aに、Ｂ入力はin1Bおよびin2Bにそれぞれ対応す
る。各入力信号のうち、in1Aとin2A、またin1Bとin2Bは
第20図（ａ）のin1およびin2と同様、同相で変化する。
第31図（ｂ）において、トランジスタT200とT201は低電
圧側の入力信号in1Aおよびin1Bにより駆動され、トラン
ジスタT202とT203は高電圧側の入力信号in2Aおよびin2B
により駆動される。トランジスタT204とT205は第20図
（ａ）のT202とT203と同様、ゲート酸化膜に印加可能な
電圧よりも高い電圧で動作させるために設けたものであ
る。この構成により、２つの入力が共に高レベルのとき
にのみ、出力は低レベルとなるNANDゲートの機能が得ら
れる。このように通常のCMOSのNAND回路に加えて２つの
トランジスタを追加するのみで、微細なトランジスタを
高い電源電圧で用いることができる。なお、ここでは２
入力のNAND回路を例にとって説明したが、その他の、例
えばNOR回路や排他的論理和回路、３入力以上の上記論
理回路、また、複数の論理回路の出力を入力として、種
々の複合論理を出力する複合ゲート、さらには、ラッチ
回路やフリップフロップ回路などの順序回路にも同様に
本発明が適用できる。 第32図（ａ）は、この論理回路を用いたトライステー
ト出力バッファの構成の一例を示している。第32図
（ｂ）は、それを論理記号により簡単化して示したもの
である。同図においてG12は２入力のNAND回路、G13は２
入力のNOR回路、T210およびT211は出力回路を構成する
ＮチャネルとＰチャネルのMOS−FETである。アウトプッ
トエネーブル信号OEが高電圧のときには、出力DOには入
力dOと同じデータがバッファから出力され、OEが低電圧
のときには入力のデータ如何によらずT210のゲートは低
電圧に、T211のゲートは高電圧に固定されるため、出力
DOはフローティング（インピーダンスがほぼ無限大）に
なる。第32図（ａ）は、外部電源電圧の値よりも低い耐
圧の微細な素子を用いて構成した、同じ機能を有する回
路の具体的な構成例である。同図において、112はNAND
回路、113はNOR回路、114は出力回路、110と111は第30
図（ａ）の102と同じ振幅変換回路である。振幅変換回
路は内部回路からの低い電源電圧側の低振幅信号do1、o
e1、oe1~をもとに、112や113を動作させるために必要な
高い電源電圧側の信号do2、oe2、oe2~を発生する。ここ
に示したように、本発明によれば、微細な素子を用いて
も、その耐圧を越える外部電源電圧で動作する論理回路
を構成でき、トライステート出力回路などの遅延時間や
過渡電流を低減することができる。 次にCMOSレベルの入力回路の例を第33図により説明す
る。同図において、115は第20図（ａ）に示したものと
同じインバータ、T220およびT221は入力に大きな信号振
幅が印加されてもトランジスタT222およびT223のゲート
酸化膜に印加される電圧を酸化膜耐圧以下に制限するた
めのトランジスタ、Ｘは入力信号である。この図におい
て、入力に高い電圧（例えば5V）が印加されても、ノー
ドN40にかかる電圧はVn−VT1（T220）、すなわち2V程度
に制限される。また、同様に入力に低い電圧（例えば0
V）が印加されても、ノードN41にかかる電圧の最小値は
3V程度であり、各トランジスタに印加される電圧を電源
電圧の半分程度にまで低下させることができる。また、
この回路の出力の一つであるx1~の信号振幅は約2Vであ
るから、これをそのまま低電源電圧で動作する内部回路
の入力とすることができる。 以上の実施例では、CMOSレベルの出力回路および入力
回路の例を説明した。次に、電源電圧の値によって自動
的にTTLレベルとCMOSレベルを切り換える入力回路およ
び出力回路の例を第34図（ａ）に示す。同図においてPA
DIは入力パッド、PADOは出力パッド、IPDは静電気によ
る接合やゲートの破壊を防ぐための入力保護素子、IB5
は入力バッファ、OB5は出力バッファをそれぞれ示して
いる。なお、入力保護素子については後で詳しく説明す
る。入力バッファIB5は、CMOSインバータを構成する２
つのMOS−FET TIN1とTIP1、CMOSインバータの電源電圧
をバイアス電圧Vn1により決まる所定の値以下に制限す
るためのＮチャネルMOS−FET TIN2、CMOSインバータの
入力電圧を同様に所定の値以下に制限するためのＮチャ
ネルMOS−FET TIN0、から構成される。また、出力バッ
ファOB5は、第20図（ａ）に示したのと同様のインバー
タ116、内部回路からの低振幅信号doutをもとにインバ
ータの駆動信号d1およびd2を発生する振幅変換回路11
7、インバータの出力電圧をバイアス電圧Vn1により決ま
る所定の値以下に制限するためのＮチャネルMOS−FET T
ON2、から構成されている。なお第32図に示したのと同
様に、出力エネーブル信号との論理を取ることにより、
トライステート出力特性を有するバッファを構成できる
ことは言うまでもない。さて、これら回路において、バ
イアス電圧Vn1の値を電源電圧に応じて適当に変化させ
ると、高い電源電圧ではTTLレベル、低い電源電圧ではC
MOSレベルで入出力を行なうことができる。第34図
（ｂ）は、バイアス電源電圧Vn1の値の電源電圧VCCに対
する依存性の一例を示している。図において、VOLとVOH
はそれぞれ“0"と“1"に対応するTTLの出力レベル、VIL
とVIHはそれぞれ“0"と“1"に対応するTTLの入力レベル
を示している。通常のTTL論理ゲートにおけるこれらの
値は、VOL＝0.4V、VOH2.4V、VIL＝0.8V、そしてVIH＝2.
0Vである。また、バイアス電源電圧Vn1の値は、電源電
圧が2.5V以上のときには3V、電源電圧が2.5V以下のとき
にはTIN0が非飽和領域で動作するように、例えばVCC＋
0.5Vとなるように制御している。始めに、出力バッファ
回路の動作から説明する。ノードN48の電圧は、低電圧
（“0"）を出力するときには0V、高電圧（“1"）を出力
するときにはVCCとなる。したがって、低電圧出力時に
は電源電圧の値によらず0VがDoutに出力される。一方、
高電圧出力時のDoutの電圧値は第34図（ｂ）に示す様に
電源電圧VCCの値に依存し、VCC≧3VのときにはVn1−VT1
（TON2）、VCC＜3VのときにはVCCになる。これにより、
電源電圧が3V以上では、TTLレベルの出力特性を満たす
出力電圧振幅を得ることができる。なお、このように出
力電圧が2.5V以下になるように制限することにより、大
きな負荷容量を充放電する際の電源電流を必要最小限に
低減することができる。次に、入力バッファ回路の動作
を説明する。TIN1とTIP1とにより構成されるCMOSインバ
ータの電源電圧はトランジスタTIN1のソース端子から供
給される。したがって、その値は、電源電圧が3V以上の
時には2.5V、3V以下のときには0Vとなる。一方、電源電
圧が3V以上のときにはインバータの入力電圧は2.5V以下
になるように制限され、3V以下のときにはDinに入力さ
れた電圧がそのまま印加される。この回路構成により、
電源電圧が例えば1Vから5.5Vまで大きく変化しても、上
記インバータの電源電圧と入力信号の最大振幅はほぼ等
しくなる。インバータを構成する２つのトランジスタの
チャネルコンダクタンスをほぼ等しく設定しておけば、
インバータの論理しきい値電圧は電源電圧の２分の１に
なる。したがって、電源電圧が3V以上のときの論理しき
い値電圧はやく1.25V、3V以下のときの論理しきい値電
圧はVCC/2となり、ある電圧（この例では3V）を境界に
して、それ以上の電源電圧ではTTLレベル、それ以下の
電源電圧ではCMOSレベルで動作する入力バッファを提供
することができる。以上述べたように、本発明によれ
ば、広い動作電源電圧範囲を有するLSIにおいて、その
電源電圧値における最適な入出力レベルでの動作が可能
とあんる。これにより、最大のノイズマージンを最小の
消費電力で実現できる。なお、出力バッファにおいて、
３つのトランジスタTON0、TON1、TON2の各基板（バック
ゲート）を共通にしている。こうすることにより、出力
端子に高電圧のサージが加えられたときに、その電荷を
大きな電流により高速に放電することができる。これ
は、後で説明する入力保護素子におけるクランプMOS−F
ETの動作と同じで、ブレークダウンにより基板電位が上
昇した際に、接地電位との間に存する寄生バイポーラト
ランジスタをオンしやすくするためである。これによ
り、微細な素子を用いても出力端子の静電破壊耐圧を向
上させることができる。なお、以上の実施例の中で、Ｎ
チャネルMOS−FETの基板電圧VBP1の値は、入力電圧がマ
イナスになった（アンダーシュート）ときにPN接合が順
方向にバイアスされないよう、マイナスの値（例えば−
3V）にするのが通例であるが、順方向電流が流れるのを
許容すれば、0Vでも構わない。また、ＮチャネルMOS−F
ETはＰ形基板の中に形成しても、あるいは、第14図に示
すようにＰ基板と電気的に絶縁されたＰウェル中に形成
しても良い。後者の場合、Ｐウェルの抵抗が基板の抵抗
より低いため、寄生バイポーラトランジスタがオンしや
すくなり、静電破壊耐圧を高める効果がある。 上記実施例では、電源電圧よりも高いバイアス電圧V
n1を発生させる必要がある。このようなバイアス電圧を
用いずに入力バッファを構成する例を第35図（ａ）に示
す。同図において入力バッファIB6は２つの回路ブロッ
ク、IB6aおよびIB6bより構成される。IB6aは第34図
（ａ）の入力バッファIB5と同じ回路構成である。ま
た、IB6bはIB6aの出力を内部回路を駆動するのに都合の
良い電圧レベルに変換する回路である。IB6bにおいて、
T231とT232はCMOSインバータを構成する２つのMOS−FE
T、T233はdinが低電圧のときノードN52の電位を内部電
源電圧VCLまで引き上げるためのＰチャネルMOS−FET、T
230はノードN52が高電圧になったときに、N52からN51へ
と電流が逆流するのを防ぐためのＮチャネルMOS−FETで
ある。この回路構成におけるバイアス電圧Vn2の電源電
圧VCCに対する依存性を第35図（ｂ）に示す。電源電圧
が3V以上のときには3V（一定）、電源電圧が3V以下の時
には電源電圧VCCに等しくなるようにしている。この回
路の動作を２つの場合に分けて説明する。第35図（ｃ）
は電源電圧VCCが5V、内部電源電圧VCLが1.5Vの場合の各
部の動作波形を示している。入力の電圧が低電圧（例え
ば0.4V）のときには、ノードN51の電圧はVn2−VT1（T
IN5）（例えば2.5V）、ノードN52の電圧はVCL（1.5V）
になり、dinには低電圧（0V）が出力される。入力の電
圧が低電圧（例えば0.4V）から高電圧（例えば2.4V）に
変化すると、ノードN50の電圧はそれに追従して上昇
し、ノードN51の電圧を0Vに引き落とす。T230のチャネ
ルコンダクタンスはT233のそれよりも大きく設定されて
おり、ノードN52の電圧もほぼ0Vまで引き落とされ、din
の値はVCL（1.5V）まで上昇する。これと逆に、入力の
電圧が高電圧（例えば2.4V）から低電圧（例えば０。4
V）に変化すると、ノードN50の電圧はそれに追従して降
下し、ノードN51の電圧をVn2−VT1（TIN5）（例えば2.5
V）まで引き上げる。これにより、ノードN52の電圧はV
CL−VT1（T230）（例えば1.2V）まで引き上げられ、din
を0Vに引き落とす。これにより、T233がオンし、ノード
N52の電圧をVCL−VT1（T230）からVCL（1.5V）まで引き
上げる。このように、T233によりノードN52に帰還させ
ているため、N22の電圧振幅は電源電圧と同じにり、T
231とT232とで構成されるCMOSインバータに貫通電流が
流れなくすることができる。 次に、第35図（ｄ）は電源電圧VCCと内部電源電圧VCL
が共に1.5Vの場合の各部の動作波形を示している。入力
の電圧が低電圧（例えば0V）のときには、ノードN51の
電圧はVn2−VT1（TIN5）（例えば1.2V）、ノードN52の
電圧はVCL（1.5V）になり、dinには低電圧（0V）が出力
される。入力の電圧が低電圧（例えば0V）から高電圧
（例えば1.5V）に変化すると、ノードN50の電圧はVn2−
VT1（TIN5）（例えば1.2V）まで上昇し、ノードN51の電
圧を0Vに引き落とす。T230のチャネルコンダクタンスは
T233のそれよりも大きく設定されており、ノードN52の
電圧もほぼ0Vまで引き落とされ、dinの値はVCL（1.5V）
まで上昇する。これと逆に、入力の電圧が高電圧（例え
ば1.5V）から低電圧（例えば0V）に変化すると、ノード
N50の電圧はそれに追従して0Vまで降下し、ノードN51の
電圧をVn2−VT1（TIN5）（例えば1.2V）まで引き上げ
る。これにより、ノードN52の電圧はVCL−VT1（T230）
（例えば1.2V）まで引き上げられ、dinを0Vに引き落と
す。これによりT233がオンし、ノードN52の電圧をVCL−
VT1（T230）からVCL（1.5V）まで引き上げる。このよう
に、電源電圧が低く、IB6aの出力振幅が電源電圧以下の
場合であってもノードN52の電圧振幅は電源電圧と同じ
になるため、T231とT232とで構成されるCMOSインバータ
には貫通電流が流れない。以上述べたように、電源電圧
より高いバイアス電圧を用いなくても、その入出力レベ
ルを電源電圧の値に応じて切り換える入出力バッファを
実現することができる。 最後に、微細な素子により構成されたLSIにおいて、
入力のサージから内部回路の素子を保護する入力保護素
子の構成例を第36図（ａ）に示す。同図において、PADI
は信号を入力する入力パッド、120は半導体基板中に形
成された不純物拡散層間のパンチスルーを利用して、サ
ージによル高い電圧を接地電位に逃がしてやるための第
１の保護素子、121はノードN60の電圧を、ある所定の電
圧以下に制限するためのゲートクランプ素子、R70はパ
ッドに印加された高電圧とクランプ電圧との差を吸収す
るための抵抗である。ゲートクランプ素子は、直列接続
された２つのＮチャネルMOS−FET TPD1およびTPD2、そ
して寄生素子を利用したバイポーラトランジスタQ1とか
ら構成されている。TPD1のゲートには前述した回路と同
様、バイアス電圧Vnを印加し、TPD2のドレインにゲート
酸化膜耐圧を越える電圧がかかるのを防いでいる。TPD2
のゲートは接地し、通常動作中は２つのMOS−FETを通し
て電流が流れないようにしている。ゲートクランプ素子
の平面構造を第36図（ｂ）に、そのA,A′における断面
構造を第36図（ｃ）に、それぞれ示す。第36図（ｂ）に
おいて、122および123は互いに電気的に絶縁され半導体
基板中に形成された電気的に活性な領域、124および125
はポリシリコンなどを材料とするゲート電極、126から1
30までは電気的に活性な領域中に形成された不純物拡散
層、あるいはゲート電極に上部の金属配線から電気的な
接続を行なうために絶縁膜を貫通して設けられたコンタ
クト孔、131から134まではアルミニウムなどを材料とす
る金属配線をそれぞれ示している。また、第36図（ｃ）
において、50は半導体基板中の電気的活性領域の間を電
気的に絶縁するために基板の酸化などより形成された厚
い絶縁膜、139と14はゲート電極を成すポリシリコン、1
35から138では上記絶縁膜あるいはゲート電極をマスク
として自己整合的に基板中に形成した不純物拡散層、14
1は不純物拡散層やゲート電極と上部に位置する金属配
線間の電気的な絶縁を行なうために形成した厚い絶縁
膜、をそれぞれ示している。図の構造において、配線13
2にはクランプされる端子（ノードN60）、配線133おび1
34には接地端子（VSS）、配線133にはバイアス電圧V
nを、それぞれ印加する。第36図（ｃ）において、Ｐ基
板をベースとする３つのNPN形の寄生バイポーラトラン
ジスタQ1a、Q1b、そしてQ1cが存在する。第36図（ａ）
のQ1はこれらを代表して示したものである。次に、この
素子の動作を説明する。ノードN60に印加された電圧
が、不純物拡散層136と基板との間に形成されるPN接合
の逆方向耐圧を越えると、接合の降伏による電流がＰ基
板の電位を上昇させ、先の寄生バイポーラトランジスタ
をオンさせる。これにより、不純物拡散層136と135、あ
るいは138との間に大きなコレクタ電流が流れ、ノードN
60の電荷を引き抜き、その電位をクランプする。これら
のうちQ1bとQ1cは直列に接続されるため、Q1aに比べて
コレクタ電流は小さくなる。したがって、実効的には最
初に降伏を起こし、寄生バイポーラトランジスタをオン
させるのはMOS−FETが行ない、その後、大きなコレクタ
電流を流すのは寄生バイポーラトランジスタQ1aが行な
う。このように、ノードN60の近くにトランジスタの不
純物拡散層とは別の不純物拡散層を配し、それを接地す
ることにより、寄生バイポーラトランジスタのコレクタ
とエミッタの実効的な距離を短くし、寄生バイポーラト
ランジスタが動作したときのコレクタ電流を大きくとる
ことがでる。このように、クランプする端子の近くに接
地された不純物拡散層を配する構成は、入力保護素子の
みならず、出力の保護素子としても適用できる。また、
この例では、ゲートクランプ素子をＰ基板中に形成した
が、第14図に示すような構造で、基板と電気的に分離さ
れたＰウェル中に形成してもよい。こうすることによ
り、ベースとＰウェルの抵抗値が高くなり、寄生バイボ
ーラトランジスタがオンしやすくなり、クランプの効果
をさらに高めることができる。なお、Ｐ基板またはＰウ
ェルのバイアス電圧VBP1の値は、マイナスの値（例えば
−3V）にするのが通例であるが、入力のアンダーシュー
トに対して順方向電流が流れるのを許容すれば、0Vでも
構わない。また、この実施例ではＰ基板を用いた例につ
いて説明したが、Ｎ基板を用いても、Ｐウェル中に同素
子を形成すば同様に本発明が適用できる。 以上、各実施例によって本発明の詳細を説明したが、
本発明の適用範囲はこれに限定されるものではない。例
えば、ここでは主にメモリ回路を主体に記述したが、本
明細書冒頭にも述べたように、メモリLSI、論理LSI、あ
るいは、これらを組合せた複合LSI、あるいはその他のL
SI全てに適用可能である。また、使用する素子の種類に
ついても、ｐ型、ｎ型の両MOSトランジスタを使用したL
SI、バイポーラトランジスタを用いたLSI、接合型FETを
を用いたLSI、CMOSトランジスタとバイポーラトランジ
スタを組合せたBiCMOS型のLSI、さらにはシリコン以外
の材料、例えばガリウム砒素などの基板に素子を形成し
たLSIなどでも、そのまま適用できる。
る実施例である。同図で１はLSIチップであり、一般
に、情報記憶機能あるいは情報処理機能を有するLSIチ
ップを指し、ダイナミック型、スタティック型などのラ
ンダムアクセスメモリ（RAM）あるいはシリアルアクセ
スメモリ（SAM）あるいはリードオンリメモリ（ROM）な
どのメモリLSI、さらには、マイクロプロセッサ（MP
U）、メモリマネジメントユニット（MMU）、浮動小数点
演算ユニット（FPU）のようなロジックLSI、さらには、
それらを複数集積したシステムLSIなどの、いずれの形
式のLSIチップでもよい。また、その構成素子はバイポ
ーラ型トランジスタ、MIS型トランジスタ、これらの素
子の組合せ、あるいはシリコン以外の材料、例えばガリ
ウム砒素の素子を用いても良い。２は外部電源電圧の降
下を検出して電池によるバックアップ状態に移行で電源
回路の例である。このような電源回路により、商用電源
の瞬断によりVEXTが低下しても、LSIチップに蓄えられ
た必要な情報の消失を防止できる。この中で、３は電源
電圧の降下検出回路、SWは情報保持時に電池から外部電
源端子に電流が流れるのを防止するためのスイッチ、４
はスイッチの制御信号、Ｂは電池、VBTはその電圧であ
り、情報保持モードにおいてはこの電流を電源としてチ
ップ全体は動作する。Ｄは通常動作時に電池に電流が流
入するのを防止するためのダイオードである。この電源
回路により、通常動作時においては、VEXTが、情報保持
時においては、VBTがチップの電源端子（PAD1）に印加
される。 さて、この例では、通常動作と情報保持動作の違いを
LSIチップ上の検出手段により検出する。ここで5a、5b
は主たる回路ブロック、５はそれらの集合、６はチップ
外部から入力した電源電圧VCCを各回路ブロック電源電
圧VCL1，VCLnに変換するための電源電圧変換回路であ
る。６のなかで、6a、6cは通常動作時用の変換回路、6
b、6dは情報保持時用の変換回路を示している。一般
に、情報保持時においては通常動作時に比べて、回路の
動作電圧や動作電流は小さくてすむため、電源電圧を供
給する電圧変換回路の消費電流を小さくして駆動能力を
落としても支障がない。これにより、主たる回路ブロッ
クの低消費電流化と相まって、LSIチップ全体の消費電
流を著しく低減することが可能になる。なお、この例で
は２つの電圧変換回路を切り換える方式を示したが、変
換回路の数は３つ以上であってもかまわない。また、１
つの電圧変換回路を用いて、その出力電圧や消費電流を
変化させてもかまわない。 SW6a、SW6cはVCCがVCL1やVCLnにほぼ等しい値にまで
低下した場合、電源電圧VCCを直接、回路ブロックに印
加するためのスイッチである。スイッチを用いることに
より、電圧変換回路をオフにして、さらに消費電流を低
減することができる。なお、以上の例では、スイッチと
複数の電圧変換回路とにより電源電圧変換回路を構成し
た例について述べたが、同様の効果がえられれば、１つ
の電圧変換回路を用いてもかまわない。また、同図中９
は基準電圧VLの発生回路である。この電圧を基に内部電
源電圧VCL1やVCLnを発生する。８は情報保持動作状態で
あることを示す信号PDの発生回路である。PDの発生方法
としてはいくつか考えられるが、ここでは電源電圧VCC
と参照電圧Vcxとを比較し、前者が後者よりも小さいと
きにPDを出力するという方法を用いている。10はリミッ
タ・エネーブル信号LMの発生回路である。電源電圧が内
部電源電圧よりも高く、電圧変換回路（電圧リミッタ）
を動作させるときには高電圧（“1"）を、外部電源電圧
が内部電源電圧に等しいところまで低下したときには低
電圧（“1"）をそれぞれ出力する。後者の場合には電源
電圧を直接回路ブロックに印加すると同時に、電圧変換
回路を動作させず、消費電流を小さく抑える。図に示し
た例では、電源電圧VCCと参照電圧VLXとを比較し、前者
が後者よりも大きいときにLMを出力している。２つの信
号PDとLMとにより電源電圧変換回路の出力電源電圧や消
費電流などを切り換えることができる。また、図中７は
入出力バッファ、11はチップ外部と制御信号やデータの
授受を行うための入出力バス、12はチップ内部にあって
回路ブロック間で制御信号やデータの授受を行うための
内部バスである。入出力バッファはレベル変換回路を兼
ねており、チップ内部の論理信号振幅と外部の論理信号
振幅が一致しなくても、制御信号やデータの受け渡しを
することができる。また、情報保持動作状態において
は、チップ外部と内部の閉で制御信号でデータの受け渡
しをする必要がないため、情報保持状態信号PLDにり入
出力バッファをオフする。 第２図（ａ）は電源電圧VCCと内部電源電圧VCLの関係
の一例を示す図である。同図で、横軸は電源電圧VCC、
縦軸は内部電源電圧VCLに対応する。ここでは、標準電
源電圧を３〜3.6V、情報保持時の電源電圧を１〜2V、標
準動作時と情報保持時の切り換えを行うための参照電圧
VCXを2.5Vとしたが、標準電源電圧の最小値VCC(min)、
情報保持時の電源電圧の最大値VBT(max)、参照電圧VCX
との間にBT(max) ＜VCX＜VCC(min) なる関係が成り立てば、ここに示した値でなくともかま
わない。また、標準動作時における内部電源電圧VCLは
1.5Vとしたが、電源電圧VCCを越えない範囲で、回路の
動作性能に応じた適当な電圧値に設定して差し支えな
い。また、この例においては、1.5V以下の電源電圧にお
いて電源電圧VCCを直接、内部回路に印加するため、VCL
の値を1.5Vにしている。 このLSIチップにおいて、電源電圧VCCが時間的に変化
した場合の、内部電源電圧VCL、２つの制御信号LM、PD
のそれぞれの時間変化の例を第２図（ｂ）に示す。ここ
では、時間t0〜t3にかけて、電源電圧VCCが3.5〜1Vに低
下し、時間t4〜t7にかけて、電源電圧VCCが１〜3.5Vに
上昇する場合を考えている。電源電圧VCCがVCL＝2.5Vよ
りも小さくなるt1〜t5の期間、信号PDが高電圧（“1"）
になり、チップは情報保持状態となる。また、電源電圧
VCCがVLX＝1.5Vよりも小さくなるt2〜t5の期間、信号LM
は低電圧（“0"）になり、チップには電源電圧VCCが直
接、印加される。なお、ここに示した電圧値はひとつの
例であり、他の電圧の組合せでも同様に適用できる。 第２図（ｃ）および（ｄ）には、リミッタ・エネーブ
ル信号LMを発生する方法および回路の構成の一例を示
す。信号LMは、電源電圧VCCを低下させていったとき
に、内部電源電圧VCLにはじめて等しくなるところで高
電圧（“1"）から低電圧（“0"）に遷移させてやればよ
い。この例では、電源電圧VCCに比例する電圧β×V
CC（０≦β≦１）と参照電圧VLとを比較回路により比較
し、前者が大きいときに高電圧（“1"）、前者が小さい
ときに低電圧（“0"）を出力している。このように電源
電圧VCCに比例する電圧を用いて高電圧と低電圧の間の
電圧を入力とすることにより、比較回路の電圧増幅率を
大きくとることができるなど、回路動作上、都合が良
い。例えば、β＝0.5、VL＝0.75Vの場合、VLX＝1.5Vと
なり、電源電圧VCCが1.5V以上のときにリミッタ・エネ
ーブル信号LMが高電圧（“1"）となり、電圧変換回路が
動作する。ここで、電源電圧VCCに比例する電圧は抵抗
分割などにより発生することができる。 第２図（ｅ）および（ｆ）には、情報保持状態信号PD
を発生する方法および回路の構成の一例を示す。基本的
には、前述したLM発生回路と同様な回路で構成できる。
この場合、電源電圧VCCに比例する電圧α×VCC（０≦α
≦１）は比較回路の反転入力対しに入力する。例えば、
α＝0.5、VL＝0.75vの場合、VCX＝2.5Vとなり、電源電
圧VCCが2.5V以下のときに情報保持状態信号PDが高電圧
（“1"）となり、情報保持状態になる。ここで、電源電
圧VCCに比例する電圧は抵抗R1とR2の抵抗分割により発
生している。抵抗R1とR2は半導体基板中に形成された不
純物拡散層やポリシリコン、さらにはMIS−FETのチャネ
ル抵抗などいずれを用いて構成しても構わない。 第３図（ａ）は、スタテイックメモリをその一部に含
むLSIに本発明を適用した一実施例を示している。図
中、5cはスタテイックメモリのメモリセルアレー、5dは
論理回路等の情報保持を必要としない回路ブロックであ
り、それぞれの電源電圧はVCL2およびVCL1である。メモ
リセルは４つのＮチャネルMOS−FET T6〜T9と２つの抵
抗素子R7，R8とからなっている。抵抗値をＲとすると、
１つのメモリセルあたりに流れる電流値はVCL2/Rとな
る。したがって、情報保持時には雑音余裕（ノイズマー
ジン）が確保できる範囲内で電圧値をできるだけ下げる
ことが望ましい。第３図（ｂ）に示すように、この例で
は、標準動作時のVCL2を1.5V、情報保持時のVCL2を1Vと
している。論理回路ブロック5dはインバータや論理ゲー
トなどにより構成されている。図中、矢印の付いている
T11、T13はＰチャネルMOS−FET、その他のT10、T12はＮ
チャネルMOS−FETを示している。情報保持時には、これ
ら論理回路は動作させる必要がないため、電源電圧を供
給する必要がない。したがって、ここでは標準動作時の
VCL1を1.5V、情報保持時のVCL1を0Vとしてる。内部電源
電圧VCL2およびVCL1は電源電圧変換回路6eあるいはスイ
ッチとして動作するＰチャネルMOS−FET T1とにより供
給される。電源電圧変換回路は、差動増幅回路A1、差動
増幅回路の動作電流を制御するためにもうけられた抵抗
R3と２つのＮチャネルMOS−FET T3、T4、差動増幅回路
の反転入力端子への帰還量を制御するためにもうけた３
つの抵抗R4〜R6とＰチャネルMOS−FET T5、およびスイ
ッチとして動作するＰチャネルMOS−FET T2、とから構
成されている。電源電圧が高く、内部電源電圧をVCCか
ら降下させる場合には、リミッタ・エネーブル信号LMが
高電圧（“1"）になる。この時、T1がカットオフする、
と同時にT3が導通し、差動増幅回路A1にバイアス電流が
供給され、非反転入力の電圧VLに比例した電圧が出力さ
れる。これと反対に、信号LMが低電圧（“0"）の時に
は、T3がカットオフし、差動増幅回路にバイアス電流が
供給されなくなる。そのため、電源電圧VCCが直接、内
部電源電圧として出力される。情報保持動作時には情報
保持信号PDが高電圧（“1"）になる。この時には、トラ
ンジスタT2がカットオフし、回路ブロック5dへの電源供
給を停止する。一方、T4がカットオフし、差動増幅回路
のバイアス電流の値は抵抗R3によって決まるようにな
る。情報保持状態においてメモリアルアレーが消費する
電流は非常に小さく、かつ時間てきにほぼ一定の直流電
流とみなすことができる。したがって、差動増幅回路の
負荷駆動能力は標準動作時に比べて格段に小さくてもよ
く、バイアス電流を著しく低下させても、動作上、支障
がない。また同時にT5を導通させ、差動増幅回路の帰還
量を大きくすることにより、情報保持動作時の内部電源
電圧を下げている。これにより、情報保持時のチップ全
体の消費電流を著しく低減することができる。なお、こ
の例では、VL＝0.75V、R4＝R6＝３R5としている。この
ときのVCL2の値は、標準動作時で1.5V、情報保持時で1.
0Vとなる。 第３図（ｂ）は電源電圧VCCと内部電源電圧VCL2およ
びVCL1の関係の一例を示している。同図で、横軸は電源
電圧VCC、縦軸は内部電源電圧VCLである。ここでは第２
図（ａ）の例と同様、標準電源電圧を３〜3.5V、情報保
持時の電源電圧を１〜2V、標準動作時と情報保持時の切
り換えをおこなうための参照電圧VCXを2.5Vとした。標
準動作時における内部電源電圧VCL2およびVCL1は1.5V、
情報保持時における内部電源電圧VCL2は1Vとしたが、そ
れぞれ電源電圧Ｖを越えない範囲で、回路の動作性能に
応じた適当な電圧値を設定して差し支えない。 このLSIチップにおいて、電源電圧VCCが時間的に変化
した場合の、内部電源電圧VCL2およびVCL1、２つの制御
信号LM、PDのそれぞれの時間変化の例を第３図（ｃ）に
示す。ここでは、時間t0〜t2にかけて、電源電圧VCCが
3.3〜2Vに低下し、時間t3〜t5にかけて、電源電圧VCCが
２〜3.3Vに上昇する場合を考えている。電源電圧VCCが
２〜3.3Vに上昇する場合を考えている。電源電圧VCCがV
CX＝2.5Vよりも小さくなるt1〜t4の期間、信号PDが高電
圧（“1"）になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧VCCは1.5Vよりもち
いさくならないため、信号LMは高電圧（“1"）のままで
ある。 以上述べた実施例によれば、標準動作時においては高
速に動作し、情報保持時においては必要最低限の電力で
情報を保持することのできるスタテイックメモリあるい
は、スタテイックメモリをその一部に含むLSIを実現す
ることができる。なお、以上の実施例では、高抵抗負荷
によるスタテイックメモリセルを用いた例について述べ
たが、その他にも例えば、２つのCMOSインバータと２つ
の選択トランジスタとからなるCMOS型メモリセルや、２
つのNANDゲートあるいはNORゲートを用いたラッチ回路
などにより記憶回路を構成する場合に同様に本発明を適
用できる。 第４図（ａ）は、ダイナミックメモリに本発明を適用
した一実施例を示している。図中、5eは1.5V以下の電源
電圧で動作するダイナミックメモリであり、一つのメモ
リセルは、ＮチャネルMOS−FET T18および蓄積容量CS1
により構成されている。13はメモリセルアレー、14はロ
ウ・アドレス・バッファ、15はカラム・アドレス・バッ
ファ、16はロウ・アドレス・ストローブ（RAS）入力バ
ッファ・17はカラム・アドレス・ストローブ（CAS）入
力バッファ、18はライト・エネーブル（WE）入力バッフ
ァ、19はデータ入力バッファ、20はデータ出力バッフ
ァ、21はロウ・アドレス・ストローブ（RAS）信号もと
に制御クロックを発生するクロック発生回路、22はカラ
ム・アドレス・ストローブ（CAS）信号をもとに制御ク
ロックを発生するクロック発生回路、23は書き込みクロ
ック発生回路、24はリフレッシュ（RESH）信号発生回
路、25はリフレッシュアドレス発生回路、26はリフレッ
シュアドレスと外部入力アドレスの切り換えを行なうマ
ルチプレクサである。ダイナミックメモリでは蓄積容量
CS1に電荷を蓄えることにより情報を記憶しているた
め、情報保持時においても、周期的に信号電荷を読出し
て再書き込みをおこなう、いわゆるリフレッシュ動作が
必要となり、メモリセルアレー以外の一部周辺回路も動
作させる必要がある。また、十分な雑音余裕を確保する
ためには、情報保持時においても標準動作時と同等の信
号電荷量を確保する必要がある。そこで、この例では、
第４図（ｂ）に示すように、情報保持時と標準動作時の
内部電源電圧を変化させず、1.5V（一定）としている。
情報保持時においてはチップ外部との入出力を行う必要
がないため、全ての入出力バッファ14〜20は信号PDによ
りカットオフしている。また、マルチプレクサを信号PD
により制御し、情報保持時にはリフレッシュアドレス発
生回路により出力されるアドレスに切り換えている。リ
フレッシュ動作時には、信号RFSHが高電圧（“1"）にな
る。この信号はリフレッシュアドレス発生回路に入出力
され、リフレッシュアドレスを順次、増加または減少さ
せる。同時に、RFSHはクロック発生回路21を起動し、リ
フレッシュに必要なクロックを発生する。内部電源電圧
VCLは、電源電圧変換回路6fおよびスイッチとして動作
するＰチャネルMOS−FET T14とにより供給される。電源
電圧変換回路は、差動増幅回路A2、差動増幅回路の動作
電流を制御するためにもうけられた抵抗R9と３つのＮチ
ャネルMOS−FET T15、T16、T17差動増幅回路の反転入力
端子への帰還量を制御するためにもうけた２つの抵抗R
10、R11とから構成されている。電源電圧が高く、内部
電源電圧をVCCから降下させる場合には、リミッタ・エ
ネーブル信号LMが高電圧（“1"）になる。この時、T14
になる。この時、T14がカットオフする、と同時にT15が
導通し、差動増幅回路A2にバイアス電流が供給され、非
反転入力の電圧VLに比例した電圧が出力される。これと
反対に、信号LMが低電圧（“0"）の時には、T15がカッ
トオフし、差動増幅回路にバイアス電流が供給されなく
なる。そのため、電源電圧VCCが直接、内部電源電圧と
して出力される。情報保持動作時には情報保持信号PDが
高電圧（“1"）になる。この時には、T16をカットオフ
し、差動増幅回路のバイアス電流の値を抵抗R9によって
決めている。情報保持状態で、かつ周辺回路が動作して
いない期間は消費電流が小さい。したがって、差動増幅
回路の負荷駆動能力は標準動作時に比べて格段に小さく
てもよく、バイアス電流を著しく低下させても、動作上
支障がない。リフレッシュ動作時には、信号RFSHを電圧
変換回路６にフィードバックしてT17を導通させ、差動
増幅回路のバイアス電流を標準動作時と同程度の値とし
ている。こうすることにより、リフレッシュ動作期間
中、データ線の充放電や周辺回路の動作に必要な電源電
流を供給することができる。したがって、情報保持時に
おいても雑音余裕を低下させることなく、チップ全体の
消費電流を著しく低減することができる。なお、この例
では、VL＝0.75V、R10＝R11としてVCL＝1.5Vを得ている
が、この他の電圧値や抵抗値の組合せでも構わない。 このLSIチップにおいて、電源電圧VCCが時間的に変化
した場合の、内部電源電圧VCL、２つの制御信号LM、P
D、リフレッシュ信号RSFH、および差動増幅回路のバイ
アス電流値のそれぞれの時間変化の例を第４図（ｂ）に
示す。ここでは、時間t0〜t2にかけて、電源電圧VCCが
3.3〜2Vに低下し、時間t3〜t5にかけて、電源電圧VCCが
２〜3.3Vに上昇する場合を考えている。電源電圧VCCがV
CX＝2.5Vよりも小さくなるt1〜t4の期間、信号PDが高電
圧（“1"）になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧VCCは1.5Vよりも小
さくならないため、信号LMは高電圧（“1"）のままであ
る。情報保持期間中、リフレッシュ動作時には、標準動
作時と同程度のバイアス電流IB1を流し、それ以外は十
分小さな値IB2を流している。 以上述べた例では、同じアドレス・バスからロウ・ア
ドレスとカラム・アドレスを時間的に切り換えて取り込
む、いわゆるアドレス・マルチプレクサ方式を用いてい
るが、全てのアドレスを同時に取り込む一般的な方式を
用いても本発明を同様に適用できる。また、特願昭63−
148104や特願昭63−222317に述べられているような、プ
レートを駆動してデータ線の電圧振幅を低減するダイナ
ミックメモリを用いることにより、より低消費電力のメ
モリを実現することができる。 第５図（ａ）および（ｂ）は情報保持時におけるリフ
レッシュ信号RFSHのタイミングの一例を示している。こ
こでは、4096サイクルで全てメモリアレーをリフレッシ
ュする場合の例を示している。電源電圧を、例えば1.5V
以下にまで低下させることにより、メモリ全体の消費電
流を大幅に下げることができるため、64Mb程度の大容量
のメモリであってもリフレッシュサイクルを4096から増
やす必要がなくなり、システムを構成しやすくなる。情
報保持状態に移行して最初の4096サイクルで集中リフレ
ッシュ、すなわち比較的短い周期TC1で信号RFSHを発生
させている。これは、標準動作時におけるリフレッシュ
制御がRFSHによる内部リフレッシュとは無関係であるた
めである。こうした初期化を行うことにより、状態が移
行する前後でリフレッシュ周期の仕様を満たさなくなる
危険性を回避することができる。第５図（ａ）では、集
中リフレッシュの後、一定の周期TC2で信号RFSHを発生
させている。これに対して同図（ｂ）では、周期TC3で
集中リフレッシュを繰り返している、集中リフレッシュ
中の信号RFSHの周期は、最初の集中リフレッシュと同じ
値TC1にしている。これは他の値でも差し支えないが、
信号発生回路の構成上、同じ値にしたようが都合が良
い。 第６図は第５図（ａ）の例にたいするリフレッシュ周
期TC2のチップ温度依存性の一例を示している。チップ
温度と情報保持時間の関係は、例えばアイ・イー・イー
・イー・トランザクションズ・オン・エレクトロン・デ
バイセズ、第35巻、第８号、第1257〜1263頁（1987）
（IEEE Transactions on Electron Devices,Vol.35,No.
8,pp.1257−1263,August 1987）において論じられてい
る。これによれば、チップ温度が０〜100℃まで変化し
たときの情報保持時間の変化は約３桁である。したがっ
て、リフレッシュ周期TC2を第６図のように変化させれ
ば、実際の情報保持特性に合わせることができる。情報
保持状態においては、チップの消費電力は極めて小さく
なるため、環境温度とチップ温度との差はほとんどな
い。したがって、低い環境温度で使用することにより、
リフレッシュ周期を伸ばし、さらに低電力化することが
できる。これにより、電池を電源とする携帯型電子機器
などに搭載するのに適したダイナミックメモリを供する
ことができる。なお、第６図のような温度依存性を有す
る発振回路は特開昭60−136088に述べられている。 第７図は 第５図（ｂ）の例において、リフレッシュ
不良が発生したときの例を示している。図において、横
軸はリフレッシュ周期、縦軸は累積不良度数である。リ
フレッシュ周期TC3に対して、１ビットのみ不良となっ
ている。メモリのごく一部のみが不良の場合、不良メモ
リセルを、あらかじめチップ上に設けておいた予備のメ
モリセルで置換することにより修復する、いわゆる欠陥
救済技術がある。この技術は、例えば、アイ・イー・イ
ー・イー・ジャーナル・オブ・ソリッド・ステート・サ
ーキッツ、第16巻、第５号、第479〜487頁（1981）（IE
EE Journal of Solid−State Circuits,Vol.16,No.5,p
p.479−487,1981）において論じられている。この技術
は第７図のようなリフレッシュ不良に対しても同様に適
用できる。しかし、従来の欠陥救済技術では、予備のメ
モリセルを必要とするため、チップ面積の増大を招くと
いう欠点があた。第８図（ａ），（ｂ），（ｃ）に示し
たのは、予備のメモリセルを用いないリフレッシュ不良
救済技術の例である。これは、第７図においてリフレッ
シュ周期TC3で不良となるメモリセルのみを、それより
も短い周期、例えばTC4でリフレッシュするというもの
である。以下、第８図を用いて説明する。第８図（ａ）
はこの不良救済技術を用いたときの、情報保持時におけ
るリフレッシュ信号RFSHのタイミングの一例を示してい
る。ここでは、アドレス１がリフレッシュ不良である場
合を考えている。図に示すように、ひとつの集中リフレ
ッシュから次の集中リフレッシュの間、周期TC4でアド
レス１をリフレッシュしている。こうすば、全アドレス
を短い周期TC4でリフレッシュする場合に比べて消費電
流を著しく低減することができる。各リフレッシュ周期
の間には4096×TC1≦TC4≦TC3が成り立つ必要がある。
第８図（ｂ）はリフレッシュアドレスおよびリフレッシ
ュ信号RFSHを発生する回路構成の一例、同図（ｃ）はそ
の動作タイミングを示している。同図（ｂ）において、
OSCはクロックφ0を発生する発振器、DV1，DV4，DV3は
クロックφ0の整数倍の周期を有するクロックφ1，
φ4，φ3を発生する分周器、30は13ビットのシンクロナ
ス・カウンタ、31はリフレッシュアドレス発生回路、32
はリフレッシュ信号（RFSH）発生回路、I1はインバー
タ、G1はANDゲート、G2はORゲートをそれぞれ示してい
る。カウンタはクロックφ1により動作し、Reset端子に
高電圧（“1"）が印加され、カウンタ出力が全て低電圧
（“0"）にリセットされた状態から計数を開始する。出
力が4097になると出力Q12が高電圧（“1"）となり、計
数を停止する。図中ｅはカウンタ・エネーブル信号であ
る。カウンタの動作中、ｅは高電圧（“1"）であるた
め、リフレッシュアドレス発生回路の出力ar0〜ar11に
はカウンタの出力Q0〜Q11が出力される。カウンタが停
止した後、ｅは低電圧（“0"）となり、as0〜as11には
不良アドレスas0〜as11が出力される。同様に、カウン
タの動作中はクロックφ1が、カウンタ停止後はクロッ
クφ4、がそれぞれリフレッシュ信号発生回路から出力
される。これにより、カウンタの動作中は周期TC1っで4
096回集中リフレッシュを行い、カウンタ停止後は周期T
C4で不良アドレスのみをリフレッシュすることができ
る。なお、ここでは一つの不良アドレスのみを救済する
例について述べたが、複数の不良アドレスを救済する場
合についても、同様に本発明が適用できる。 以上述べた実施例によれば、標準動作時においては高
速に動作し、情報保持時においては必要最低限の電力で
情報を保持することのできるダイナミックメモリあるい
は、ダイナミックメモリをその一部に含むLSIを実現す
ることができる。さらには、従来ダイナミックメモリで
問題となっていた電源電圧変動にたいしても、第４図に
示したように、内部回路を例えば1.5Vのような低電圧で
動作させることにより、外部電源電圧が大きく変化して
も、安定に動作させることができる。 いままで述べてきた実施例においては、標準動作状態
と情報保持動作状態の違いをLSIチップ上に設けた検出
手段により検出していたが、動作状態をチップ外部から
コントロールしても構わない。第９図は情報保持状態へ
の移行を外部からコントロールする、本発明の他の一実
施例を示している。この中で、4bはチップ外部から入力
される情報保持状態信号、1Bは第１図のLSIチップと同
様、情報記憶機能あるいは情報処理機能を有するLSIチ
ップ、FAD3は情報保持状態信号を受信するためのボンデ
ィングパッドをそれぞれ示している。第１図のLSIチッ
プと異なる点は、チップ上に検出手段と情報保持状態信
号の発生手段を設ける必要がないことである。このチッ
プを第１図のLSIチップとは別に設計しても良いし、一
つのチップを設計し、ボンディングの切り換えやアルミ
ニウム配線のマスタスライスで分けてもかまわない。 第10図（ａ）は第９図のLSIチップを電池Ｂを電源と
して動作させる場合を示している。電池の電圧値は、そ
の種類により１〜3.6Vなどの広範囲に分布する。したが
って、情報保持状態への移行を電圧変化で検出する方法
に比べて、システムが外部からコントロールできるほう
が都合が良い。第10図（ｂ）は内部電源電圧VCLの電源
電圧VCCに対する依存性を示している。この例では、標
準電源電圧範囲を１〜3.6Vとし、1.5〜3.6VのときにはV
CL＝１〜1.5VのときにはVCL＝VCCとしている。こうする
ことにより、１〜3.6Vといった広い電源電圧範囲にわた
って内部電源電圧の変化を小さく抑えることができ、動
作速度や消費電流、動作余裕といった動作性能の電源電
圧依存性がほとんどないLSIを実現することができる。
また、電源電圧を変化させることなく、必要に応じて情
報保持状態へ移行させることができるため、システムの
状態に応じて不必要な電力消費を抑え、電池で動作する
電子機器の動作時間を長くすることができる。 第１図や第９図に示した電池バックアップ回路をチッ
プ上に取り込み、電源の切り換えをチップ上でおこなう
ようにしたLSIの構成例を第11図（ａ）に示す。この図
で、1Cは第１図のLSIチップと同様、情報記憶機能ある
いは情報処理機能を有するLSIチップ、40は電源切り換
え回路、41は電源降下検出回路、SL、SBは電源降下検出
回路が発生する切り換え信号、SW40a、SW40bは切換信号
SL、SBにより電源の切り換えを行うスイッチ、PAD4は電
池の電圧を印加するためのボンディングパッドをそれぞ
れ示している。このように、電源の切り換えをチップ上
で行うことにより、システム（ボード）に電池バックア
ップ回路を実装する必要がなくなり、部品点数が削減で
き、製造コストや実装密度を改善できる。また、LSIの
特性に応じた電源切り換え回路を搭載できるため、ユー
ザは電源切り換え時に問題となる電源電圧の過渡変動を
気にする必要がなくなり、使い易いチップを提供するこ
とができる。第11図（ｂ）は電源切り換え回路40の具体
的な構成例を示している。図において、42、43は差動増
幅回路、44、45はその出力、T19、T20は電源の切り換え
を行うスイッチに相当するＰチャネルMOS−FET、46は電
源切り換え回路の出力である。以下、この回路の動作を
説明する。差動増幅回路42の非反転入力と反転入力には
それぞれVCCとVBTに比例する電圧γVCCとγVBTを印加す
る。同様に、差動増幅回路４の非反転入力と反転入力に
はそれぞれVBTとVCCに比例する電圧γVBTとγVCCを印加
する。ここでγは０≦γ≦１を満たす比例定数である
が、差動増幅回路の電圧ゲインと出力振幅を十分とれる
ような値にすることが望ましい。比例する電圧は抵抗分
割により得ることができる。差動増幅回路42、43の出力
44、45はT19、T20のゲートに印加される。はじめにVCC
＞VBTの場合を考える。このとき、出力44には高電圧（V
CC）が、出力45には低い電圧（〜γVCC−Vr）が出力さ
れ、T19は非導通、T20は導通状態になる。しがってVINT
としてVCCが出力される。同様にVCC＜VBTの場合、出力4
4には低い電圧（〜γVBT−VT）が、出力45には高電圧
（VBT）がそれぞれ出力され、T19は導通、T20は非導通
状態になる。その結果、VINTとしてVBTが出力される。
この回路はVCCかVBTの一方がOVの場合でも同様に動作す
るため、どちらか一方の電源しか供給しない場合にも、
供給された電圧がそのまま内部回路の電源電圧として出
力される。第11図（ｃ）はVINTのVCC依存性の一例をVBT
＝1.5Vの場合に対して示している。VCC＞1.5Vのときに
はVINT＝VCC、VCC＜1.5VのときにはVINT＝1.5Vが得られ
ている。図に示されるように、VINTは連続的に変化して
おり、LSIの動作に悪影響を及ぼすようなキンクは発生
していない。以上の実施例に示されるように、比較的簡
単な回路で電源切り換え回路を構成できるため、これを
一つのLSI上に搭載しても、チップ面積の増加は僅かで
ある。ここでは、MOS−FETを用いて構成した例を示した
が、他の、たとえばバイポーラトランジスタを用いても
同様に実現することができる。 以上の実施例では、主たるLSI回路ブロックが1.5V以
下で動作するLSIチップの基本概念を説明してきた。以
下では、主にダイナミックメモリを取り上げ、より詳細
な実施例を説明する。一般に、他の論理LSIやスタテイ
ックメモリに比べて、ダイナミックメモリは低電圧動作
が難しいとされてきた。その第一の理由は、蓄積電圧と
蓄積容量の積できまる信号電荷量が低電圧化により減少
し、信号対雑音比が低下するためである。そのために、
パッケージや金属配線などに含まれる微量の放射性物質
から放出されるアルファ線の照射により発生する雑音電
荷や、メモリセルに流入する熱的や非熱的なリーク電流
による雑音電荷に対する雑音余裕（マージン）の確保が
難しいと考えられてきた。これらの問題点は次の二つの
方法の何れかにより解決することができる。 （１）低い電源電圧（例えば1.5V）においても、従来と
同程度のメモリセル蓄積信号電圧（例えば、低電圧＝0
V、高電圧＝3V）が得られるような回路を用いる。この
場合、メモリセルの蓄積容量は従来と同程度の値（例え
ば30〜40fF（フェムト・ファラッド））で良い。 （２）回路方式は従来のままとする代わり、メモリセル
の蓄積容量を電源電圧にほぼ反比例して増大させる。例
えば電源電圧＝1.5Vのときの、メモリセルの蓄積容量は
60〜80fFとする。上記方法のうち、（１）については、
ワード線とデータ線の他に、メモリセルのプレートを駆
動することにより、データ線の振幅よりも大きな信号振
幅をメモリセルに蓄積する商法が特願昭63−148104や特
願昭63−222317に示されている。（２）については、蓄
積容量を従来に比べて飛躍的に増大させる技術が特願昭
60−267113やシンポジウム オン ブイエルエスアイ
テクノロジー、 ダイジェスト オブ テクニカル ペ
ーパーズ、第29〜30頁（1988）（1988 Symposium on VL
SI Technology,Digest of Technical Papers,pp,29−3
0,1988）に述べられている。これらの技術を適用するこ
とによって、安定な動作に必要な蓄積信号電荷を確保す
ることができる。低電圧動作のための第２の課題は高速
動作と低消費電流を同時に実現することである。第３の
課題は低電圧動作回路と高電圧動作回路の同一チップ上
への蓄積を可能にする素子あるいは回路の実現である。
第３の課題は、高電圧電源と低電圧電源の電圧値の比が
２倍以上になると特に問題となってくる。一つのチップ
上に高電圧用と低電圧用の二種類の素子を形成すること
により第３の課題を解決する例が特願昭56−57143に示
されている。この技術によれば、低電圧電源用と高電圧
電源用のそれぞれに対して最適な素子で回路を構成でき
るが、LSIの構造工程が複雑になるという欠点がある。
以下の実施例では、第２の課題を克服し、最小の電源電
圧が1Vでも動作する手段、および製造工程を複雑にする
ことなく第３の課題を解決する方法について説明する。
これらによりダイナミックメモリの動作電源電圧を１〜
1.5V程度にまで低電圧化でき、ダイナミックメモリある
いはダイナミックメモリをその一部に含むLSIチップの
高集積化、高速化、低消費電力化を同時に実現できる。
また、バッテリ動作あるいはバッテリバックアップ動作
において要求される仕様を満たすことができる。 はじめに、第２の課題を克服する手段について説明す
る。なお、以下には相補形のMOS−FET（Complementary
MOS＝CMOS）を用いる例を示すが、同様の効果が得られ
れば、バイポーラトランジスタや接合型FET、あるいは
シリコン以外の素子を用いても構わない。第12図（ａ）
は、ＮチャネルMOS−FETのゲート・ソース間電圧VGSと
ドレイン電流IDの関係を示している。この関係は、
（ｉ）IDの平方根がVGSにほぼ比例する平方根領域と、
（ii）よりVGSの小さな領域でIDがVGSの指数関数に比例
するサブスレッショルド領域とに分けられる。図中VT1
は、（ii）の領域を無視し、電流電圧特性を平方根で近
似できるとしたときに、ドレイン電流が流れ始める、い
わゆるゲートしきい値電圧である。また、VT0は回路動
作上、ドレイン電流がほぼ零とみなせるゲートしきい値
電圧の他の定義である。ゲート幅を10ミクロンとしたと
き、VGS＝VT1のときのドレイン電流は10nA程度、VGS＝V
T1のときのドレインの電流は１μＡ程度である。VT1とV
T0の差はおおよそ0.2Vである（VT1＞VT0）。実際のMOS
−FETの電流駆動能力にはVGS−VT1が関係し、待機状態
での静的な電流にはVT0が関係する。以下の例では、LSI
の主たる回路に用いる素子のしきい値電圧をVT1＝0.3V
（したがってVT0は約0.1V）となるように設定した。こ
れにより、電源電圧の半分の電圧（例えば0.5V）でMOS
−FETを導通させる必要のあるセンスアンプや差動増幅
回路を動作させることができ、電源電圧＝1Vまで全ての
回路を動作させることができる。また、これにより、チ
ップ全体の待機電流を10μＡ程度に抑えることができ
る。また、各種製造工程のばらつきにより、しきい値電
圧が±0.1V程度ばらついても、電源電圧＝1Vでの回路動
作を実現するとともに、チップ全体の待機電流を100μ
Ａ以下に抑えることができる。また電源電圧＝1Vでも十
分な動作速度が得られるように、チャネル長＝0.3ミク
ロンとした。第12図（ｂ）は、２つのＮチャネルMOS−F
ET（CaseI、CaseII）に対するゲートしきい値電圧VT1の
チャネル長依存性を示している。ここに、CaseIは従来
のダイナミックメモリ（以下DRAMと略す）で一般的な、
基板バイアス電圧を印加する場合の条件、CaseIIは本発
明で用いた、基板バイアス電圧を印加しない条件に対応
した素子の特性を示している。CaseIではVBS＝−1Vのと
きに、CaseIIではVBS＝0Vのときにゲートしきい値電圧V
T1が0.3Vになるようにしている。CaseIIの素子には以下
の３つの問題がある。 （１）チャネル長の変動に対するゲートしきい値電圧の
変動が大きく、CaseIに比べて制御性が劣るため短チャ
ネル化が難しい。 （２）基板バイアス電圧はチップ上に設けられた基板バ
イアス電圧発生回路により作られるが、その電圧値は製
造ばらつきによりばらつき、かつ動作する回路の個数に
より、その値が時間的に大きく変動する。ゲートしきい
値電圧は基板バイアス電圧により大きく変調を受けるた
め、低電圧動作で要求されるようなゲートしきい値電圧
の仕様を精度良く満たすことができない。 （３）電源投入時には基板バイアス電圧が0Vであるた
め、基板効果によりゲートしきい値電圧が0.3Vより低い
値、例えば0Vになっている、と同時に、基板はほぼフロ
ーティング状態であるためVCCとの容量結合により基板
電圧が過渡的に上昇し、ゲートしきい値電圧はマイナス
となる。このため周辺回路のMOS−FETが導通状態になる
ため、大きな過渡電流が流れる。 本発明では、基板電圧をVSS＝0Vに固定しているた
め、ゲートしきい値電圧の制御性に優れ、かつ電源投入
時の過渡電流の小さなLSIチップを提供することができ
る。さらには、回路動作中の基板電圧の変動をほとんど
零にすることができるため、基板電圧からの容量結合雑
音を大幅に減少させることができる。なお、しきい値電
圧を精度良く設定する他の手段を用いれば、従来と同様
に基板バイアス電圧を印加しても構わない。 第13図は、最小電源電圧1Vでも動作するダイナミック
メモリの、主たる回路に用いた素子のゲート酸化膜圧to
x、電気的なチャネル長（実効チャネル長）Leff、ゲー
トしきい値電圧VT1、VT0を示している。ここで、括弧内
に示した値は、製造ばらつきなどによる変動の範囲を示
している。 第14図は、本発明のダイナミックメモリチップの断面
構造の一部を示している。従来のダイナミックメモリで
基板にマイナスの電圧を印加していた理由は、以下の３
つである。 （１）入力あるいは出力に外部からリンギングなどによ
るマイナスの電圧が印加された場合、少数キャリアであ
る電子が基板に注入される。この電子は基板内を拡散し
て、その一部がメモリセルの電荷蓄積部に達し、リフレ
ッシュ特性を悪化させる。この少数キャリアの基板への
注入を防止する。 （２）基板にマイナスの電圧を印加することにより、ｎ
−拡散層とｐ基板の間の接合容量を減少させ、負荷容量
を減らす。これにより、回路の高速動作と低消費電力化
を図る。 （３）基板にマイナスの電圧を印加することにより、チ
ャネル下の空乏層が広がり、チャネル部のポテンシャル
が基板電圧による変調を受けにくくなる。これにより、
ゲートしきい値電圧が基板電圧の変動の影響をうけにく
くなる。別の言い方をすると、ゲートしきい値電圧の基
板効果計数が小さくなり、ダイナミックメモリの一部の
回路の動作上、都合が良い。これらのうち、（３）につ
いては、CMOS−LSIの二重ウェル構造化の傾向ととも
に、基板電圧を印加することの効果が薄らいできてい
る。したがって、（１）と（２）を解決することが、重
要となる。CMOS−LSIにおいて、複数の基板電圧の印加
が可能となる基板構造が特開昭62−119958に示されてい
る。この構造と、本発明による低電圧LSIを組合せるこ
とにより、前述した目的を達成し、耐雑音性に優れ、高
速、低消費電力の低電圧LSIを構成することができる。
以下、本発明の基板構造の断面図を用いて、その実施例
を説明する。第14図において、Ｐ型のシリコン基板の不
純物濃度は約１×1015cm+3である。この基板中に２回の
異なる工程によって形成された２種類のＮウェル（N1、
N2）、および１種類のＰウェルを形成する。各ウェルの
不純物濃度は例えば、N2ウェルが１×1016cm+3、N1ウェ
ルとＰウェルが５×1016cm+3程度であるが、素子の寸法
に応じてこれらの値は変化させても構わない。図中、50
は能動領域間の電気的分離を行うための厚い酸化膜（膜
厚は約500nm）、51は容積容量を形成するための第１の
ポリシリコン電極、52はMOS−FETのゲート電極となる第
２のポリシリコン電極、53、54はこれらの厚い酸化膜や
ポリシリコン電極をマスクとして自己整合的に形成した
Ｎ形の不純物拡散層（不純物濃度は約２×1020cm+3）、
55、56、57はこれと同様に形成されたＰ形の不純物拡散
層（不純物濃度は約２×1020cm+3）をそれぞれ示してい
る。Ｐ基板は拡散層56にり接地電位（VSS）に固定して
いる。メモリセルの蓄積容量や選択トランジスタTN3、T
N4はN2ウェルにより基板と電気的に分離されたＰウェル
中に形成する。Ｐウェルには拡散層57により第２の基板
電位VBP2を印加する。またN2ウェルには、それに電気的
に接するN1ウェルと拡散層54により第２のＮウェル電位
VBN2を印加する。またVBS＝0Vで動作させる周辺回路の
ＮチャネルMOS−FET TN1はＰ基板中に、ＰチャネルMOS
−FET TP1はN1ウェル内に、それぞれ形成する。また、
周辺回路のＮチャネルMOS−FET TN2はメモリセルアレー
とは別の、Ｐ基板と電気的に分離されたＰウェル内に形
成している。こうすることにより、入出力回路などマイ
ナスの電圧や、Ｎウェルの電圧よりも高い電圧が外部か
ら入力される可能性のある場合、そのオーバーシュート
あるいはアンダーシュート量に応じた、独立した基板電
圧を印加することができる。このように、メモリセルア
レーが形成されるＰウェルをＰ基板と電気的に分離する
ことには、他に以下の効果がある。 （１）メモリセルアレーのＰウェルをマイナス電位にバ
イアスすることにより、データ線容量を低減し信号対雑
音比を改善できる。 （２）メモリセルアレーを覆ったN2ウェルが基板中の拡
散してくる少数キャリアのバリアーとなる。これによ
り、雑音電荷の蓄積容量部への収集を抑止でき、耐雑音
性が改善される。以上述べたように、第14図に示したよ
うな基板構造を用いることにより、メモリセルアレーの
安定動作と、周辺回路の高速化と低消費電力化を同時に
実現することができる。なお、以上の説明では、Ｐ基板
を用いる場合について述べたが、Ｎ基板を用いても同様
な効果を期待することができる。ただ、本発明が対象と
するバッテリ動作やバッテリバクアップ動作において
は、電源電圧が大きく変動する環境での使用を考慮しな
ければならない。Ｎ基板を用いた場合、Ｎ基板には系の
最高電圧VCCが印加される。したがって、電源電圧が大
きく変動した場合、Ｎ基板の電位も変動し、Ｎ基板との
容量結合により回路各部に雑音を誘起する。これらの理
由から、本発明の目的には第14図に示したＰ基板を用い
る構造が適している。 第15図には、本発明によりさらに低電圧化することが
可能な情報保持機能を有するLSI回路の例を示してい
る。第15図（ａ）は周辺回路の一例である。図中60は電
源電圧VCL1で動作する回路ブロック、61は電源電圧VCL2
で動作する回路ブロック、VBP2は回路ブロック61のＮチ
ャネルMOS−FETの基板バイアス電圧、VBN1は回路ブロッ
ク61のＰチャネルMOS−FETの基板バイアス電圧をそれぞ
れ示している。回路ブロック60は情報保持時に動作させ
る必要のない部分で情報保持時にはVCL1＝0Vとなる。回
路ブロック61は情報保持時にも動作させる必要あある部
分でVCL2の値は動作状態によらず一定である。電源電圧
＝0.5V程度まで回路を動作させるためには、しきい値電
圧VT1を０〜0.1V程度にする必要がある。この時には、
回路が動作せず、ゲート・ソース間電圧が0Vのときにも
MOS−FETには１μＡ程度の電流が流れ、チップ全体では
10mAという大きな電流値になる。情報保持時の消費電流
を低減するためには、この静的な電流を低減することが
必要である。一般に、情報保持時は標準動作時に比べて
動作速度は遅くても良い。そこで、この例では基板電圧
を制御することにより、情報保持時のMOS−FETのしきい
値電圧を標準動作時に比べて導通しにくい方向（Ｎチャ
ネルMOS−FETのしきい値電圧は高く、ＰチャネルMOS−F
ETのしきい値電圧は低く）に変化させている。第15図
（ｂ）はＮチャネルMOS−FETの基板電圧VBP1の発生回路
の構成例、第15図（ｃ）はその動作タイミング図であ
る。なお、ここでは便宜上VCL2＝1.5Vの場合について述
べるが、先に述べたように、0.5〜1V程度の低い電源電
圧のときに特に有効である。第15図（ｂ）において、62
はインバータI2〜I3とNANDゲートG3とにより構成したリ
ング発振器、63はダイオード接続された２つのMOS−FET
T40、T41と容量CB1とにより構成したチャージパンプ回
路T42、T43はＮチャネルMOS−FET T44はＰチャネルMOS
−FETをそれぞれ示している。標準動作時、すなわちPD
が低電圧（“0"）のときには、リング発振器とチャージ
パンプ回路は動作しない。同時にMOS−FET T44が導通
し、ノードN1が高電圧（“1"）であるためMOS−FET T42
が導通してVBP1は接地電位になる。一方、情報保持時、
すなわちPDが高電圧（“1"）のときには、MOS−FET T43
が導通し、ノードN1がVBP1と同じ電位になるため、MOS
−FET T42がカットオフする。同時に、リング発振器と
チャージパンプ回路が動作し、VBP1にはマイナスの電圧
が出力される。なお、メモリセルアレーには常に基板バ
イアス電圧を印加している。以上、述べたように、1V以
下の低電圧電源で動作させる際、基板バイアス電圧を制
御することにより、標準動作時には高速性を、情報保持
時には低消費電力を実現することができる。なお、ここ
では説明を省略したが、この発明はVBN1を発生する回路
にも同様に適用できる。 以下の説明では、先に述べた基板構造を用いた低電圧
動作ダイナミックメモリの具体的な回路構成を説明す
る。第16図（ａ）はダイナミックメモリの回路構成を示
している。図中、NA1、NA2はメモリセルアレー、DA1は
ダミーセルアレー、W0〜Wmはワード線、D0、D0￣、Dn、
Dn￣はデータ線、DW0、DW1はダミーワード線、XDはワー
ド線選択回路、DWDはダミーワード線選択回路、T52〜T
55は左マットMA1とセンスアンプの接続を制御する左マ
ット選択トランジスタ、SHRLはその選択信号、T56〜T59
は右マットMA2とセンスアンプの接続を制御する右マッ
ト選択トランジスタ、SHRRはその選択信号、PR0〜PRnは
非選択時にデータ線の電圧を電位Ｐに設定するプリチャ
ージ回路、φP~はプリチャージ信号、SA0〜SAnはデータ
線上の微小信号電圧を増幅するセンスアンプ、CSNとCSP
はセンスアンプのコモンソース駆動信号、CDはコモンソ
ース駆動回路、YG0〜YGnはデータ線とコモンI/Oの接続
を行うＹゲート、YDECはＹアドレス選択回路、Y0〜Ynは
Ｙ選択信号、DiBは入力データに応じてコモンI/O線を駆
動するデータ入力バッファ、DoBはコモンI/O線の信号電
流を増幅して出力するデータ出力バッファである。メモ
リセルの蓄積容量CS2の値は先にも述べたように60〜80f
F程度、データ線容量の値は250〜300fF程度である。こ
れにより、データ線の振幅を1.5Vとしたときの読出し信
号電圧は150mV程度になり、センスアンプの動作に十分
な信号電圧を得ることができる。第16図（ｂ）は電源電
圧1.5Vのときのデータ読出し時における各部の電圧波形
を示している。なお、以下の説明ではメモリセルからの
読出し動作の場合で、かつワード線W0が選択された場合
を考える。データ線のプリチャージ電圧、セル蓄積容量
の対向電極（プレート）の電圧は電源電圧の半分の0.75
Vとしている。これにより、（１）データ線の充放電時
やプリチャージ時に発生する容量結合雑音を最小に抑え
るとともに、（２）蓄積容量を形成する絶縁膜に印加さ
れる電圧を最小に抑えて薄膜化することにより、蓄積容
量の増大を実現している。メモリセルに高電圧（1.5V）
を書き込むために、ワード線W0および左マット選択信号
SHRLには、2.2Vを印加し、トランジスタT50およびT52が
非飽和領域で動作するようにしている。ＹゲートのMOS
−FETが飽和領域で動作するよう、コモンI/O線は1.2Vに
なるようにしている。このような低い電源電圧でも動作
するコモンI/O線の信号の増幅器としては特願昭63−141
703に述べられているような電流検出形のものが適して
いる。この型の増幅器を用いれば、（１）コモンI/O線
の電圧レベルを電源電圧近くまで大きくすることがで
き、かつ（２）コモンI/O線の信号振幅を小さく（例え
ば50mV）できるので、Ｙ選択信号Y0を印加して信号を読
出す際の動作マージンを大きくすることができる。ま
た、メモリへの書き込みは、従来と同様にI/O線をデー
タ入力バッファD1Bで駆動することにより行なえる。情
報保持時においては、情報を外部に読出する必要がない
ため、図中破線で示したように、Ｙ選択信号Y0は低電圧
（“0"）のままである。また、Ｙアドレス選択回路、デ
ータ入力バッファ、データ出力バッファなども動作させ
る必要がない。さらに、センスアンプのコモンソース駆
動回路の駆動能力を低下させ、データ線電圧の時間変化
率を低下させている。これにより、情報保持時において
はデータ線の充放電に伴うピーク電流の値を低減する。
このような制御を行うことにより、電池などのような内
部インピーダンスが高い電源を使用しても、電源電圧の
過渡的な低下によりLSIが誤動作することを防止でき
る。以下には、このような低電圧ダイナミックメモリを
実現するために重要な次の回路について説明する。 （１）1/2 VCL発生回路。 （２）ワード線駆動回路。 （３）コモンソース駆動回路。 第17図（ａ）は1/2VCL発生回路の回路構成を示してい
る。図中、T60、T62はＮチャネルMOS−FET、T61、T63は
ＰチャネルMOS−FET、R20、R21はバイアス電流を設定す
るための抵抗である。抵抗の値の非は、ノードN4および
ノードＰの電源電圧がVCL2のほぼ半分になるように選
ぶ。容量CD1〜CD4は電源電圧が変動しても、それに追従
するように設けられたスピードアップ・コンデンサであ
る。これらの値の間にはCD1≒CD2、CD3≒CD4が成り立っ
ている。各トランジスタの基板とソースを接続詞、基板
バイアス効果によりしきい値電圧が高くならないように
している。このときの各トランジスタのしきい値電圧V
T1の絶対値は約0.3Vである。もし、基板をソースでなく
系の最高電圧に接続すると、基板バイアス効果によりし
きい値電圧VT1の絶対値は0.5Vよりも大きくなるため、
電源電圧VCL2＝1Vでは動作しなくなる。このように、低
電圧で動作する回路では基板電圧の与え方が最小電源電
圧を規定する。第14図に示した基板構造を用いると基板
とソースの接続が容易に行える。第17図（ｂ）はＮチャ
ネルMOS−FET T60、T62の断面構造を示している。65はN
2ウェルの電位を与えるためのn~拡散層、66はＰウェル
の電位を与えるためのp~拡散層、67、68はＮチャネルMO
S−FETのソースおよびドレインとなるn~拡散層である。
外部配線によりMOS−FETの基板電圧を与えるp~拡散層66
をソースに接続している。N2ウェルには系の最高電圧、
ここではVCL2を印加する。この例に示されるように、MO
S−FETを基板と電気的に分離されたＰウェル内に形成す
ることができるため、しきい値電圧の基板効果の影響を
受けない。低電圧動作に適した回路を構成することがで
きる。なお、ここに示した例に限らず、差動増幅回路そ
の他のソースを接地電位により高い電圧で動作させる回
路には、回線に本実施例が適用できる。 第18図（ａ）はワード線駆動回路の回路構成、同図
（ｂ）にはその動作タイミングを示している。図中、T
82はメモリセルトランジスタ、CS3は蓄積容量、T80、T
81はＮチャネルMOS−FETである。この回路は一般に自己
昇圧（セルフブースト）回路と呼ばれる。Ｓにはワード
線選択回路の選択信号が入力される。この電圧レベルは
選択時には高電圧（例えば1.5V）、非選択時には低電圧
（0V）となる。しががって、ノードN7にには選択時には
VCL−VT0（VT0はT82のしきい値電圧）が、非選択時には
0Vが印加される。選択信号が確定した後、Ｘにはメモリ
セルトランジスタを十分にオンできるよう、電源電圧よ
りも高いパルス電圧（例えば2.2V）を印加する。非選択
時にはMOS−FET T80は導通しないが、選択時にはT80の
ゲート容量の結合により、ノードN7は高い電圧に昇圧
（ブースト）される。ワード線に、Ｘに印加されるパル
ス電圧をそのまま出力するためには、ノードN7の電圧は
Ｘに印加されるパルス電圧よりも、さらに高い電圧、例
えば2.2＋VT1（VT1はT80のしきい値電圧）に昇圧（ブー
スト）される必要がある。MOS−FETの基板電位を接地電
位にすると、基板効果によりしきい値電圧が上昇するた
め、特にVCLが1.5V以下の低電圧電源ではワード線に所
定の振幅が得ることが難しい。ここでは、MOS−FETのし
きい値電圧を十分低い値とするために、基板電位を信号
駆動側（この例では選択信号Ｓやパルス電圧Ｘ）のドレ
インに接続した（ここで、便宜上、ドレインは信号駆動
の印加される端子と定義した）。このMOS−FETの断面構
造図と、その等価回路をそれぞれ第18図（ｃ）および
（ｄ）に示す。素子の断面構造は第17図（ｂ）に示した
ものと全く同じであるが、その結線が異なっている。Ｐ
ウェルの電位がドレインの電位と一致しているため、同
図（ｄ）の左に示すように、ドレインをコレクタおよび
ベースとし、ソースをエミッタとするバイポーラトラン
ジスタが接続されたことを等価になる。実際には、コレ
クタとベースが接続されているためバイポーラトランジ
スタはダイオードとして動作し、同図（ｄ）の右に示す
ような等価回路で表現される。したがって、ドレインが
ソースの電圧よりも高いときには、基板電圧がソースに
対して正にバイアスされたMOS−FETとダイオードDLとが
並列に接続され、逆にドレインがソースの電圧よりも低
いときにはダイオードDLは逆バイアスされてカットオフ
し、基板電圧が低電圧側のドレインに接続されたMOS−F
ETだけが動作する。したがって、後者の場合に比べて、
前者の場合のほうのしきい値電圧が低くなり、MOS−FET
は導通しやすくなる。と同時にドレインとソースの電圧
差が0.7V以上のときにはダイオードが導通するため、前
者の場合、さらに電流が流れ易くなる。したがって、第
18図（ｂ）において、ワード線を駆動するときのMOS−F
ET T80、T81のしきい値電圧を低い値にすることがで
き、低い電源電圧においても、駆動信号Ｘをワード線に
そのまま出力することができる。このような非対称特性
は、特に自己昇圧回路などに適用したときに効果が大き
いが、その他の、例えばパスゲートや基板バイアス電圧
発生回路のチャージパンプ回路に用いる清流回路などに
適用しても、同様に低電圧電源での動作が改善される。 第19図（ａ）および（ｂ）は、それぞれコモンソース
駆動回路の構成の一実施例を示す図である。同図（ａ）
において、T85、T86はコモンソースを駆動するＮチャネ
ルMOS−FET、G5はANDゲートである。標準動作時には信
号PD~が高電圧（“1"）となり、コモンソース駆動信号
φcsの入力に同期して、T85、T86が共に導通する。一
方、情報保持時にはPD~が低電圧（“0"）となり、φcs
の入力に対してT85のみが導通する。したがって、T85と
T86のコンダクタンスを適当に選択することにより、標
準動作時には動作速度を優先し、情報保持時には動作速
度を犠牲にする代わりにピーク電波を低減することがで
きる。第19図（ｂ）において、T90はコモンソースを駆
動するＮチャネルMOS−FET、T91、T93、T94はＮチャネ
ルMOS−FET T92はＰチャネルMOS−FET、G6はNANDゲー
ド、G7はANDゲート、R25はT94にバイアス電流を供給す
るための抵抗をそれぞれ示している。標準動作時には信
号PDが低電圧（“0"）となりT93がカットオフする。φc
sの入力に同期して、ノードN8の電圧はVCLになりT90を
駆動する。情報保持時には信号PDが高電圧（“1"）とな
りT92がカットオフする。φcsの入力に同期してT93が導
通し、ノードN8の電圧はT94のゲート電圧に一致する。
このとき、T90とT94とにより電流ミラー回路を構成する
ため、コモンソースの駆動電流は（VCL−VT1）／R25に
比例する値になる。ここで比例係数はT90とT94のチャネ
ルコンダクタンスの比で決まる。このような駆動回路を
用いることにより、情報保持時には、一定の制御された
電流で駆動されるため、電流の内部インピーダンスに起
因する電源電圧の過渡的な低下を招くことなく、安定な
動作を実現することができる。なお、ここに示した電流
ミラー回路以外にも情報保持時に駆動電流を制御できれ
ば、他の手段を用いても構わない。 以上の実施例に述べたような基板構造、素子の定数、
回路構成により、最小の電源電圧＝1Vでの動作を保証す
るダイナミックメモリを実現することができる。また、
第16図（ａ）に示したI/O線およびＹゲートの回路構成
の他に、読出し時と書き込み時に対して別々にコモンI/
O線を設けることにより、読出し時と書き込み時の動作
マージンをさらに向上させる方法が特開昭61−142594や
特開昭61−170992に記述さている。この方法を適用する
ことにより、1V程度の低い電源電圧でも、素子ばらつき
の影響を受けずに安定に動作するメモリ回路を実現する
ことができる。 以上、1.5V以下の低い内部電源電圧で動作する主たる
LSI回路ブロックの構成例をメモリを例にとって説明し
てきた。第１図に示すようなLSIチップを実現するため
には、これ以外に、高い外部電源電圧（例えば３〜5V）
で動作する回路の実現が必須である。このような回路に
は少なくとも以下のものがある。 （１）基準電圧発生回路 （２）電圧変換（降下）回路 （３）入力回路 （４）出力回路 第13図に示したように、1.5V以下の低い内部電源電圧
で動作する主たるLSI回路ブロックには、動作速度を確
保する目的で、最先端の加工技術（たとえばゲート長0.
3ミクロン以下に相当）による素子を使用する。こうし
た微細な素子では、ゲート耐圧やドレイン耐圧が低下
し、高い外部電源電圧（例えば３〜5V）での動作が困難
になる。これに関しては、たとえばアイ・イー・ディ・
エム・テクニカル・ダイジェスト、第386頁〜第389頁
（1988）、（IEDM Technical Digest,pp.386−389,198
8）に記述されている。長期間にわたる信頼性を考慮す
ると、10nmのゲート酸化膜に印加可能な電圧は約4Vであ
る。したがって、ゲート酸化膜に印加できる最大電界強
度Emaxは4MV/cm程度の値になる。近似的にはEmaxの値は
ゲート酸化膜厚に依存せず、ほぼ変化しないと考えて良
い（実際には、ゲート酸化膜を薄くすると、多少大きく
なる傾向にある）。この値を第13図に示した素子（ゲー
ト酸化膜厚tox＝6.5nm）に適用すると、ゲートに印加可
能な最大電圧は2.7Vとなる。したがって、この素子を高
い外部電源電圧（例えば３〜5V）で動作させることはで
きない。これを解決する手段には、以下の２つが考えら
れる。 （１）先の説明で触れたように、内部電源電圧で使用す
る素子の値に、外部電源電圧での動作する、より厚いゲ
ート酸化膜を有する素子を同一チップ上に集積する。 （２）内部電源電圧で使用する素子のみにより構成す
る。このとき、外部電源電圧が直接、素子に（１）され
ないように回路的な工夫を施す。 （１）の方法は特願昭56−57143に記載されている。し
かし、この方法ではLSIの製造工程が複雑になるため、
製造コストが上昇する。また素子形成上、最も重要なゲ
ート酸化膜形成時に多くの工程が挿入されるため、不純
物や欠陥を導入する確率が高くなり、素子の信頼性を低
下させるという問題がある。以下には、（２）の方法に
より、高い外部電源電圧で動作する回路を実現する例を
述べる。なお、以下の例では相補形のMOS−FET（CMOS）
を用いた例について説明するが、その他の、例えばバイ
ポーラトランジスタや接合形トランジスタを用いても、
あるいはこれらとMOS−FETを複合して用いる場合、さら
には、シリコン以外のガリウム砒素などの半導体材料を
用いる場合についても同様に適用できる。 第20図（ａ）は本発明によるインバータ回路の構成例
を示している。図中、T100，T102はＮチャネルMOS−FE
T、T101，T103はＰチャネルMOS−FET、in1、in2はそれ
ぞれ第１、第２の同相入力端子、out1、out2はそれぞれ
第１、第２の同相出力端子、Outは第３の出力端子、
Vn、VpはそれぞれＮチャネルおよびＰチャネルMOS−FET
用のバイアス電源電圧を示している。VnおよびVpは、例
えば第20図（ｂ）に示すような外部電源電圧依存性を有
する。この例では、VCC≧2VのときにVn＝2V、Vp＝VCC−
2Vとなる。これにより出力端子out1の電圧は最大でもVn
−VTNとなるため、トランジスタT100のゲート酸化膜に
印加される最大電圧はVn−VTNに制限される。同様に、
トランジスタT101のゲート酸化膜に印加される最大電圧
はVCC−Vp−｜VTP｜に制限される。ここに、VTNは
T102、VTPはT103のゲートしきい値電圧である。２つの
出力端子out1、out2の信号レベルはそれぞれ０〜Vn−V
TN、VCC−Vp−｜VTP｜〜VCCとなり、これらが次のイン
バータの入力in1、in2をそれぞれ振動する。また、第３
の出力Outには０〜VCC、すなわちフル振幅を出力するこ
とができる。このインバータによりインバータ列を構成
したときの、各ノードの電圧および各トランジスタのゲ
ート酸化膜に印加される最大電圧は第20図（ｄ）に示し
たようになる。この回路構成により、例えばVn＝Vp＝1/
2VCCのときには、どのトランジスタにおいても、ゲート
酸化膜に印加される最大電圧は1/2VCCに、また同時にド
レイン／ソース間に印加される最大電圧は1/2VCC＋
VTN、あるいは1/2VCC＋｜VTP｜に制限される。実際に
は、インバータの動作マージンを確保する観点から、電
源電圧の低いところではVnおよびVCC−Vpは一定にする
のが好ましい。また、スイッチング時の出力電圧の過渡
的な変化に対してもドレイン／ソース間に大きな電圧が
印加されぬよう、T102およびT103のチャネルコンダクタ
ンスはそれぞれT100およびT101のチャネルコンダクタン
スよりも大きくすることが望ましい。以上説明したよう
に、この構成により素子の最大電圧の２倍程度の電源電
圧まで、素子特性を劣化させずに動作する回路を実現す
ることができる。なお、第20図（ａ）に示した例では、
ＮチャネルMOS−FETの基板電位は系の最低電圧、すなわ
ちVSSに、ＰチャネルMOS−FETの基板電位は系の最高電
圧、すなわちVCCに接続しているが、先に述べた基板構
造を用いた各トランジスタの基板をソースに接続す場、
基板効果によるしきい値電圧の変動を抑制することがで
き、より低い電源電圧でも動作する回路を実現すること
ができる。したがって、本発明を適用すれば、6.5nm程
度の薄い酸化膜を用いたMOS−FETのみでも電源電圧＝5V
でも安定に動作するLSIを提供することができる。 第21図（ａ）に示したのは、基板とソースを接続し低
電源電圧での動作特性を改善したインバータを複数段接
続したインバータ列（インバータ・チェイン）の構成例
である。従来のCMOSインバータ列と同様、インバータ間
にレベル変換回路を置くことなく、そのまま接続するこ
とが可能である。これにより、例えば出力バッファなど
のように大きな負荷駆動能力を必要とするドライバ回路
を構成することができる。段数ｎを偶数であるとする
と、その入力および出力波形は第21図（ｂ）に示すよう
になる。この例ではVCC＝4V、Vn＝2V、Vp＝2Vとしてい
る。この回路では、次段のインバータを駆動する出力信
号の振幅が、電源電圧によらずほぼ一定（1.7V）であ
る。このため、次段のインバータのゲート各量を充放電
するMOS−FETの駆動能力が電源電圧に依存しなくなり、
入力から出力までの遅延時間（t1−t0）が、電源電圧に
よらずほぼ一定となる。したがって、例えばメモリLSI
のアクセス時間は1.5〜5Vという広い電源電圧範囲でも
ほとんど変化しないため、システムを構成する上で、好
都合なLSIチップを提供することができる。 第22図（ａ），（ｂ）は第20図（ｂ）に示したバイア
ス電圧Vn、Vpの発生回路の構成例である。図中、チャネ
ル部を太線で示したT114〜T117高いしきい値電圧を有す
るＮチャネルMOS−FET、T112，T113はバイアス電流を供
給するMOS−FET、72はT112，T113のゲート電圧を発生し
最適なバイアス電流を設定するためのバイアス発生回
路、CN1、CP1はデカップル容量である。バイアス電流の
値は抵抗R30およびT113とT112のチャネルコンダクタン
スの比とにより設定する。高いしきい値電圧を有するＮ
チャネルMOS−FETは、ゲート酸化膜を形成した後、レジ
ストをマスクとしてイオン注入によりＰ形不純物を導入
する等の手段により形成する。この例では、しきい値電
圧の値を1Vにしている。また、先に示した基板構造を用
い、かつ基板をソースに接続することにより、しきい値
電圧の基板効果による変動をなくし、設定精度を上げて
いる。また、MOS−FET T112、T113は電流減として動作
する。この構成により、電源電圧VCCが2V以上のときに
は、Vnの値は高いしきい値電圧のおよそ２倍の値（約2
V）となり、VCCが2V以下のときには電源電圧VCCにほぼ
等しくなる。同様に、電源電圧VCCが2V以上のときに
は、Vpの値はおおよそVCC−2Vとなり、VCCが2V以下のと
きにはほぼ0Vとなる。第22図（ｂ）はバイアス電圧発生
回路の他の構成例である。ここには、Vn発生回路のみを
示しているが、Vp発生回路も同様に構成できる。図中、
T123は高いしきい値電圧を有するＮチャネルMOS−FET、
T121はバイアス電流を供給するＰチャネルMOS−FET、T
120とR31はT121のゲート電圧を発生し最適なバイアス電
流を設定するためのバイアス発生回路、CN1はデカップ
ル容量、R32、R33は抵抗である。T123のしきい値電圧の
値をVTEとすると、Vnの値はVTE×（R32＋R33）／R33と
なる。したがって、R32とR33の比を変えることでVnの値
をVTE以上の任意の値に設定することができる。これら
により、第20図（ｂ）の特性を有するバイアス電圧を発
生することができる。なお、この例に示した抵抗にはMO
S−FETのチャネル、不純物拡散層、ポリシリコン等の配
線層などのいずれを用いても構わない。 さて、通常のLSIでは、最終製造工程の後に、通常動
作で用いられる電圧より高い電圧を故意に回路内の各ト
ランジスタに印加し、ゲート酸化膜不良などでもともと
故障の発生しやすいトランジスタを初期に見つけるエー
ジングテストを実施し、信頼性を保証している。第23図
（ａ）はこのエージングテストに適したバイアス電圧
Vn、Vpの与え方の一実施例を示す図である。この例で
は、VnとVpの大小関係の逆転するところよりも高い電源
電圧（この例では4V）では、Vn＝Vp＝1/2 VCCとしてい
る。こうすることにより、エージングテスト時には、電
源電圧に比例してVnやVpが増加するようにしている。ま
た、その値や電源電圧の半分にすることにより、例えば
第20図（ｃ）に示す各トランジスタ間で最大電圧がほぼ
等しくなるようにして、ストレスが一部のトランジスタ
に集中するのを防止している。 第23図（ｂ）はバイアス電圧Vn、Vpを発生する回路の
構成の一実施例を示している。図中、72は２つのノード
N9とN10の電圧を比較し、その最大値を出力する最大値
出力回路、T140、T141は高いしきい値電圧を有するＮチ
ャネルMOS−FET、R36はMOS−FETにバイアス電流を供給
するための抵抗、R38とR39は電源電圧を分圧して1/2VCC
を得るためのものであり、R38≒R39である。また、最大
値出力回路は差動増幅回路A10とA11、ＰチャネルMOS−F
ET T142、T143、ノードN11の接地側へのインピーダンス
が無限大となるのを防ぐために設けられた抵抗R37とに
より構成している。最大値出力回路の動作は、例えば、
アイ・イー・イー・イー・ジャーナル・オブ・ソリッド
・ステート・サーキッツ、第23巻、第５号、第1128〜11
32頁（1988）（IEEE Jounal of Solid−State Circuit
s,Vol.23,No.5,pp.1128−1132,October 1988）に述べら
れている。ノードN9には電源電圧によらずほぼ一定の電
圧（この例では2V）が入力される。一方、ノードN10に
は電源電圧の半分の値が入力される。したがって、電源
電圧が4V以下のときには、これら２つの電圧の最大値で
ある2VがノードN11に出力され、電源電圧が4V以上のと
きには、1/2VCCが出力される。バイアス電圧Vpの発生回
路も同様に構成することができる。なお、この例ではノ
ードN9の電圧値として2Vの場合を考えたが、ゲート酸化
膜の最大印加可能電圧に合わせて、適当な値に設定して
も良い。 特願昭63−125742には、MOS−FETのしきい値電圧の差
を利用した定電圧発生回路が示されている。第24図はこ
れを改良し、ゲート酸化膜に印加可能な電圧より高い外
部電源電圧でも動作するようにした定電圧発生回路の構
成例を示している。図中75は、この目的のために新たに
挿入した部分であり、T151はＮチャネルMOS−FET、T152
はＰチャネルMOS−FETである。これにより、先に説明し
たインバータと同様、回路中のどのトランジスタにおい
ても、その最大印加電圧を外部電源電圧の半分程度に低
下させることができる。この回路で発生する定電圧の値
は特願昭63−125742において説明されている通り、２つ
のＮチャネルMOS−FET T149とT150のしきい値電圧の差V
T1（T149）−VT1（T150）になる。T149は第22図に示し
たのと同様、高いしきい値電圧を有するトランジスタで
ある。この例では、VT1（T149）＝1.05V、VT1（T150）
＝0.3Vとして、出力電圧Vref＝0.75Vを得ている。 第25図は、本発明による差動増幅回路の構成例を示し
ている。同図において、T161とT162は差動信号を入力す
る２つのＮチャネルMOS−FET、T160は差動増幅回路にバ
イアス電流を供給するためのＮチャネルMOS−FET、B1は
そのバイアス電流を設定するための信号、T163とT164は
カレントミラー形の負荷を構成する２つのＰチャネルMO
S−FETである。通常の差動増幅回路では、ノードN13とN
15、ノードN14と出力out2を接続するが、ここでは図中7
5、77で示した回路ブロックを付加し、ゲート酸化膜に
印加可能な電圧より高い外部電源電圧でも動作するよう
にしている。第25図（ａ）では、76を２つのＮチャネル
MOS−FET T165とT166、およびＰチャネルMOS−FET T167
とにより構成されている。これにより、トランジスタT
161とT162のドレイン（N13、N14）に印加される電圧を
最大でもVn−VTN1に、トランジスタT164のドレイン（ou
t2）に印加される電圧を最小でもVp＋｜VTP1｜に制御す
る。ここに、VTN1およびVTP1はそれぞれ、Ｎチャネルお
よびＰチャネルMOS−FETのしきい値電圧を表している。
なお、VnやVpとしては、先の実施例と同様、第20図
（（ｂ）や第23図（ａ）に示した電源電圧依存性を有す
るバイアス電圧をそのまま用いることができる。さて、
第25図（ａ）に示した差動増幅回路が小信号増幅回路と
して動作する場合、すなち２つの入力レベルに大きな差
がなく、トランジスタT161とT162が共に飽和領域で動作
する場合には、ノード14の電圧値はほぼVn−VTN1とな
る。したがって、第25図（ｂ）に示すようにトランジス
タT167を省略してもトランジスタT164のゲートとドレイ
ン間に大きな電圧差が生じない。小信号増幅回路として
のみ用いる場合には、構成が簡単な第25図（ｂ）の回路
方式が適している。これらの差動増幅回路の出力out2の
信号レベルは第20図（ａ）に示したインバータの出力ou
t2の信号レベルと等しく、差動増幅回路の出力でインバ
ータの入力in2を直接駆動できるため、これらを組合せ
て回路を構成するのに都合が良い。以上の差動増幅回路
の構成例では、入力In（＋）、In（−）の電圧レベルが
Vn−VTN1以下のとき、大きな電圧ゲインが得られるとい
う特性がある。これとは逆に、Vp＋｜VTP1｜より高い入
力電圧レベルで動作させるときには、差動増幅回路を構
成するＮチャネルMOS−FETをＰチャネルに、Ｐチャネル
のMOS−FETをＮチャネルに、それぞれ置き換えて、低い
電圧レベル（第20図（ａ）に示したインバータの出力ou
t1の信号レベル）の出力を得るような構成にすれば良
い。このときにも、先に構成の場合と同様な効果が得ら
れる。次に、この差動増幅回路をLSIチップの回路に適
用した例を述べる。 第26図は、内部電源電圧VCLの基準となるVL（基準電
圧）発生回路に本発明を適用した例を示している。第26
図（ａ）において、80は第１図の９に相当するVL（基準
電圧）発生回路、A15は差動増幅回路、R50、R51は、そ
の増幅率を設定するための抵抗である。また、VL発生回
路は、第24図において説明した定電圧（Vref）発生回路
81、エージングテストのときに基準動作時の電圧よりも
高い電圧を発生するためのエージング用電圧（VA）発生
回路82、VrefとVAを比較し、大きい方の電圧を出力する
最大値出力回路83、スイッチ84、から構成される。情報
保持時においては、エージングテストの電圧特性は必要
ないため、最大値出力回路を非動作状態にするととも
に、スイッチを閉じてVrefを直接出力している。さて、
この例では、Vref＝0.75V、VA＝1/5VCCとし、電源電圧
が3.75V以上のときにエージングテストの状態になるよ
うにしている。すなわち、電源電圧が3.75V以下のとき
にはVL＝0.75V、3.75V以上のときにはVL＝1/5VCCが出力
される。また、R50＝R51として増幅率を２に背停止、電
源電圧が3.75V以下の時にはVCL＝1.5V、3.75V以上のと
きにはVL＝2/5VCCが内部電源電圧として回路に印加され
るようにしている。各電圧の外部電源電圧VCC依存性を
第26図（ｂ）に示す。これにより内部回路の電源電圧と
して、標準動作状態（例えば電源電圧が３〜3.6V）では
1.5V、エージングテスト状態（例えば電源電圧が5.3V）
では2.1Vが得られる。第26図（ｃ）はVL（基準電圧）発
生回路の、より詳細な構成例を示している。同図におい
て90は最大値出力回路、T173はスイッチとして動作する
ＮチャネルMOS−FETである。最大値出力回路は２つの差
動増幅回路90aおよび90b、それぞれの差動増幅器の出力
により駆動されるＰチャネルMOS−FET T177、T178、T
177とT178のゲート酸化膜に印加される電圧を緩和する
ためのＰチャネルMOS−FET T177、出力端N22の対接地イ
ンピーダンスを低くするためのＮチャネルMOS−FET T
175とから構成される。ここで、２つの差動増幅器90aお
よび90bは第25図（ａ）に示したものと同じである。ま
た最大値出力回路の構成も第23図（ｂ）に示したものと
基本的には同じである。この構成により、ゲート酸化膜
の最大印加可能電圧よりも大きな電源電圧で動作する最
大値出力回路を得ることができる。なお、情報保持状態
ではトランジスタT179を導通させVrefをそのままVLとし
て出力している。また最大値出力回路を非動作とするこ
とにより、消費電流を低減している。 第27図（ａ）は、第１図において述べたリミッタ・エ
ネーブル信号（LM）発生回路の構成を示している。同図
において、A12とA13は第25図（ａ）に示したものと同じ
構成のシングルエンド形の差動増幅回路、95は差動増幅
回路の２つの出力を入力とし、電源電圧差に等しい大き
な信号を出力するダブルエンド型の差動増幅回路を示し
ている。ダブルエンド型の差動増幅回路は、２つの入力
でそれぞれ駆動されるＰチャネルMOS−FET T180と
T181、そのゲート酸化膜に印加される電圧を緩和するた
めのＰチャネルMOS−FET T184とT185、交叉結合させた
２つのＮチャネルMOS−FET T182とT183、そのゲート酸
化膜に印加される電圧を緩和するためのＮチャネルMOS
−FET T186とT187、出力の反転する速度を加速するため
に設けたスピードアップ容量CC1とCC2とにより構成して
いる。この中で、スピードアップ容量は回路の応答速度
を決めるものであり、用途に応じて省略しても基本的な
動作が損なわれることはない。以下、第27図（ｂ）に示
した動作タイミング図を用いて、その動作を説明する。
なお以下の説明では、標準動作状態での内部電源電圧V
CLが1.5Vの場合（VL＝0.75V）を考える。図に示すよう
に外部電源電圧VCCが4Vから1Vに低下するとすると、VCC
の半分の電圧が0.75Vを交叉する時刻t0において差動増
幅回路A12およびA13の出力（ノードN25およびN26）の電
圧が反転する。これにより、トランジスタT180はカット
オフ状態、T181はオン状態に移行し、ノードN28の電圧
がVCCまで上昇する。これに同期してノードN30の電位が
Vn−VTN1（VTN1はT187のしきい値電圧）まで上昇し、ノ
ードN29さらにはノードN27の電位を接地電位に引き落と
す。これにより、ダブルエンド型の差動増幅回路の出力
N27およびN28の電圧は反転し、それぞれ0VおよびVCC＝1
Vになる。第27図（ｂ）は、動作を模式的に示したもの
であるが、実際には、これら一連の動作は、電源電圧の
変化に比べて十分短い時間に行なわれる。そのため、電
源電圧の変化が回路動作に悪影響を及ぼすことはない。
また、チップ内の電源配線に意識的に容量を設けること
により電源電圧の変化をコントロールし、回路動作への
影響をより低く抑えることができる。以上は外部電源電
圧を降下させる場合について述べたが、逆に、外部電源
電圧を上昇させる場合にも同様に動作する。 さて、本発明によるLSIチップの他のLSIや半導体素子
とともに用いてシステムを構成する場合、それらの間で
やりとりする信号の入出力レベルの整合をとる必要あ
る。単一電源（一般的には5V）で動作するLSIにおける
標準的な入出力レベルとしてものは、以下の２つがあ
る。 （ａ） TTLレベル （ｂ） CMOSレベル このうちTTLレベルでは、高電圧（“1"）出力（VOH）
の値は2.4V以上でなければならない。したがって、電源
電圧が2.4V以下で使用する際には、CMOSレベルを用いる
か、新たに入出力レベルの規格を設ける必要がある。従
来のLSIやTTL論理回路などと共にシステムを構成する場
合、前述した入出力レベルとの互換性をとることが重要
な要素になる。互換性をとることによりレベル変換回路
が不要となり、部品点数が減少してシステムのコスト低
減につながる。また、耐雑音性や速度などの回路性能が
向上し、最大のパフォーマンスを発揮することができ
る。そこで、以下では、従来の入出力レベルとの互換性
を保った入出力回路構成を備えた本発明の実施例を説明
する。本発明によれば、１つのチップを用いて、設計変
更を行わずに以下の３つの製品仕様を実現できる。 （１）標準動作時（例えば電源電圧VCCが4.5〜5.5Vある
いは３〜3.6Vなど）ではTTLレベルで入出力を行う。必
要に応じてVCCの低下（例えば電源電圧VCCが1.0〜2.5
V）などをチップ内で検出して情報保持（バッテリバッ
クアップ）を行う。 （２）電源電圧VCCが、例えば1.0〜5.5Vで動作し、入出
力はCMOSレベルで行う。必要に応じてVCCの低下（例え
ば電源電圧VCCが1.0〜2.5V）などをチップ内で検出する
か、外部からの制御信号などにより情報保持（バッテリ
バックアップ）を行う。 （３）電源電圧VCCが、例えば1.〜5.5Vで動作し、電源
電圧の値によってチップが自動的に入出力レベルを切り
換える。例えば、電源電圧Ｖが2.5〜5.5VのときはTTLレ
ベル、電源電圧が1.0〜2.5VのときはCMOSレベルで入出
力を行う。 第28図（ａ）は、１つのチップを用いて、配線やボン
ディングによる切り換えを行ない、上記（１）と（２）
の２つの製品を実現する例を、第28図（ｂ）は、電源電
圧の値の変化を自動的に検知し、入出力レベルを切り換
える製品の実現例をそれぞれ示している。第28図（ａ）
において、１はLSIチップ、５は内部電源電圧（例えば
1.5V）で動作するLSI回路ブロック、PADTはTTLレベル用
の入出力パッド、PADCはCMOSレベル用の入出力パッド、
IB1およびOB1はTTLレベル用の入力バッファと出力バッ
ファ、IB2およびOB2はCMOSレベル用の入力バッファと出
力バッファ、SWIは２つの入力バッファの出力のいずれ
を低電圧動作LSI回路ブロックに入力するかを選択する
ためのスイッチ、SWOは低電圧動作LSI回路ブロックの出
力を２つの出力バッファのいずれに入力するかを選択す
るためのスイッチをそれぞれ示している。この切り換え
を実際のLSIにおいて行なう方法としては、アルミニウ
ムなどの配線によるマスタスライスがある。これはアル
ミニウムなどの配線層を形成する際に、配線パターンの
転写を行なうためのマスクを上記スイッチに対応して２
通り用意し、製品に応じてマスクを使い分けるという方
法である。さらに、入出力レベルに対応した２種類のボ
ンディングパッドをLSI上に設けておいて、その内の一
方にボンディングすることにより、２つの製品を作り分
けることができる。また、一つのボンディングパッドを
設けておいて、アルミニウムなどの配線によるマスタス
ライスにより入出力バッファとの接続を切り換えても良
い。第28図（ｂ）はそれぞれ１つの入／出力バッファを
設け、電源電圧の値に応じて入出力バッファの入出力レ
ベルを切り換える方法を示している。同図中、PADXは入
出力パッド、IB3およびOB3は入力バッファと出力バッフ
ァ、96は電源電圧に応じて各バッファの入出力レベルを
制御する入出力レベル設定回路をそれぞれ示している。
これについては、より具体的な構成例を後で説明する。
以上の構成により、先に述べた３つの製品仕様を１つの
チップにより実現することができ、製品のコストの面か
らも、またユーザの使い勝手の面からも都合が良い。な
お、以上の例では入出力を同一の端子から行なう、いわ
ゆるI/Oコモン方式の例を述べたが、この他にも、入力
のみの場合にも、また出力のみの場合にも、本発明が同
様に適用できる。以下、出力バッファ、入力バッファ、
入力保護回路のそれぞれの具体的な構成例を説明する。
なお、以下の実施例では、内部回路に用いる薄い（例え
ば6.5nm）ゲート酸化膜を有するMOS−FETにより回路を
構成する場合を説明するが、１つのLSIチップ中に動作
電圧に応じた２種類のゲート酸化膜を有するMOS−FETを
用いる場合についても、本発明は同様に適用できる。 出力バッファを構成する際には、内部の低い信号振幅
（例えば1.5V）から外部の高い信号振幅（例えばTTLレ
ベルの2.4V、電源電圧が5VのときのCMOSレベルである5
V）へと振幅を変換する必要がある。はじめに、CMOSレ
ベルの出力信号を得る回路構成の例を説明する。第29図
（ａ）は、内部回路の低い信号振幅in1を入力とし、高
い信号振幅Outを出力する振幅変換回路の構成例を示し
ている。図の中で、98は、第20図（ａ）に示したインバ
ータ回路、N31およびN32はそれぞれ第20図（ａ）のin2
とin1に対応する２つの入力、Outはインバータの出力、
T190はN32を駆動するＮチャネルMOS−FET、T191はノー
ドN32の最大電圧を制限してT190のゲート酸化膜に印加
される電圧を緩和するＮチャネルMOS−FET、T192は同様
にノードN31の最小電圧を制限するＰチャネルMOS−FE
T、R65は抵抗をそれぞれ示している。この中で、トラン
ジスタT190と抵抗R65にて抵抗負荷のインバータ回路を
構成している。抵抗負荷とすることにより、低電圧側の
１つの入力から、低電圧側と高電圧側の２つの出力を得
ることが出来る。次に、第29図（ｂ）を用いて、この回
路の動作を説明する。なお以下の例では、電源電圧が5
V、バイアス電圧VnおよびVpがともに2.5Vの場合を考え
ている。入力in1が0Vのとき、トランジスタT109はカッ
トオフし、ノードN31は抵抗R65により電源電圧5Vに引き
上げられている、また、ノードN32はVn（2.5V）からト
ランジスタT191のしきい値電圧（例えば0.5V）分だけ低
下した値（2V）になっている。したがって、インバータ
98の出力Outの電圧は0Vである。時間t0において入力in1
が0Vから1.5Vに立ち上がると、トランジスタT190は導通
し、ノードN31はVp（2.5V）にトランジスタT192のしき
い値電圧の絶対値（例えば0.5V）分だけ高い値（3V）
に、ノードN32は0Vに引き落とされ、出力Outは5Vまで上
昇する。時間t1において、入力in1が1.5Vから0Vに下が
ったときも、これと同様に出力Outは5Vから0Vに変化す
る。このように、この回路構成により、1.5Vの入力信号
振幅に対して、出力バッファで必要とされる5Vの出力信
号振幅が得られる。また、この回路では、どのトランジ
スタにも最大2.5V程度の電圧しか印加されないため、薄
いゲート酸化膜（例えば6.5nm）を用いたMOS−FETでも
電源電圧5Vで安定に動作する回路を構成することができ
る。 第30図（ａ）はコンプリメンタリの低振幅信号in1お
よびin1~を入力とし、高い信号振幅Outを出力する振幅
変換回路の他の構成例、同図（ｂ）はの動作タイミング
を示している。図中、102は第27図（ａ）に示したもの
と同様の構成のダブルエンド入力、ダブルエンド出力の
作動増幅回路、100と101は第20図（ａ）に示したものと
同じインバータ回路を示している。ここでもちいたダブ
ルエンド出力の差動増幅回路は定常状態では電流がなが
れないため、先に示した例に比べて、より、低消費電力
の回路を実現できる。また、最終出力段のインバータを
構成する各トランジスタの基板（バックゲート）をＮチ
ャネルではマイナス（−2V）に、Ｐチャネルでは電源電
圧（5V）に対してプラス（7V）にバイアスしている。こ
れにより、例えば、インピーダンスの不整合によるアン
ダーシュートやオーバーシュートが出力に現われても、
PN接合が順方向にバイアスされるのを防ぐことができ
る。したがって、少数キャリアの基板への注入（少数キ
ャリアがメモリセルの電荷蓄積ノードまで拡散するとリ
フレッシュ特性を悪くする）、寄生サイリスタがオンす
ることによるラッチアップなどを防止できる。以上、本
発明によれば、内部回路の低振幅信号（例えば1.5V）か
らCMOSレベルの高振幅信号（例えば5V）を出力する回路
が容易に構成することができる。 一般に、システムを構成する際には、一つのデータバ
スに複数のLSIの出力を接続し、選択されたLSIの出力だ
けがバスを駆動するようにしている。こうした制御を行
なうためには、選択されないLSIの出力インピーダンス
を無限大にすることが望ましい。従来のLSIでは、出力
のレベルとして、高電圧、低電圧、そしてどちらにも駆
動しない（出力インピーダンスは無限大）という３つの
出力（トライステート）特性を持たせていた。このよう
な特性を得るためには、出力を駆動するか（低インピー
ダンス）、しないか（無限大インピーダンス）という制
御を行なう必要がある。この制御のための信号は外部か
ら入力される出力エネーブル信号（Output Enabl＝OE）
やチップセレクト信号（Chip Select＝CS）などのいず
れかから発生される。従来の出力回路では、これら信号
と出力データとの論理をとり、その結果得られた信号に
より最終段のトランジスタを駆動する、というやり方
で、トライステート特性を実現していた。本発明におい
て同様の出力回路を構成する場合、低電源電圧で論理回
路を動作させ、外部電源電圧で動作する回路には論理回
路を用いないという構成もありうるが。しかし、その場
合には、論理回路から出力までの間に入る振幅変換回路
やインバータの段数が増え、例えば、OE信号から出力ま
での遅延時間が増大したり、高電圧側のトランジスタを
駆動するタイミングと低電圧側のトランジスタを駆動す
るタイミングに差が生じて、過渡的に大きな電流が流れ
るという欠点がある。これに対して、外部電源電圧で論
理回路を構成できれば、より設計の自由度が増し、回路
性能の面からも好ましい。以下には、外部電源電圧で論
理回路を構成した一実施例を説明する。なお、この論理
回路は出力バッファ以外にも、外部電源電圧で動作する
各種回路の制御信号を発生する手段としても有効であ
る。 第31図は本発明による２入力のNAND回路の構成例を示
している。第31図（ａ）のＡ入力は同図（ｂ）のin1Aお
よびin2Aに、Ｂ入力はin1Bおよびin2Bにそれぞれ対応す
る。各入力信号のうち、in1Aとin2A、またin1Bとin2Bは
第20図（ａ）のin1およびin2と同様、同相で変化する。
第31図（ｂ）において、トランジスタT200とT201は低電
圧側の入力信号in1Aおよびin1Bにより駆動され、トラン
ジスタT202とT203は高電圧側の入力信号in2Aおよびin2B
により駆動される。トランジスタT204とT205は第20図
（ａ）のT202とT203と同様、ゲート酸化膜に印加可能な
電圧よりも高い電圧で動作させるために設けたものであ
る。この構成により、２つの入力が共に高レベルのとき
にのみ、出力は低レベルとなるNANDゲートの機能が得ら
れる。このように通常のCMOSのNAND回路に加えて２つの
トランジスタを追加するのみで、微細なトランジスタを
高い電源電圧で用いることができる。なお、ここでは２
入力のNAND回路を例にとって説明したが、その他の、例
えばNOR回路や排他的論理和回路、３入力以上の上記論
理回路、また、複数の論理回路の出力を入力として、種
々の複合論理を出力する複合ゲート、さらには、ラッチ
回路やフリップフロップ回路などの順序回路にも同様に
本発明が適用できる。 第32図（ａ）は、この論理回路を用いたトライステー
ト出力バッファの構成の一例を示している。第32図
（ｂ）は、それを論理記号により簡単化して示したもの
である。同図においてG12は２入力のNAND回路、G13は２
入力のNOR回路、T210およびT211は出力回路を構成する
ＮチャネルとＰチャネルのMOS−FETである。アウトプッ
トエネーブル信号OEが高電圧のときには、出力DOには入
力dOと同じデータがバッファから出力され、OEが低電圧
のときには入力のデータ如何によらずT210のゲートは低
電圧に、T211のゲートは高電圧に固定されるため、出力
DOはフローティング（インピーダンスがほぼ無限大）に
なる。第32図（ａ）は、外部電源電圧の値よりも低い耐
圧の微細な素子を用いて構成した、同じ機能を有する回
路の具体的な構成例である。同図において、112はNAND
回路、113はNOR回路、114は出力回路、110と111は第30
図（ａ）の102と同じ振幅変換回路である。振幅変換回
路は内部回路からの低い電源電圧側の低振幅信号do1、o
e1、oe1~をもとに、112や113を動作させるために必要な
高い電源電圧側の信号do2、oe2、oe2~を発生する。ここ
に示したように、本発明によれば、微細な素子を用いて
も、その耐圧を越える外部電源電圧で動作する論理回路
を構成でき、トライステート出力回路などの遅延時間や
過渡電流を低減することができる。 次にCMOSレベルの入力回路の例を第33図により説明す
る。同図において、115は第20図（ａ）に示したものと
同じインバータ、T220およびT221は入力に大きな信号振
幅が印加されてもトランジスタT222およびT223のゲート
酸化膜に印加される電圧を酸化膜耐圧以下に制限するた
めのトランジスタ、Ｘは入力信号である。この図におい
て、入力に高い電圧（例えば5V）が印加されても、ノー
ドN40にかかる電圧はVn−VT1（T220）、すなわち2V程度
に制限される。また、同様に入力に低い電圧（例えば0
V）が印加されても、ノードN41にかかる電圧の最小値は
3V程度であり、各トランジスタに印加される電圧を電源
電圧の半分程度にまで低下させることができる。また、
この回路の出力の一つであるx1~の信号振幅は約2Vであ
るから、これをそのまま低電源電圧で動作する内部回路
の入力とすることができる。 以上の実施例では、CMOSレベルの出力回路および入力
回路の例を説明した。次に、電源電圧の値によって自動
的にTTLレベルとCMOSレベルを切り換える入力回路およ
び出力回路の例を第34図（ａ）に示す。同図においてPA
DIは入力パッド、PADOは出力パッド、IPDは静電気によ
る接合やゲートの破壊を防ぐための入力保護素子、IB5
は入力バッファ、OB5は出力バッファをそれぞれ示して
いる。なお、入力保護素子については後で詳しく説明す
る。入力バッファIB5は、CMOSインバータを構成する２
つのMOS−FET TIN1とTIP1、CMOSインバータの電源電圧
をバイアス電圧Vn1により決まる所定の値以下に制限す
るためのＮチャネルMOS−FET TIN2、CMOSインバータの
入力電圧を同様に所定の値以下に制限するためのＮチャ
ネルMOS−FET TIN0、から構成される。また、出力バッ
ファOB5は、第20図（ａ）に示したのと同様のインバー
タ116、内部回路からの低振幅信号doutをもとにインバ
ータの駆動信号d1およびd2を発生する振幅変換回路11
7、インバータの出力電圧をバイアス電圧Vn1により決ま
る所定の値以下に制限するためのＮチャネルMOS−FET T
ON2、から構成されている。なお第32図に示したのと同
様に、出力エネーブル信号との論理を取ることにより、
トライステート出力特性を有するバッファを構成できる
ことは言うまでもない。さて、これら回路において、バ
イアス電圧Vn1の値を電源電圧に応じて適当に変化させ
ると、高い電源電圧ではTTLレベル、低い電源電圧ではC
MOSレベルで入出力を行なうことができる。第34図
（ｂ）は、バイアス電源電圧Vn1の値の電源電圧VCCに対
する依存性の一例を示している。図において、VOLとVOH
はそれぞれ“0"と“1"に対応するTTLの出力レベル、VIL
とVIHはそれぞれ“0"と“1"に対応するTTLの入力レベル
を示している。通常のTTL論理ゲートにおけるこれらの
値は、VOL＝0.4V、VOH2.4V、VIL＝0.8V、そしてVIH＝2.
0Vである。また、バイアス電源電圧Vn1の値は、電源電
圧が2.5V以上のときには3V、電源電圧が2.5V以下のとき
にはTIN0が非飽和領域で動作するように、例えばVCC＋
0.5Vとなるように制御している。始めに、出力バッファ
回路の動作から説明する。ノードN48の電圧は、低電圧
（“0"）を出力するときには0V、高電圧（“1"）を出力
するときにはVCCとなる。したがって、低電圧出力時に
は電源電圧の値によらず0VがDoutに出力される。一方、
高電圧出力時のDoutの電圧値は第34図（ｂ）に示す様に
電源電圧VCCの値に依存し、VCC≧3VのときにはVn1−VT1
（TON2）、VCC＜3VのときにはVCCになる。これにより、
電源電圧が3V以上では、TTLレベルの出力特性を満たす
出力電圧振幅を得ることができる。なお、このように出
力電圧が2.5V以下になるように制限することにより、大
きな負荷容量を充放電する際の電源電流を必要最小限に
低減することができる。次に、入力バッファ回路の動作
を説明する。TIN1とTIP1とにより構成されるCMOSインバ
ータの電源電圧はトランジスタTIN1のソース端子から供
給される。したがって、その値は、電源電圧が3V以上の
時には2.5V、3V以下のときには0Vとなる。一方、電源電
圧が3V以上のときにはインバータの入力電圧は2.5V以下
になるように制限され、3V以下のときにはDinに入力さ
れた電圧がそのまま印加される。この回路構成により、
電源電圧が例えば1Vから5.5Vまで大きく変化しても、上
記インバータの電源電圧と入力信号の最大振幅はほぼ等
しくなる。インバータを構成する２つのトランジスタの
チャネルコンダクタンスをほぼ等しく設定しておけば、
インバータの論理しきい値電圧は電源電圧の２分の１に
なる。したがって、電源電圧が3V以上のときの論理しき
い値電圧はやく1.25V、3V以下のときの論理しきい値電
圧はVCC/2となり、ある電圧（この例では3V）を境界に
して、それ以上の電源電圧ではTTLレベル、それ以下の
電源電圧ではCMOSレベルで動作する入力バッファを提供
することができる。以上述べたように、本発明によれ
ば、広い動作電源電圧範囲を有するLSIにおいて、その
電源電圧値における最適な入出力レベルでの動作が可能
とあんる。これにより、最大のノイズマージンを最小の
消費電力で実現できる。なお、出力バッファにおいて、
３つのトランジスタTON0、TON1、TON2の各基板（バック
ゲート）を共通にしている。こうすることにより、出力
端子に高電圧のサージが加えられたときに、その電荷を
大きな電流により高速に放電することができる。これ
は、後で説明する入力保護素子におけるクランプMOS−F
ETの動作と同じで、ブレークダウンにより基板電位が上
昇した際に、接地電位との間に存する寄生バイポーラト
ランジスタをオンしやすくするためである。これによ
り、微細な素子を用いても出力端子の静電破壊耐圧を向
上させることができる。なお、以上の実施例の中で、Ｎ
チャネルMOS−FETの基板電圧VBP1の値は、入力電圧がマ
イナスになった（アンダーシュート）ときにPN接合が順
方向にバイアスされないよう、マイナスの値（例えば−
3V）にするのが通例であるが、順方向電流が流れるのを
許容すれば、0Vでも構わない。また、ＮチャネルMOS−F
ETはＰ形基板の中に形成しても、あるいは、第14図に示
すようにＰ基板と電気的に絶縁されたＰウェル中に形成
しても良い。後者の場合、Ｐウェルの抵抗が基板の抵抗
より低いため、寄生バイポーラトランジスタがオンしや
すくなり、静電破壊耐圧を高める効果がある。 上記実施例では、電源電圧よりも高いバイアス電圧V
n1を発生させる必要がある。このようなバイアス電圧を
用いずに入力バッファを構成する例を第35図（ａ）に示
す。同図において入力バッファIB6は２つの回路ブロッ
ク、IB6aおよびIB6bより構成される。IB6aは第34図
（ａ）の入力バッファIB5と同じ回路構成である。ま
た、IB6bはIB6aの出力を内部回路を駆動するのに都合の
良い電圧レベルに変換する回路である。IB6bにおいて、
T231とT232はCMOSインバータを構成する２つのMOS−FE
T、T233はdinが低電圧のときノードN52の電位を内部電
源電圧VCLまで引き上げるためのＰチャネルMOS−FET、T
230はノードN52が高電圧になったときに、N52からN51へ
と電流が逆流するのを防ぐためのＮチャネルMOS−FETで
ある。この回路構成におけるバイアス電圧Vn2の電源電
圧VCCに対する依存性を第35図（ｂ）に示す。電源電圧
が3V以上のときには3V（一定）、電源電圧が3V以下の時
には電源電圧VCCに等しくなるようにしている。この回
路の動作を２つの場合に分けて説明する。第35図（ｃ）
は電源電圧VCCが5V、内部電源電圧VCLが1.5Vの場合の各
部の動作波形を示している。入力の電圧が低電圧（例え
ば0.4V）のときには、ノードN51の電圧はVn2−VT1（T
IN5）（例えば2.5V）、ノードN52の電圧はVCL（1.5V）
になり、dinには低電圧（0V）が出力される。入力の電
圧が低電圧（例えば0.4V）から高電圧（例えば2.4V）に
変化すると、ノードN50の電圧はそれに追従して上昇
し、ノードN51の電圧を0Vに引き落とす。T230のチャネ
ルコンダクタンスはT233のそれよりも大きく設定されて
おり、ノードN52の電圧もほぼ0Vまで引き落とされ、din
の値はVCL（1.5V）まで上昇する。これと逆に、入力の
電圧が高電圧（例えば2.4V）から低電圧（例えば０。4
V）に変化すると、ノードN50の電圧はそれに追従して降
下し、ノードN51の電圧をVn2−VT1（TIN5）（例えば2.5
V）まで引き上げる。これにより、ノードN52の電圧はV
CL−VT1（T230）（例えば1.2V）まで引き上げられ、din
を0Vに引き落とす。これにより、T233がオンし、ノード
N52の電圧をVCL−VT1（T230）からVCL（1.5V）まで引き
上げる。このように、T233によりノードN52に帰還させ
ているため、N22の電圧振幅は電源電圧と同じにり、T
231とT232とで構成されるCMOSインバータに貫通電流が
流れなくすることができる。 次に、第35図（ｄ）は電源電圧VCCと内部電源電圧VCL
が共に1.5Vの場合の各部の動作波形を示している。入力
の電圧が低電圧（例えば0V）のときには、ノードN51の
電圧はVn2−VT1（TIN5）（例えば1.2V）、ノードN52の
電圧はVCL（1.5V）になり、dinには低電圧（0V）が出力
される。入力の電圧が低電圧（例えば0V）から高電圧
（例えば1.5V）に変化すると、ノードN50の電圧はVn2−
VT1（TIN5）（例えば1.2V）まで上昇し、ノードN51の電
圧を0Vに引き落とす。T230のチャネルコンダクタンスは
T233のそれよりも大きく設定されており、ノードN52の
電圧もほぼ0Vまで引き落とされ、dinの値はVCL（1.5V）
まで上昇する。これと逆に、入力の電圧が高電圧（例え
ば1.5V）から低電圧（例えば0V）に変化すると、ノード
N50の電圧はそれに追従して0Vまで降下し、ノードN51の
電圧をVn2−VT1（TIN5）（例えば1.2V）まで引き上げ
る。これにより、ノードN52の電圧はVCL−VT1（T230）
（例えば1.2V）まで引き上げられ、dinを0Vに引き落と
す。これによりT233がオンし、ノードN52の電圧をVCL−
VT1（T230）からVCL（1.5V）まで引き上げる。このよう
に、電源電圧が低く、IB6aの出力振幅が電源電圧以下の
場合であってもノードN52の電圧振幅は電源電圧と同じ
になるため、T231とT232とで構成されるCMOSインバータ
には貫通電流が流れない。以上述べたように、電源電圧
より高いバイアス電圧を用いなくても、その入出力レベ
ルを電源電圧の値に応じて切り換える入出力バッファを
実現することができる。 最後に、微細な素子により構成されたLSIにおいて、
入力のサージから内部回路の素子を保護する入力保護素
子の構成例を第36図（ａ）に示す。同図において、PADI
は信号を入力する入力パッド、120は半導体基板中に形
成された不純物拡散層間のパンチスルーを利用して、サ
ージによル高い電圧を接地電位に逃がしてやるための第
１の保護素子、121はノードN60の電圧を、ある所定の電
圧以下に制限するためのゲートクランプ素子、R70はパ
ッドに印加された高電圧とクランプ電圧との差を吸収す
るための抵抗である。ゲートクランプ素子は、直列接続
された２つのＮチャネルMOS−FET TPD1およびTPD2、そ
して寄生素子を利用したバイポーラトランジスタQ1とか
ら構成されている。TPD1のゲートには前述した回路と同
様、バイアス電圧Vnを印加し、TPD2のドレインにゲート
酸化膜耐圧を越える電圧がかかるのを防いでいる。TPD2
のゲートは接地し、通常動作中は２つのMOS−FETを通し
て電流が流れないようにしている。ゲートクランプ素子
の平面構造を第36図（ｂ）に、そのA,A′における断面
構造を第36図（ｃ）に、それぞれ示す。第36図（ｂ）に
おいて、122および123は互いに電気的に絶縁され半導体
基板中に形成された電気的に活性な領域、124および125
はポリシリコンなどを材料とするゲート電極、126から1
30までは電気的に活性な領域中に形成された不純物拡散
層、あるいはゲート電極に上部の金属配線から電気的な
接続を行なうために絶縁膜を貫通して設けられたコンタ
クト孔、131から134まではアルミニウムなどを材料とす
る金属配線をそれぞれ示している。また、第36図（ｃ）
において、50は半導体基板中の電気的活性領域の間を電
気的に絶縁するために基板の酸化などより形成された厚
い絶縁膜、139と14はゲート電極を成すポリシリコン、1
35から138では上記絶縁膜あるいはゲート電極をマスク
として自己整合的に基板中に形成した不純物拡散層、14
1は不純物拡散層やゲート電極と上部に位置する金属配
線間の電気的な絶縁を行なうために形成した厚い絶縁
膜、をそれぞれ示している。図の構造において、配線13
2にはクランプされる端子（ノードN60）、配線133おび1
34には接地端子（VSS）、配線133にはバイアス電圧V
nを、それぞれ印加する。第36図（ｃ）において、Ｐ基
板をベースとする３つのNPN形の寄生バイポーラトラン
ジスタQ1a、Q1b、そしてQ1cが存在する。第36図（ａ）
のQ1はこれらを代表して示したものである。次に、この
素子の動作を説明する。ノードN60に印加された電圧
が、不純物拡散層136と基板との間に形成されるPN接合
の逆方向耐圧を越えると、接合の降伏による電流がＰ基
板の電位を上昇させ、先の寄生バイポーラトランジスタ
をオンさせる。これにより、不純物拡散層136と135、あ
るいは138との間に大きなコレクタ電流が流れ、ノードN
60の電荷を引き抜き、その電位をクランプする。これら
のうちQ1bとQ1cは直列に接続されるため、Q1aに比べて
コレクタ電流は小さくなる。したがって、実効的には最
初に降伏を起こし、寄生バイポーラトランジスタをオン
させるのはMOS−FETが行ない、その後、大きなコレクタ
電流を流すのは寄生バイポーラトランジスタQ1aが行な
う。このように、ノードN60の近くにトランジスタの不
純物拡散層とは別の不純物拡散層を配し、それを接地す
ることにより、寄生バイポーラトランジスタのコレクタ
とエミッタの実効的な距離を短くし、寄生バイポーラト
ランジスタが動作したときのコレクタ電流を大きくとる
ことがでる。このように、クランプする端子の近くに接
地された不純物拡散層を配する構成は、入力保護素子の
みならず、出力の保護素子としても適用できる。また、
この例では、ゲートクランプ素子をＰ基板中に形成した
が、第14図に示すような構造で、基板と電気的に分離さ
れたＰウェル中に形成してもよい。こうすることによ
り、ベースとＰウェルの抵抗値が高くなり、寄生バイボ
ーラトランジスタがオンしやすくなり、クランプの効果
をさらに高めることができる。なお、Ｐ基板またはＰウ
ェルのバイアス電圧VBP1の値は、マイナスの値（例えば
−3V）にするのが通例であるが、入力のアンダーシュー
トに対して順方向電流が流れるのを許容すれば、0Vでも
構わない。また、この実施例ではＰ基板を用いた例につ
いて説明したが、Ｎ基板を用いても、Ｐウェル中に同素
子を形成すば同様に本発明が適用できる。 以上、各実施例によって本発明の詳細を説明したが、
本発明の適用範囲はこれに限定されるものではない。例
えば、ここでは主にメモリ回路を主体に記述したが、本
明細書冒頭にも述べたように、メモリLSI、論理LSI、あ
るいは、これらを組合せた複合LSI、あるいはその他のL
SI全てに適用可能である。また、使用する素子の種類に
ついても、ｐ型、ｎ型の両MOSトランジスタを使用したL
SI、バイポーラトランジスタを用いたLSI、接合型FETを
を用いたLSI、CMOSトランジスタとバイポーラトランジ
スタを組合せたBiCMOS型のLSI、さらにはシリコン以外
の材料、例えばガリウム砒素などの基板に素子を形成し
たLSIなどでも、そのまま適用できる。
以上述べた本発明によれば、最先端の微細加工技術に
よる素子の特性を活かし、低消費電力かつ高速で動作
し、また、動作状態の切り換えにより電池での動作や情
報保持動作も行える高集積のLSIを提供できる。
よる素子の特性を活かし、低消費電力かつ高速で動作
し、また、動作状態の切り換えにより電池での動作や情
報保持動作も行える高集積のLSIを提供できる。
第１図および第２図は本発明の基本概念を説明する実施
例、第３図は本発明をスタティックメモリに適用した実
施例、第４図〜第８図は本発明をダイナミックメモリに
適用した実施例、第９図〜第11図は本発明の基本概念を
説明する他の実施例、第12図と第13図は本発明を構成す
る素子の具体的実施例、第14図は本発明を構成する半導
体基板の具体的実施例、第15図は情報保持時の消費電力
を低減するための具体的実施例、第16図〜第19図は低電
圧で動作するダイナミックメモリの具体的実施例、第20
図〜第27図は微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例、第28図は入出力回路の
構成の基本概念を示す実施例、第29図〜第32図は出力回
路の具体的実施例、第33図〜第35図は入力回路の具体的
実施例、第36図は入力保持素子の具体的実施例の各図面
である。 符号の説明 １…LSIチップ、５…内部回路部、６…電圧変換回路、
７…入出力回路、８…情報保持状態検出回路、９…基準
電圧発生回路、10…リミッタエネーブル信号発生回路、
11…外部入出力バス、12…内部入出力バス。
例、第３図は本発明をスタティックメモリに適用した実
施例、第４図〜第８図は本発明をダイナミックメモリに
適用した実施例、第９図〜第11図は本発明の基本概念を
説明する他の実施例、第12図と第13図は本発明を構成す
る素子の具体的実施例、第14図は本発明を構成する半導
体基板の具体的実施例、第15図は情報保持時の消費電力
を低減するための具体的実施例、第16図〜第19図は低電
圧で動作するダイナミックメモリの具体的実施例、第20
図〜第27図は微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例、第28図は入出力回路の
構成の基本概念を示す実施例、第29図〜第32図は出力回
路の具体的実施例、第33図〜第35図は入力回路の具体的
実施例、第36図は入力保持素子の具体的実施例の各図面
である。 符号の説明 １…LSIチップ、５…内部回路部、６…電圧変換回路、
７…入出力回路、８…情報保持状態検出回路、９…基準
電圧発生回路、10…リミッタエネーブル信号発生回路、
11…外部入出力バス、12…内部入出力バス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 27/108 (56)参考文献 特開 昭60−45997（ＪＰ，Ａ) 特開 昭62−189695（ＪＰ，Ａ) 特開 平２−71491（ＪＰ，Ａ) 特開 昭62−163563（ＪＰ，Ａ) 特開 平１−129769（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (4)
- 【請求項１】第１電圧が供給される第１ノードと 基準電圧を発生する基準電圧発生回路と、 前記第１ノードに供給される前記第１電圧を受けて内部
電圧を第２ノードから出力する電圧変換回路と、 前記内部電圧を受けて動作する回路ブロックとを有する
半導体装置であって、 前記半導体装置は、前記第１電圧の電圧に応じて、第１
電源電圧範囲と前記第１電源電圧範囲よりも小さな第２
電源電圧範囲とを有し、 前記電圧変換回路は、前記第１電源電圧範囲において前
記基準電圧に基づいて前記内部電圧を形成するための第
１電圧変換回路と、前記第２電源電圧範囲において前記
基準電圧に基づいて前記内部電圧を形成するための第２
電圧変換回路と、前記第２電源電圧範囲内で前記第１電
圧が所定電圧以下となったときに前記第１ノードと前記
第２ノードを短絡するためのスイッチ手段を有すること
を特徴とする半導体装置。 - 【請求項２】請求項１において、前記基準電圧は前記第
１電圧の変化に関わらず、略一定であることを特徴とす
る半導体装置。 - 【請求項３】請求項１または２において、前記回路ブロ
ックは複数のメモリセルを有する情報記憶回路であり、 前記第１電源電圧範囲は前記情報記憶回路が通常動作す
る電源電圧であり、前記第２電源電圧範囲は前記情報記
憶回路がその記憶情報を保持する情報保持動作をする電
源電圧であることを特徴とする半導体装置。 - 【請求項４】請求項１から３のいずれかにおいて、前記
回路ブロックは、前記第２電源電圧範囲のほうが前記第
１電源電圧範囲より消費電流が小さいことを特徴とする
半導体装置。
Priority Applications (8)
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|---|---|---|---|
| JP1029803A JP2914989B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
| US07/366,869 US5297097A (en) | 1988-06-17 | 1989-06-14 | Large scale integrated circuit for low voltage operation |
| KR1019890008373A KR0156542B1 (ko) | 1988-06-17 | 1989-06-17 | 반도체장치 |
| US07/838,505 US5262999A (en) | 1988-06-17 | 1992-03-24 | Large scale integrated circuit for low voltage operation |
| US08/104,508 US5526313A (en) | 1988-06-17 | 1993-08-10 | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| KR1019980014893A KR0174818B1 (ko) | 1988-06-17 | 1998-04-27 | 반도체장치 |
| US09/095,101 USRE37593E1 (en) | 1988-06-17 | 1998-06-10 | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US09/864,338 USRE40132E1 (en) | 1988-06-17 | 2001-05-25 | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
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| JP36901298A Division JP3238134B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
| JP10369014A Division JPH11250663A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
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|---|---|---|---|---|
| JP2972384B2 (ja) * | 1991-06-06 | 1999-11-08 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
| JP2003022672A (ja) * | 2001-07-10 | 2003-01-24 | Sharp Corp | 半導体記憶装置、携帯電子機器及び着脱式記憶装置 |
| CN101569101B (zh) * | 2006-12-26 | 2014-05-14 | 瑞萨电子株式会社 | Cmos电路和半导体器件 |
-
1989
- 1989-02-10 JP JP1029803A patent/JP2914989B2/ja not_active Expired - Lifetime
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| JPH02210688A (ja) | 1990-08-22 |
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