JP2914321B2 - 異常検出回路 - Google Patents
異常検出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号処
理装置におけるフレームパルス信号の異常検出回路の分
野に関する。
理装置におけるフレームパルス信号の異常検出回路の分
野に関する。
【０００２】
【従来の技術】従来、このような異常検出回路として
は、特開平６−２８０５４号公報に示すような異常監視
回路がある。図７にこの異常監視回路の要部構成を示
す。異常監視回路３０は、フレームパルス信号ＦＰが流
れる信号線をロード入力端ＬＤに接続するとともに、ク
ロック信号ＣＬＫが流れる信号線をクロック入力端ＣＫ
に接続するカウンタ３１と、フレームパルス信号ＦＰが
流れる信号線を一方入力端Ｉａに接続するとともに、カ
ウンタ３１の出力端Ｃを他方入力端Ｉｂに接続する比較
回路３２とから構成されている。
は、特開平６−２８０５４号公報に示すような異常監視
回路がある。図７にこの異常監視回路の要部構成を示
す。異常監視回路３０は、フレームパルス信号ＦＰが流
れる信号線をロード入力端ＬＤに接続するとともに、ク
ロック信号ＣＬＫが流れる信号線をクロック入力端ＣＫ
に接続するカウンタ３１と、フレームパルス信号ＦＰが
流れる信号線を一方入力端Ｉａに接続するとともに、カ
ウンタ３１の出力端Ｃを他方入力端Ｉｂに接続する比較
回路３２とから構成されている。
【０００３】カウンタ３１は、ロード入力端ＬＤから入
力されるフレームパルス信号ＦＰの入力タイミング（例
えば、パルス立ち上がりタイミング）を計数動作の開始
点として、クロック入力端ＣＫから入力されるクロック
信号ＣＬＫのパルス数をフレームパルス信号ＦＰの周期
に相当する分だけ計数し、計数値がカウンタ３１の計数
最大値となったときに出力端Ｃからハイレベル（以下、
ハイレベルを“Ｈ”、ローレベルを“Ｌ”と表記する）
のカウントアップ信号ＣUPを出力するものである。比較
回路３２は、一方入力端Ｉａから入力されるフレームパ
ルス信号ＦＰと、他方入力端Ｉｂから入力されるカウン
タ３１のカウントアップ信号ＣUPとを比較し、出力端Ｑ
から一定の周期間隔で正しくフレームパルス信号ＦＰが
送られてきているか否かを判断するための比較信号ＣＭ
Ｐを出力するものである。
力されるフレームパルス信号ＦＰの入力タイミング（例
えば、パルス立ち上がりタイミング）を計数動作の開始
点として、クロック入力端ＣＫから入力されるクロック
信号ＣＬＫのパルス数をフレームパルス信号ＦＰの周期
に相当する分だけ計数し、計数値がカウンタ３１の計数
最大値となったときに出力端Ｃからハイレベル（以下、
ハイレベルを“Ｈ”、ローレベルを“Ｌ”と表記する）
のカウントアップ信号ＣUPを出力するものである。比較
回路３２は、一方入力端Ｉａから入力されるフレームパ
ルス信号ＦＰと、他方入力端Ｉｂから入力されるカウン
タ３１のカウントアップ信号ＣUPとを比較し、出力端Ｑ
から一定の周期間隔で正しくフレームパルス信号ＦＰが
送られてきているか否かを判断するための比較信号ＣＭ
Ｐを出力するものである。
【０００４】以下、異常監視回路３０の動作例を図８に
基づいて説明する。カウンタ３１は、例えば、フレーム
パルス信号ＦＰ（同図（ｂ）参照）のパルス立ち上がり
タイミングに基づいて計数初期値が設定されるととも
に、クロック信号ＣＬＫ（同図（ａ）参照）のパルス数
の計数動作を開始する。この計数初期値は、入力される
フレームパルス信号ＦＰの周期におけるクロック信号Ｃ
ＬＫのパルス数から設定される値であり、クロック信号
ＣＬＫのパルス立ち上がりを検出する毎に、この計数初
期値を＋１ずつ加算し、計数値が最大計数値に達した時
点でカウントアップ信号ＣUP（同図（ｃ）参照）を出力
する。
基づいて説明する。カウンタ３１は、例えば、フレーム
パルス信号ＦＰ（同図（ｂ）参照）のパルス立ち上がり
タイミングに基づいて計数初期値が設定されるととも
に、クロック信号ＣＬＫ（同図（ａ）参照）のパルス数
の計数動作を開始する。この計数初期値は、入力される
フレームパルス信号ＦＰの周期におけるクロック信号Ｃ
ＬＫのパルス数から設定される値であり、クロック信号
ＣＬＫのパルス立ち上がりを検出する毎に、この計数初
期値を＋１ずつ加算し、計数値が最大計数値に達した時
点でカウントアップ信号ＣUP（同図（ｃ）参照）を出力
する。
【０００５】すなわち、フレームパルス信号ＦＰが正常
であれば、フレームパルス信号ＦＰのパルス立ち上がり
タイミングとカウンタ３１からカウントアップ信号ＣUP
が出力されるタイミングとは一致することになる。そこ
で、フレームパルス信号ＦＰとカウントアップ信号ＣUP
とを比較回路３２によって比較し、一致していれば、そ
の比較結果を示す比較信号ＣＭＰ（同図（ｄ）参照）を
“Ｈ”とし、不一致であれば、“Ｌ”とすることによっ
て、フレームパルス信号ＦＰを検出したタイミングで比
較信号ＣＭＰを参照すれば、フレームパルス信号ＦＰの
正常または異常を検出することができる。
であれば、フレームパルス信号ＦＰのパルス立ち上がり
タイミングとカウンタ３１からカウントアップ信号ＣUP
が出力されるタイミングとは一致することになる。そこ
で、フレームパルス信号ＦＰとカウントアップ信号ＣUP
とを比較回路３２によって比較し、一致していれば、そ
の比較結果を示す比較信号ＣＭＰ（同図（ｄ）参照）を
“Ｈ”とし、不一致であれば、“Ｌ”とすることによっ
て、フレームパルス信号ＦＰを検出したタイミングで比
較信号ＣＭＰを参照すれば、フレームパルス信号ＦＰの
正常または異常を検出することができる。
【０００６】例えば、同図中、白抜き矢印Ｘで示すよう
に、本来発生することないタイミングでフレームパルス
信号ＦＰが発生した場合には、フレームパルス信号ＦＰ
のパルス立ち上がりタイミングとカウンタ３１からカウ
ントアップ信号ＣUPが出力されるタイミングとは不一致
であるため、比較信号ＣＭＰが“Ｌ”となり、このとき
のフレームパルス信号ＦＰが異常であることを検出でき
る。
に、本来発生することないタイミングでフレームパルス
信号ＦＰが発生した場合には、フレームパルス信号ＦＰ
のパルス立ち上がりタイミングとカウンタ３１からカウ
ントアップ信号ＣUPが出力されるタイミングとは不一致
であるため、比較信号ＣＭＰが“Ｌ”となり、このとき
のフレームパルス信号ＦＰが異常であることを検出でき
る。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の異常監視回路３０にあっては、フレームパル
ス信号ＦＰが入力されると、入力タイミングに基づいて
無条件にカウンタ３１による計数動作を開始するように
なっていたため、例えば、フレームパルス信号ＦＰのパ
ルス立ち上がり点が正常パターンからズレているような
異常パルス信号を受信した場合、カウンタ３１の計数開
始点もズレて、カウンタ３１はフレームパルス信号ＦＰ
の出力タイミングと一致したタイミングで正しくカウン
トアップ信号ＣUPの出力を行うことができなくなる。
うな従来の異常監視回路３０にあっては、フレームパル
ス信号ＦＰが入力されると、入力タイミングに基づいて
無条件にカウンタ３１による計数動作を開始するように
なっていたため、例えば、フレームパルス信号ＦＰのパ
ルス立ち上がり点が正常パターンからズレているような
異常パルス信号を受信した場合、カウンタ３１の計数開
始点もズレて、カウンタ３１はフレームパルス信号ＦＰ
の出力タイミングと一致したタイミングで正しくカウン
トアップ信号ＣUPの出力を行うことができなくなる。
【０００８】このように、カウンタ３１からのカウント
アップ信号ＣUPの出力タイミングがズレてしまった場
合、次に、正しいタイミングで入力されるフレームパル
ス信号ＦＰの正常パルス信号を受信し、ズレた計数開始
点を正しい計数開始点に補正するまでの間は、仮に正常
パルス信号を受信しても正常パルス信号である旨を検出
することができず、誤って異常パルス信号であると誤検
出してしまうという問題点があった。
アップ信号ＣUPの出力タイミングがズレてしまった場
合、次に、正しいタイミングで入力されるフレームパル
ス信号ＦＰの正常パルス信号を受信し、ズレた計数開始
点を正しい計数開始点に補正するまでの間は、仮に正常
パルス信号を受信しても正常パルス信号である旨を検出
することができず、誤って異常パルス信号であると誤検
出してしまうという問題点があった。
【０００９】また、特殊な例として、フレームパルス信
号ＦＰのパルス立ち上がり点が正常パルス信号と一致し
ているが、パルス立ち下がり点が遅れたパルス幅の異な
る異常パルス信号を受信した場合には、異常監視回路３
０では、異常パルス信号を受信したにもかかわらず、パ
ルス立ち上がり点が一致しているため、正常パルス信号
であると誤検出することになる。さらに、フレームパル
ス信号ＦＰが連続断となった場合には、カウンタ３１は
計数初期値に基づく計数動作を行うことができないた
め、フレームパルス信号ＦＰの周期とは無関係の周期で
計数動作を行ってしまい、フレームパルス信号ＦＰの異
常検出ができなくなるという問題点があった。
号ＦＰのパルス立ち上がり点が正常パルス信号と一致し
ているが、パルス立ち下がり点が遅れたパルス幅の異な
る異常パルス信号を受信した場合には、異常監視回路３
０では、異常パルス信号を受信したにもかかわらず、パ
ルス立ち上がり点が一致しているため、正常パルス信号
であると誤検出することになる。さらに、フレームパル
ス信号ＦＰが連続断となった場合には、カウンタ３１は
計数初期値に基づく計数動作を行うことができないた
め、フレームパルス信号ＦＰの周期とは無関係の周期で
計数動作を行ってしまい、フレームパルス信号ＦＰの異
常検出ができなくなるという問題点があった。
【００１０】本発明の目的は、上記問題点を解決するた
めになされたものであり、フレームパルス信号ＦＰの正
常または異常を素早く、かつ、正確に検出する異常検出
回路を提供することにある。
めになされたものであり、フレームパルス信号ＦＰの正
常または異常を素早く、かつ、正確に検出する異常検出
回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の異常検出回路
は、入力されるフレームパルス信号のパルス形状を、予
め設定された基準パルス形状と比較することで、各パル
ス形状が同一であるか否かを判定する形状比較判定手段
と、形状比較判定手段による比較判定の結果、各パルス
形状が同一であると判定された場合、フレームパルス信
号のパルス立ち上がり（または立ち下がり）タイミング
に基づいて動作を開始し、予め設定された所定時間後に
タイムアップ信号を出力する計時手段と、計時手段から
のタイムアップ信号の出力タイミングがフレームパルス
信号のパルス立ち上がり（または立ち下がり）タイミン
グと不一致のとき、あるいは、形状比較判定手段による
比較判定の結果、フレームパルス信号の形状が基準パル
ス形状と異なるとき、フレームパルス信号ＦＰに異常が
ある旨を検出する異常検出手段とを備えるように構成し
ている。
は、入力されるフレームパルス信号のパルス形状を、予
め設定された基準パルス形状と比較することで、各パル
ス形状が同一であるか否かを判定する形状比較判定手段
と、形状比較判定手段による比較判定の結果、各パルス
形状が同一であると判定された場合、フレームパルス信
号のパルス立ち上がり（または立ち下がり）タイミング
に基づいて動作を開始し、予め設定された所定時間後に
タイムアップ信号を出力する計時手段と、計時手段から
のタイムアップ信号の出力タイミングがフレームパルス
信号のパルス立ち上がり（または立ち下がり）タイミン
グと不一致のとき、あるいは、形状比較判定手段による
比較判定の結果、フレームパルス信号の形状が基準パル
ス形状と異なるとき、フレームパルス信号ＦＰに異常が
ある旨を検出する異常検出手段とを備えるように構成し
ている。
【００１２】この場合、形状比較判定手段は、基準動作
信号となるクロック信号に基づいて、フレームパルス信
号の連続したクロックタイミングにおけるパルス値を抽
出するデータ抽出部と、データ抽出部より抽出されたフ
レームパルス信号の値と、予め設定された比較基準とな
る基準パルス形状を表す所定数のビット列の値とをそれ
ぞれ比較し、すべての値が同一であるとき、パルス形状
が同一である旨の比較結果信号を出力し、一方、いずれ
かの値が異なるとき、パルス形状が異なる旨の比較判定
結果信号を出力する比較判定部とを備えるように構成す
ることが有効である。
信号となるクロック信号に基づいて、フレームパルス信
号の連続したクロックタイミングにおけるパルス値を抽
出するデータ抽出部と、データ抽出部より抽出されたフ
レームパルス信号の値と、予め設定された比較基準とな
る基準パルス形状を表す所定数のビット列の値とをそれ
ぞれ比較し、すべての値が同一であるとき、パルス形状
が同一である旨の比較結果信号を出力し、一方、いずれ
かの値が異なるとき、パルス形状が異なる旨の比較判定
結果信号を出力する比較判定部とを備えるように構成す
ることが有効である。
【００１３】また、計時手段は、予め設定された初期計
数値から所定の計数値となるまで、基準動作信号となる
クロック信号のパルス数を計数し、所定の計数値に達し
た時点で前記タイムアップ信号を出力するカウンタと、
カウンタによる初期計数値から所定の計数値までの計数
時間がフレームパルス信号の周期と等しくなるように前
記カウンタの初期計数値を設定する初期値設定部とを有
することが好ましく、さらに、計時手段は、形状比較判
定手段から出力される比較判定結果信号に基づいてパル
ス形状が同一である場合、前記カウンタの計数値を初期
計数値に更新する初期計数値更新手段を設けることが有
効である。
数値から所定の計数値となるまで、基準動作信号となる
クロック信号のパルス数を計数し、所定の計数値に達し
た時点で前記タイムアップ信号を出力するカウンタと、
カウンタによる初期計数値から所定の計数値までの計数
時間がフレームパルス信号の周期と等しくなるように前
記カウンタの初期計数値を設定する初期値設定部とを有
することが好ましく、さらに、計時手段は、形状比較判
定手段から出力される比較判定結果信号に基づいてパル
ス形状が同一である場合、前記カウンタの計数値を初期
計数値に更新する初期計数値更新手段を設けることが有
効である。
【００１４】そして、異常検出手段は、フレームパルス
信号と計時手段からのタイムアップ信号との論理積を求
める第一論理積回路と、形状比較判定手段からの比較判
定結果信号と計時手段からのタイムアップ信号との論理
積を求める第二論理積回路とを有することが有効であ
る。
信号と計時手段からのタイムアップ信号との論理積を求
める第一論理積回路と、形状比較判定手段からの比較判
定結果信号と計時手段からのタイムアップ信号との論理
積を求める第二論理積回路とを有することが有効であ
る。
【００１５】
【発明の実施の形態】以下、図示した一実施例に基づい
て、本発明を詳細に説明する。図１は、本実施例におけ
る異常検出回路の概略構成を示す図である。本実施例に
おける異常検出回路１は、大別して、形状比較判定手段
となるフレームパルスパターン比較回路２と、計時手段
となるフレームパルス周期カウンタ３と、異常検出手段
となるフレームパルス周期比較回路４とを備えるように
構成している。
て、本発明を詳細に説明する。図１は、本実施例におけ
る異常検出回路の概略構成を示す図である。本実施例に
おける異常検出回路１は、大別して、形状比較判定手段
となるフレームパルスパターン比較回路２と、計時手段
となるフレームパルス周期カウンタ３と、異常検出手段
となるフレームパルス周期比較回路４とを備えるように
構成している。
【００１６】図２は、図１に示す異常検出回路の要部構
成を示す図である。図２に示すように、フレームパルス
パターン比較回路２は、データ抽出部となるシフトレジ
スタ５と、比較判定部となるコンパレータ６とを備え、
フレームパルス周期カウンタ３は、カウンタ７と、初期
値設定部８と、初期計数値更新手段となるオアゲート９
およびアンドゲート１０とを備え、フレームパルス周期
比較回路４は、第一論理回路となるアンドゲート１１と
第二論理回路となるアンドゲート１２とを備えている。
成を示す図である。図２に示すように、フレームパルス
パターン比較回路２は、データ抽出部となるシフトレジ
スタ５と、比較判定部となるコンパレータ６とを備え、
フレームパルス周期カウンタ３は、カウンタ７と、初期
値設定部８と、初期計数値更新手段となるオアゲート９
およびアンドゲート１０とを備え、フレームパルス周期
比較回路４は、第一論理回路となるアンドゲート１１と
第二論理回路となるアンドゲート１２とを備えている。
【００１７】なお、本実施例では、フレームパルス信号
ＦＰのパターン形状は３ビットのビット列“０１０”で
表され、フレームパルスパターン比較回路２は１クロッ
クの遅延時間を有するものとする。また、シフトレジス
タ５やカウンタ７等はパルス立ち上がりタイミングを動
作基準点とし、クロック間の動作は同相論理としてい
る。
ＦＰのパターン形状は３ビットのビット列“０１０”で
表され、フレームパルスパターン比較回路２は１クロッ
クの遅延時間を有するものとする。また、シフトレジス
タ５やカウンタ７等はパルス立ち上がりタイミングを動
作基準点とし、クロック間の動作は同相論理としてい
る。
【００１８】フレームパルスパターン比較回路２は、入
力されるフレームパルス信号ＦＰのパルス形状を、予め
設定された基準パルス形状と比較することで、各パルス
形状が同一であるか否かを判定するものである。具体的
には、シフトレジスタ５は、シリアル入力端ＳＩにフレ
ームパルス信号ＦＰを入力するとともに、クロック入力
端ＣＰにクロック信号ＣＬＫを入力し、１クロック分遅
延したフレームパルス信号ＦＰ’を出力端Ｑ0 から出力
し、２クロック分遅延したフレームパルス信号ＦＰ”を
出力端Ｑ1 から出力する。
力されるフレームパルス信号ＦＰのパルス形状を、予め
設定された基準パルス形状と比較することで、各パルス
形状が同一であるか否かを判定するものである。具体的
には、シフトレジスタ５は、シリアル入力端ＳＩにフレ
ームパルス信号ＦＰを入力するとともに、クロック入力
端ＣＰにクロック信号ＣＬＫを入力し、１クロック分遅
延したフレームパルス信号ＦＰ’を出力端Ｑ0 から出力
し、２クロック分遅延したフレームパルス信号ＦＰ”を
出力端Ｑ1 から出力する。
【００１９】コンパレータ６は、フレームパルス信号Ｆ
Ｐをデータ入力端Ａ0 に入力するとともに、シフトレジ
スタ５の出力端Ｑ0 およびＱ1 からの出力をそれぞれデ
ータ入力端Ａ1 およびＡ2 に入力することで、比較対象
となるフレームパルス信号ＦＰのパルス形状を入力し、
さらに、データ入力端Ｂ0 〜Ｂ2 に対して比較基準とな
る基準パルス形状を３ビットのビット列“０１０”で与
えることにより、データ入力端Ａ0 〜Ａ2 に入力される
各データ値とデータ入力端Ｂ0 〜Ｂ2 に入力される各デ
ータ値とをそれぞれ比較し、すべての値が同一であれ
ば、出力端ＥＱからパルス形状が同一である旨を示す
“Ｈ”の比較結果信号ＣＭＰを出力し、一方、いずれか
の値が異なる場合、パルス形状が異なる旨を示す“Ｌ”
の比較判定結果信号ＣＭＰを出力する。
Ｐをデータ入力端Ａ0 に入力するとともに、シフトレジ
スタ５の出力端Ｑ0 およびＱ1 からの出力をそれぞれデ
ータ入力端Ａ1 およびＡ2 に入力することで、比較対象
となるフレームパルス信号ＦＰのパルス形状を入力し、
さらに、データ入力端Ｂ0 〜Ｂ2 に対して比較基準とな
る基準パルス形状を３ビットのビット列“０１０”で与
えることにより、データ入力端Ａ0 〜Ａ2 に入力される
各データ値とデータ入力端Ｂ0 〜Ｂ2 に入力される各デ
ータ値とをそれぞれ比較し、すべての値が同一であれ
ば、出力端ＥＱからパルス形状が同一である旨を示す
“Ｈ”の比較結果信号ＣＭＰを出力し、一方、いずれか
の値が異なる場合、パルス形状が異なる旨を示す“Ｌ”
の比較判定結果信号ＣＭＰを出力する。
【００２０】フレームパルス周期カウンタ３は、フレー
ムパルスパターン比較回路２から出力される比較判定結
果信号ＣＭＰが“Ｈ”となって各パルス形状が同一であ
ると判定された場合、フレームパルス信号ＦＰのパルス
立ち上がりタイミングに基づいて動作を開始し、予め設
定された所定時間後にキャリーアウト信号（タイムアッ
プ信号）ＣUPを出力するものである。具体的には、カウ
ンタ７は、ロード入力端Ｌにオアゲート９からの出力信
号を入力するとともに、クロック入力端ＣＫにクロック
信号ＣＬＫを入力し、ロード入力端Ｌに入力される信号
をトリガとして、初期値設定部８からデータ入力端Ｄ0
〜Ｄn に与えられる初期計数値を＋１ずつ加算していっ
た結果、計数値がカウンタ７の最大計数値に達した時点
でその出力端ＣＯから“Ｈ”のキャリーアウト信号ＣUP
を出力する。
ムパルスパターン比較回路２から出力される比較判定結
果信号ＣＭＰが“Ｈ”となって各パルス形状が同一であ
ると判定された場合、フレームパルス信号ＦＰのパルス
立ち上がりタイミングに基づいて動作を開始し、予め設
定された所定時間後にキャリーアウト信号（タイムアッ
プ信号）ＣUPを出力するものである。具体的には、カウ
ンタ７は、ロード入力端Ｌにオアゲート９からの出力信
号を入力するとともに、クロック入力端ＣＫにクロック
信号ＣＬＫを入力し、ロード入力端Ｌに入力される信号
をトリガとして、初期値設定部８からデータ入力端Ｄ0
〜Ｄn に与えられる初期計数値を＋１ずつ加算していっ
た結果、計数値がカウンタ７の最大計数値に達した時点
でその出力端ＣＯから“Ｈ”のキャリーアウト信号ＣUP
を出力する。
【００２１】初期値設定部８は、カウンタ７による初期
計数値から最大計数値までの計数時間がフレームパルス
信号ＦＰの周期と等しくなるようにカウンタ７の初期計
数値を設定するものである。そして、オアゲート９の一
方入力端には、コンパレータ６の出力信号を入力すると
ともに、他方入力端にはアンドゲート１０の出力信号を
入力する。また、アンドゲート１０の一方入力端には、
コンパレータ６の出力信号の反転信号を入力するととも
に、他方入力端にはカウンタ７の出力端ＣＯからの出力
信号を入力する。
計数値から最大計数値までの計数時間がフレームパルス
信号ＦＰの周期と等しくなるようにカウンタ７の初期計
数値を設定するものである。そして、オアゲート９の一
方入力端には、コンパレータ６の出力信号を入力すると
ともに、他方入力端にはアンドゲート１０の出力信号を
入力する。また、アンドゲート１０の一方入力端には、
コンパレータ６の出力信号の反転信号を入力するととも
に、他方入力端にはカウンタ７の出力端ＣＯからの出力
信号を入力する。
【００２２】これによって、コンパレータ６からパルス
形状が同一である旨を示す“Ｈ”の比較判定結果信号Ｃ
ＭＰが出力された場合、オアゲート９からカウンタ７の
ロード入力端Ｌにトリガ信号を入力し、カウンタ７は現
在の計数値を初期計数値に更新して計数動作を開始す
る。一方、コンパレータ６からパルス形状が異なる旨を
示す“Ｌ”の比較判定結果信号ＣＭＰが出力された場
合、カウンタ７は現在の計数値を変更せずにそのまま計
数動作を実行し、“Ｈ”のキャリーアウト信号ＣUPを出
力した時点で現在の計数値を初期計数値に更新する。す
なわち、フレームパルス信号ＦＰのパターン形状が基準
パルス形状と異なる場合には、前周期における計数開始
点を基準として計数を行う。すなわち、カウンタ７の現
在の計数値が初期計数値に更新されるのは、コンパレー
タ６からの比較判定結果信号ＣＭＰが“Ｈ”となるとき
と、カウンタ７からのキャリーアウト信号ＣUPが“Ｈ”
となるときだけとなる。
形状が同一である旨を示す“Ｈ”の比較判定結果信号Ｃ
ＭＰが出力された場合、オアゲート９からカウンタ７の
ロード入力端Ｌにトリガ信号を入力し、カウンタ７は現
在の計数値を初期計数値に更新して計数動作を開始す
る。一方、コンパレータ６からパルス形状が異なる旨を
示す“Ｌ”の比較判定結果信号ＣＭＰが出力された場
合、カウンタ７は現在の計数値を変更せずにそのまま計
数動作を実行し、“Ｈ”のキャリーアウト信号ＣUPを出
力した時点で現在の計数値を初期計数値に更新する。す
なわち、フレームパルス信号ＦＰのパターン形状が基準
パルス形状と異なる場合には、前周期における計数開始
点を基準として計数を行う。すなわち、カウンタ７の現
在の計数値が初期計数値に更新されるのは、コンパレー
タ６からの比較判定結果信号ＣＭＰが“Ｈ”となるとき
と、カウンタ７からのキャリーアウト信号ＣUPが“Ｈ”
となるときだけとなる。
【００２３】フレームパルス周期比較回路４は、カウン
タ７から出力される“Ｈ”のキャリーアウト信号ＣUPの
出力タイミングとフレームパルス信号ＦＰのパルス立ち
上がりタイミングとが不一致のとき、または、コンパレ
ータ６からの比較判定結果信号ＣＭＰが“Ｌ”であると
きにフレームパルス信号ＦＰに異常がある旨を検出する
ものである。具体的には、アンドゲート１１は、一方入
力端にシフトレジスタ５の出力端Ｑ0 からの出力信号、
すなわちタイミングを合わせるために１クロック遅延し
たフレームパルス信号ＦＰを入力し、他方入力端にカウ
ンタ７からのキャリーアウト信号ＣUPの反転信号を入力
する。そして、アンドゲート１２は、一方入力端にコン
パレータ６からの比較判定結果信号ＣＭＰを入力し、他
方入力端にカウンタ７からのキャリーアウト信号ＣUPを
そのまま入力している。
タ７から出力される“Ｈ”のキャリーアウト信号ＣUPの
出力タイミングとフレームパルス信号ＦＰのパルス立ち
上がりタイミングとが不一致のとき、または、コンパレ
ータ６からの比較判定結果信号ＣＭＰが“Ｌ”であると
きにフレームパルス信号ＦＰに異常がある旨を検出する
ものである。具体的には、アンドゲート１１は、一方入
力端にシフトレジスタ５の出力端Ｑ0 からの出力信号、
すなわちタイミングを合わせるために１クロック遅延し
たフレームパルス信号ＦＰを入力し、他方入力端にカウ
ンタ７からのキャリーアウト信号ＣUPの反転信号を入力
する。そして、アンドゲート１２は、一方入力端にコン
パレータ６からの比較判定結果信号ＣＭＰを入力し、他
方入力端にカウンタ７からのキャリーアウト信号ＣUPを
そのまま入力している。
【００２４】これによって、アンドゲート１１は、カウ
ンタ７からのキャリーアウト信号Ｃ UPが“Ｌ”となるフ
レームパルス信号ＦＰの周期タイミング以外の期間に発
生したフレームパルス信号ＦＰのエラーを検出すること
ができ、正常時は“Ｌ”、異常時には“Ｈ”の出力を行
う。同様に、アンドゲート１２は、カウンタ７からのキ
ャリーアウト信号ＣUPが“Ｈ”となるフレームパルス信
号ＦＰの周期タイミングで発生したフレームパルス信号
ＦＰのエラーを検出することができ、正常時は“Ｈ”、
異常時には“Ｌ”の出力を行う。すなわち、アンドゲー
ト１１からの出力が“Ｈ”となるか、あるいは、アンド
ゲート１２からの出力が“Ｌ”となった場合、フレーム
パルス信号ＦＰに異常がある旨を検出することができ
る。
ンタ７からのキャリーアウト信号Ｃ UPが“Ｌ”となるフ
レームパルス信号ＦＰの周期タイミング以外の期間に発
生したフレームパルス信号ＦＰのエラーを検出すること
ができ、正常時は“Ｌ”、異常時には“Ｈ”の出力を行
う。同様に、アンドゲート１２は、カウンタ７からのキ
ャリーアウト信号ＣUPが“Ｈ”となるフレームパルス信
号ＦＰの周期タイミングで発生したフレームパルス信号
ＦＰのエラーを検出することができ、正常時は“Ｈ”、
異常時には“Ｌ”の出力を行う。すなわち、アンドゲー
ト１１からの出力が“Ｈ”となるか、あるいは、アンド
ゲート１２からの出力が“Ｌ”となった場合、フレーム
パルス信号ＦＰに異常がある旨を検出することができ
る。
【００２５】次に、上述の実施例における異常検出回路
１の動作例を、種々のフレームパルス信号ＦＰに基づい
て図３〜図６を参照しながら説明する。 （正常なフレームパルス信号の場合）図３は、正常なフ
レームパルス信号を受信した場合の各ブロックからの出
力信号を示すタイミング図である。フレームパルス信号
ＦＰが正常である場合には、フレームパルス信号ＦＰ
（同図（ｂ）参照）の入力から１クロック遅れたシフト
レジスタ５の出力端Ｑ0 からの出力信号ＦＰ’（同図
（ｃ）参照）と、コンパレータ６の比較判定結果信号Ｃ
ＭＰ（同図（ｄ）参照）とは共に“Ｈ”となる。このと
き、カウンタ７はフレームパルス信号ＦＰのパルス立ち
上がりタイミングに合わせてキャリーアウト信号Ｃ
UP（同図（ｅ）参照）を“Ｈ”とするので、アンドゲー
ト１１からの出力信号ＤＥ0 （同図（ｆ）参照）は
“Ｌ”、アンドゲート１２からの出力信号ＤＥ1 （同図
（ｇ）参照）は“Ｈ”となってフレームパルス信号ＦＰ
が正常である旨の検出結果を得る。
１の動作例を、種々のフレームパルス信号ＦＰに基づい
て図３〜図６を参照しながら説明する。 （正常なフレームパルス信号の場合）図３は、正常なフ
レームパルス信号を受信した場合の各ブロックからの出
力信号を示すタイミング図である。フレームパルス信号
ＦＰが正常である場合には、フレームパルス信号ＦＰ
（同図（ｂ）参照）の入力から１クロック遅れたシフト
レジスタ５の出力端Ｑ0 からの出力信号ＦＰ’（同図
（ｃ）参照）と、コンパレータ６の比較判定結果信号Ｃ
ＭＰ（同図（ｄ）参照）とは共に“Ｈ”となる。このと
き、カウンタ７はフレームパルス信号ＦＰのパルス立ち
上がりタイミングに合わせてキャリーアウト信号Ｃ
UP（同図（ｅ）参照）を“Ｈ”とするので、アンドゲー
ト１１からの出力信号ＤＥ0 （同図（ｆ）参照）は
“Ｌ”、アンドゲート１２からの出力信号ＤＥ1 （同図
（ｇ）参照）は“Ｈ”となってフレームパルス信号ＦＰ
が正常である旨の検出結果を得る。
【００２６】（パルス抜け異常のあるフレームパルス信
号の場合）図４は、パルス抜け異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Ａに示すように、
フレームパルス信号ＦＰ（同図（ｂ）参照）にパルス抜
け異常が発生した場合、フレームパルス信号ＦＰの入力
から１クロック遅れたシフトレジスタ５の出力端Ｑ 0 か
らの出力信号ＦＰ’（同図（ｃ）参照）は“Ｌ”とな
る。このため、コンパレータ６の比較対象ビット列は
“０００”となって、コンパレータ６の比較判定結果信
号ＣＭＰ（同図（ｄ）参照）は“Ｌ”となる。すると、
カウンタ７は前周期のフレームパルス信号ＦＰの周期タ
イミングに基づいてキャリーアウト信号Ｃ UPを（同図
（ｅ）参照）“Ｈ”とするので、アンドゲート１１から
の出力信号ＤＥ0 （同図（ｆ）参照）は“Ｌ”となって
正常を示すが、アンドゲート１２からの出力信号ＤＥ1
（同図（ｇ）参照）は“Ｌ”となるため、フレームパル
ス信号ＦＰが異常である旨の検出結果を得る。
号の場合）図４は、パルス抜け異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Ａに示すように、
フレームパルス信号ＦＰ（同図（ｂ）参照）にパルス抜
け異常が発生した場合、フレームパルス信号ＦＰの入力
から１クロック遅れたシフトレジスタ５の出力端Ｑ 0 か
らの出力信号ＦＰ’（同図（ｃ）参照）は“Ｌ”とな
る。このため、コンパレータ６の比較対象ビット列は
“０００”となって、コンパレータ６の比較判定結果信
号ＣＭＰ（同図（ｄ）参照）は“Ｌ”となる。すると、
カウンタ７は前周期のフレームパルス信号ＦＰの周期タ
イミングに基づいてキャリーアウト信号Ｃ UPを（同図
（ｅ）参照）“Ｈ”とするので、アンドゲート１１から
の出力信号ＤＥ0 （同図（ｆ）参照）は“Ｌ”となって
正常を示すが、アンドゲート１２からの出力信号ＤＥ1
（同図（ｇ）参照）は“Ｌ”となるため、フレームパル
ス信号ＦＰが異常である旨の検出結果を得る。
【００２７】（パルス発生異常のあるフレームパルス信
号の場合）図５は、パルス発生異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Ｂに示すように、
フレームパルス信号ＦＰ（同図（ｂ）参照）にパルス発
生異常が発生した場合、フレームパルス信号ＦＰの入力
から１クロック遅れたシフトレジスタ５の出力端Ｑ 0 か
らの出力信号ＦＰ’（同図（ｃ）参照）は“Ｈ”とな
る。このため、コンパレータ６の比較対象ビット列は
“０１０”となって、コンパレータ６の比較判定結果信
号ＣＭＰ（同図（ｄ）参照）は“Ｈ”となる。しかし、
このパルス発生タイミングはフレームパルス信号ＦＰに
おける正常な発生タイミングではないため、カウンタ７
からのキャリーアウト信号ＣUP（同図（ｅ）参照）は
“Ｌ”のままである。したがって、アンドゲート１２か
らの出力信号ＤＥ0 （同図（ｆ）参照）は“Ｈ”となっ
て正常を示すが、アンドゲート１１からの出力信号ＤＥ
1 （同図（ｇ）参照）は“Ｈ”となるため、フレームパ
ルス信号ＦＰが異常である旨の検出結果を得る。
号の場合）図５は、パルス発生異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Ｂに示すように、
フレームパルス信号ＦＰ（同図（ｂ）参照）にパルス発
生異常が発生した場合、フレームパルス信号ＦＰの入力
から１クロック遅れたシフトレジスタ５の出力端Ｑ 0 か
らの出力信号ＦＰ’（同図（ｃ）参照）は“Ｈ”とな
る。このため、コンパレータ６の比較対象ビット列は
“０１０”となって、コンパレータ６の比較判定結果信
号ＣＭＰ（同図（ｄ）参照）は“Ｈ”となる。しかし、
このパルス発生タイミングはフレームパルス信号ＦＰに
おける正常な発生タイミングではないため、カウンタ７
からのキャリーアウト信号ＣUP（同図（ｅ）参照）は
“Ｌ”のままである。したがって、アンドゲート１２か
らの出力信号ＤＥ0 （同図（ｆ）参照）は“Ｈ”となっ
て正常を示すが、アンドゲート１１からの出力信号ＤＥ
1 （同図（ｇ）参照）は“Ｈ”となるため、フレームパ
ルス信号ＦＰが異常である旨の検出結果を得る。
【００２８】この場合、コンパレータ６からの比較判定
結果信号ＣＭＰが“Ｈ”となった時点でカウンタ７の初
期計数値が更新されてしまるので、次のフレームパルス
信号ＦＰのパルス立ち上がりタイミングにおいて、カウ
ンタ７からのキャリーアウト信号ＣUPが“Ｌ”、アンド
ゲート１１からの出力信号は“Ｈ”となって、再びフレ
ームパルス信号ＦＰが異常である旨の検出結果を得る。
そして、このときのコンパレータ６からの出力される
“Ｈ”の比較判定結果信号に基づいて、以後、カウンタ
７は正しいタイミングで初期計数値が設定され、フレー
ムパルス信号ＦＰの正常または異常検出を行う。
結果信号ＣＭＰが“Ｈ”となった時点でカウンタ７の初
期計数値が更新されてしまるので、次のフレームパルス
信号ＦＰのパルス立ち上がりタイミングにおいて、カウ
ンタ７からのキャリーアウト信号ＣUPが“Ｌ”、アンド
ゲート１１からの出力信号は“Ｈ”となって、再びフレ
ームパルス信号ＦＰが異常である旨の検出結果を得る。
そして、このときのコンパレータ６からの出力される
“Ｈ”の比較判定結果信号に基づいて、以後、カウンタ
７は正しいタイミングで初期計数値が設定され、フレー
ムパルス信号ＦＰの正常または異常検出を行う。
【００２９】（パルス形状異常のあるフレームパルス信
号の場合）図６は、パルス形状異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Ｃに示すように、
フレームパルス信号ＦＰ（同図（ｂ）参照）にパルス形
状異常が発生した場合、フレームパルス信号ＦＰの入力
から１クロック遅れたシフトレジスタ５の出力端Ｑ 0お
よびＱ1 からの出力信号ＦＰ’（同図（ｃ）参照）およ
びＦＰ”は共に“Ｈ”となる。このため、コンパレータ
６の比較対象ビット列は“０１１”となって、コンパレ
ータ６の比較判定結果信号ＣＭＰ（同図（ｄ）参照）は
“Ｌ”となる。これによって、アンドゲート１２からの
出力信号ＤＥ0 （同図（ｆ）参照）は“Ｌ”となり、フ
レームパルス信号ＦＰが異常である旨の検出結果を得
る。また、この場合の形状異常のパルス発生タイミング
はフレームパルス信号ＦＰにおける正常な発生タイミン
グと一致しているのでカウンタ７からのキャリーアウト
信号ＣUP（同図（ｅ）参照）は“Ｈ”となるが、次のク
ロックタイミングでは“Ｌ”となる。これによって、ア
ンドゲート１１からの出力信号ＤＥ1 （同図（ｇ）参
照）は“Ｈ”となるため、次のクロックタイミングでも
フレームパルス信号ＦＰが異常である旨の検出結果を得
ることができる。
号の場合）図６は、パルス形状異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Ｃに示すように、
フレームパルス信号ＦＰ（同図（ｂ）参照）にパルス形
状異常が発生した場合、フレームパルス信号ＦＰの入力
から１クロック遅れたシフトレジスタ５の出力端Ｑ 0お
よびＱ1 からの出力信号ＦＰ’（同図（ｃ）参照）およ
びＦＰ”は共に“Ｈ”となる。このため、コンパレータ
６の比較対象ビット列は“０１１”となって、コンパレ
ータ６の比較判定結果信号ＣＭＰ（同図（ｄ）参照）は
“Ｌ”となる。これによって、アンドゲート１２からの
出力信号ＤＥ0 （同図（ｆ）参照）は“Ｌ”となり、フ
レームパルス信号ＦＰが異常である旨の検出結果を得
る。また、この場合の形状異常のパルス発生タイミング
はフレームパルス信号ＦＰにおける正常な発生タイミン
グと一致しているのでカウンタ７からのキャリーアウト
信号ＣUP（同図（ｅ）参照）は“Ｈ”となるが、次のク
ロックタイミングでは“Ｌ”となる。これによって、ア
ンドゲート１１からの出力信号ＤＥ1 （同図（ｇ）参
照）は“Ｈ”となるため、次のクロックタイミングでも
フレームパルス信号ＦＰが異常である旨の検出結果を得
ることができる。
【００３０】以上説明したように、本実施例では、フレ
ームパルスパターン比較回路２によって入力されるフレ
ームパルス信号ＦＰのパルス形状をチェックし、基準パ
ルス形状と異なるパルス形状の入力信号を異常と判断す
ることで、仮に、フレームパルス信号ＦＰのパルス立ち
上がり点が正常パターンのパルス立ち上がり点と一致し
ていてもパルス幅が異なっている異常パルス信号を受信
した場合、このフレームパルス信号ＦＰを正常であると
誤検出することはない。また、この場合、例えフレーム
パルスパターン比較回路２において入力されるフレーム
パルス信号ＦＰのパルス形状が正常であっても、カウン
タ７からのキャリーアウト信号ＣUPに基づいて、フレー
ムパルス信号ＦＰのパルス立ち上がりタイミング以外で
発生したパルス信号は異常であると判断するので、フレ
ームパルス信号における正常または異常を検出する際の
誤検出を防止できる。
ームパルスパターン比較回路２によって入力されるフレ
ームパルス信号ＦＰのパルス形状をチェックし、基準パ
ルス形状と異なるパルス形状の入力信号を異常と判断す
ることで、仮に、フレームパルス信号ＦＰのパルス立ち
上がり点が正常パターンのパルス立ち上がり点と一致し
ていてもパルス幅が異なっている異常パルス信号を受信
した場合、このフレームパルス信号ＦＰを正常であると
誤検出することはない。また、この場合、例えフレーム
パルスパターン比較回路２において入力されるフレーム
パルス信号ＦＰのパルス形状が正常であっても、カウン
タ７からのキャリーアウト信号ＣUPに基づいて、フレー
ムパルス信号ＦＰのパルス立ち上がりタイミング以外で
発生したパルス信号は異常であると判断するので、フレ
ームパルス信号における正常または異常を検出する際の
誤検出を防止できる。
【００３１】さらに、カウンタ７は、フレームパルス信
号ＦＰが連続断状態となっても前周期タイミングで計数
動作を継続するようになっているため、無効なフレーム
パルス信号を受信しても、すぐにフレームパルス信号の
正常または異常の検出を行うことができ、フレームパル
ス信号ＦＰの異常を確実に検出することができるまた、
カウンタ７は、異常パルス信号の発生に伴って初期計数
値を誤って更新した場合でも、次のフレームパルス信号
ＦＰの周期で初期計数値を正しく更新するため、フレー
ムパルス信号ＦＰの正常または異常の検出を素早く行う
ことができる。
号ＦＰが連続断状態となっても前周期タイミングで計数
動作を継続するようになっているため、無効なフレーム
パルス信号を受信しても、すぐにフレームパルス信号の
正常または異常の検出を行うことができ、フレームパル
ス信号ＦＰの異常を確実に検出することができるまた、
カウンタ７は、異常パルス信号の発生に伴って初期計数
値を誤って更新した場合でも、次のフレームパルス信号
ＦＰの周期で初期計数値を正しく更新するため、フレー
ムパルス信号ＦＰの正常または異常の検出を素早く行う
ことができる。
【００３２】なお、前述の実施例では、フレームパルス
信号ＦＰのパルス形状を“０１０”の３ビットで表した
場合を例に採り説明したが、この場合のビット数やビッ
トパターンは任意であり、ビット数を増やした場合は、
シフトレジスタ５の段数とコンパレータ６の比較対象ビ
ットとを増やすことによって対応することができる。同
様にして、フレームパルス周期比較回路４において比較
される信号の遅延時間（１クロック）や動作タイミング
点（パルス立ち上がり）、クロック間の動作の同相論理
等も、所望の回路構成に合わせて種々変更可能であるこ
とは言うまでもない。
信号ＦＰのパルス形状を“０１０”の３ビットで表した
場合を例に採り説明したが、この場合のビット数やビッ
トパターンは任意であり、ビット数を増やした場合は、
シフトレジスタ５の段数とコンパレータ６の比較対象ビ
ットとを増やすことによって対応することができる。同
様にして、フレームパルス周期比較回路４において比較
される信号の遅延時間（１クロック）や動作タイミング
点（パルス立ち上がり）、クロック間の動作の同相論理
等も、所望の回路構成に合わせて種々変更可能であるこ
とは言うまでもない。
【００３３】また、前述の実施例では、アンドゲート１
１からの出力信号ＤＥ0 が“Ｈ”のとき、あるいは、ア
ンドゲート１２からの出力信号ＤＥ1 が“Ｌ”のときに
フレームパルス信号ＦＰに異常があるものと判断する場
合を例示しているが、これに限らず、入力極性を変更す
ることにより判定論理を変更してもよい。さらに、アン
ドゲート１１の出力信号ＤＥ0 と、アンドゲート１２の
出力信号ＤＥ1 を反転させた信号とを１個のオアゲート
の入力とすることにより、このオアゲートから出力され
る“Ｈ”の出力信号に基づいて、フレームパルス信号Ｆ
Ｐの異常を検出するように構成してもよい。
１からの出力信号ＤＥ0 が“Ｈ”のとき、あるいは、ア
ンドゲート１２からの出力信号ＤＥ1 が“Ｌ”のときに
フレームパルス信号ＦＰに異常があるものと判断する場
合を例示しているが、これに限らず、入力極性を変更す
ることにより判定論理を変更してもよい。さらに、アン
ドゲート１１の出力信号ＤＥ0 と、アンドゲート１２の
出力信号ＤＥ1 を反転させた信号とを１個のオアゲート
の入力とすることにより、このオアゲートから出力され
る“Ｈ”の出力信号に基づいて、フレームパルス信号Ｆ
Ｐの異常を検出するように構成してもよい。
【００３４】さらに、前述の実施例では、計時手段とな
るフレームパルス周期カウンタ３の機能を、加算型のカ
ウンタ７を用いて実現しているが、減算型のカウンタを
用いてフレームパルス信号ＦＰの周期を得るように構成
してもよく、また、汎用性はなくなるものの、最大計数
値までのカウント期間がフレームパルス信号ＦＰと完全
に一致するカウンタを用いて、ロード入力端Ｌに入力す
るトリガ信号を図示しないリセット端子に入力するよう
に構成することで、初期値設定部８を省略することがで
きる。
るフレームパルス周期カウンタ３の機能を、加算型のカ
ウンタ７を用いて実現しているが、減算型のカウンタを
用いてフレームパルス信号ＦＰの周期を得るように構成
してもよく、また、汎用性はなくなるものの、最大計数
値までのカウント期間がフレームパルス信号ＦＰと完全
に一致するカウンタを用いて、ロード入力端Ｌに入力す
るトリガ信号を図示しないリセット端子に入力するよう
に構成することで、初期値設定部８を省略することがで
きる。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、フレームパルス信号の正常または異常検出を
行う際の誤検出を防止することができる。また、誤検出
によってフレームパルス信号の正常または異常検出を行
うことのできない期間をなくし、フレームパルス信号が
正常であるか異常であるかの検出を素早く行うことがで
きる。
によれば、フレームパルス信号の正常または異常検出を
行う際の誤検出を防止することができる。また、誤検出
によってフレームパルス信号の正常または異常検出を行
うことのできない期間をなくし、フレームパルス信号が
正常であるか異常であるかの検出を素早く行うことがで
きる。
【図１】本実施例における異常検出回路の概略構成を示
す図である。
す図である。
【図２】図１に示す異常検出回路の要部構成を示す図で
ある。
ある。
【図３】正常なフレームパルス信号を受信した場合の各
ブロックからの出力信号を示すタイミング図である。
ブロックからの出力信号を示すタイミング図である。
【図４】パルス抜け異常のあるフレームパルス信号を受
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
【図５】パルス発生異常のあるフレームパルス信号を受
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
【図６】パルス形状異常のあるフレームパルス信号を受
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
【図７】従来の異常監視回路の要部構成を示す図であ
る。
る。
【図８】従来の異常監視回路の動作例を説明するための
タイミング図である。
タイミング図である。
１ 異常検出回路 ２ フレームパルスパターン比較回路（形状比較判定
手段） ３ フレームパルス周期カウンタ（計時手段） ４ フレームパルス周期比較回路（異常検出手段） ５ シフトレジスタ（データ抽出部） ６ コンパレータ（比較判定部） ７ カウンタ ８ 初期値設定部 ９ オアゲート １０ アンドゲート １１ アンドゲート（第一論理回路） １２ アンドゲート（第二論理回路）
手段） ３ フレームパルス周期カウンタ（計時手段） ４ フレームパルス周期比較回路（異常検出手段） ５ シフトレジスタ（データ抽出部） ６ コンパレータ（比較判定部） ７ カウンタ ８ 初期値設定部 ９ オアゲート １０ アンドゲート １１ アンドゲート（第一論理回路） １２ アンドゲート（第二論理回路）
Claims (5)
- 【請求項１】 入力信号となるフレームパルス信号のパ
ルス形状を、予め設定された基準パルス形状と比較し、
これら各パルス形状が同一であるか否かを判定する形状
比較判定手段と、 前記形状比較判定手段による比較判定の結果、各パルス
形状が同一であると判定された場合、フレームパルス信
号の入力タイミングから動作を開始し、予め設定された
所定時間後にタイムアップ信号を出力する計時手段と、 前記計時手段からのタイムアップ信号の出力タイミング
がフレームパルス信号の入力タイミングと不一致のと
き、または、前記形状比較判定手段による比較判定の結
果、フレームパルス信号の形状が基準パルス形状と異な
るとき、フレームパルス信号に異常がある旨を検出する
異常検出手段とを具備することを特徴とする異常検出回
路。 - 【請求項２】 前記形状比較判定手段は、基準動作信号
となるクロック信号に基づいて、フレームパルス信号の
連続したクロックタイミングにおけるパルス値を抽出す
るデータ抽出部と、 前記データ抽出部より抽出されたフレームパルス信号の
値と、予め設定された比較基準となる基準パルス形状を
表す所定数のビット列の値とをそれぞれ比較し、すべて
の値が同一であるとき、パルス形状が同一である旨の比
較結果信号を出力し、一方、いずれかの値が異なると
き、パルス形状が異なる旨の比較判定結果信号を出力す
る比較判定部とを具備することを特徴とする請求項１記
載の異常検出回路。 - 【請求項３】 前記計時手段は、予め設定された初期計
数値から所定の計数値となるまで、基準動作信号となる
クロック信号のパルス数を計数し、所定の計数値に達し
た時点で前記タイムアップ信号を出力するカウンタと、 前記カウンタによる初期計数値から所定の計数値までの
計数時間がフレームパルス信号の周期と等しくなるよう
に前記カウンタの初期計数値を設定する初期値設定部と
を具備することを特徴とする請求項１または２記載の異
常検出回路。 - 【請求項４】 前記計時手段は、前記形状比較判定手段
から出力される比較判定結果信号に基づいてパルス形状
が同一である場合、前記カウンタの計数値を初期計数値
に更新する初期計数値更新手段を具備することを特徴と
する請求項３記載の異常検出回路。 - 【請求項５】 前記異常検出手段は、フレームパルス信
号と前記計時手段からのタイムアップ信号との論理積を
求める第一論理積回路と、 前記形状比較判定手段からの比較判定結果信号と前記計
時手段からのタイムアップ信号との論理積を求める第二
論理積回路とを具備することを特徴とする請求項１〜４
記載の異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258021A JP2914321B2 (ja) | 1996-09-30 | 1996-09-30 | 異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258021A JP2914321B2 (ja) | 1996-09-30 | 1996-09-30 | 異常検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10105439A JPH10105439A (ja) | 1998-04-24 |
| JP2914321B2 true JP2914321B2 (ja) | 1999-06-28 |
Family
ID=17314436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8258021A Expired - Fee Related JP2914321B2 (ja) | 1996-09-30 | 1996-09-30 | 異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914321B2 (ja) |
-
1996
- 1996-09-30 JP JP8258021A patent/JP2914321B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10105439A (ja) | 1998-04-24 |
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