JP2914321B2 - 異常検出回路 - Google Patents
異常検出回路Info
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- JP2914321B2 JP2914321B2 JP8258021A JP25802196A JP2914321B2 JP 2914321 B2 JP2914321 B2 JP 2914321B2 JP 8258021 A JP8258021 A JP 8258021A JP 25802196 A JP25802196 A JP 25802196A JP 2914321 B2 JP2914321 B2 JP 2914321B2
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Description
【0001】
【発明の属する技術分野】本発明は、ディジタル信号処
理装置におけるフレームパルス信号の異常検出回路の分
野に関する。
理装置におけるフレームパルス信号の異常検出回路の分
野に関する。
【0002】
【従来の技術】従来、このような異常検出回路として
は、特開平6−28054号公報に示すような異常監視
回路がある。図7にこの異常監視回路の要部構成を示
す。異常監視回路30は、フレームパルス信号FPが流
れる信号線をロード入力端LDに接続するとともに、ク
ロック信号CLKが流れる信号線をクロック入力端CK
に接続するカウンタ31と、フレームパルス信号FPが
流れる信号線を一方入力端Iaに接続するとともに、カ
ウンタ31の出力端Cを他方入力端Ibに接続する比較
回路32とから構成されている。
は、特開平6−28054号公報に示すような異常監視
回路がある。図7にこの異常監視回路の要部構成を示
す。異常監視回路30は、フレームパルス信号FPが流
れる信号線をロード入力端LDに接続するとともに、ク
ロック信号CLKが流れる信号線をクロック入力端CK
に接続するカウンタ31と、フレームパルス信号FPが
流れる信号線を一方入力端Iaに接続するとともに、カ
ウンタ31の出力端Cを他方入力端Ibに接続する比較
回路32とから構成されている。
【0003】カウンタ31は、ロード入力端LDから入
力されるフレームパルス信号FPの入力タイミング(例
えば、パルス立ち上がりタイミング)を計数動作の開始
点として、クロック入力端CKから入力されるクロック
信号CLKのパルス数をフレームパルス信号FPの周期
に相当する分だけ計数し、計数値がカウンタ31の計数
最大値となったときに出力端Cからハイレベル(以下、
ハイレベルを“H”、ローレベルを“L”と表記する)
のカウントアップ信号CUPを出力するものである。比較
回路32は、一方入力端Iaから入力されるフレームパ
ルス信号FPと、他方入力端Ibから入力されるカウン
タ31のカウントアップ信号CUPとを比較し、出力端Q
から一定の周期間隔で正しくフレームパルス信号FPが
送られてきているか否かを判断するための比較信号CM
Pを出力するものである。
力されるフレームパルス信号FPの入力タイミング(例
えば、パルス立ち上がりタイミング)を計数動作の開始
点として、クロック入力端CKから入力されるクロック
信号CLKのパルス数をフレームパルス信号FPの周期
に相当する分だけ計数し、計数値がカウンタ31の計数
最大値となったときに出力端Cからハイレベル(以下、
ハイレベルを“H”、ローレベルを“L”と表記する)
のカウントアップ信号CUPを出力するものである。比較
回路32は、一方入力端Iaから入力されるフレームパ
ルス信号FPと、他方入力端Ibから入力されるカウン
タ31のカウントアップ信号CUPとを比較し、出力端Q
から一定の周期間隔で正しくフレームパルス信号FPが
送られてきているか否かを判断するための比較信号CM
Pを出力するものである。
【0004】以下、異常監視回路30の動作例を図8に
基づいて説明する。カウンタ31は、例えば、フレーム
パルス信号FP(同図(b)参照)のパルス立ち上がり
タイミングに基づいて計数初期値が設定されるととも
に、クロック信号CLK(同図(a)参照)のパルス数
の計数動作を開始する。この計数初期値は、入力される
フレームパルス信号FPの周期におけるクロック信号C
LKのパルス数から設定される値であり、クロック信号
CLKのパルス立ち上がりを検出する毎に、この計数初
期値を+1ずつ加算し、計数値が最大計数値に達した時
点でカウントアップ信号CUP(同図(c)参照)を出力
する。
基づいて説明する。カウンタ31は、例えば、フレーム
パルス信号FP(同図(b)参照)のパルス立ち上がり
タイミングに基づいて計数初期値が設定されるととも
に、クロック信号CLK(同図(a)参照)のパルス数
の計数動作を開始する。この計数初期値は、入力される
フレームパルス信号FPの周期におけるクロック信号C
LKのパルス数から設定される値であり、クロック信号
CLKのパルス立ち上がりを検出する毎に、この計数初
期値を+1ずつ加算し、計数値が最大計数値に達した時
点でカウントアップ信号CUP(同図(c)参照)を出力
する。
【0005】すなわち、フレームパルス信号FPが正常
であれば、フレームパルス信号FPのパルス立ち上がり
タイミングとカウンタ31からカウントアップ信号CUP
が出力されるタイミングとは一致することになる。そこ
で、フレームパルス信号FPとカウントアップ信号CUP
とを比較回路32によって比較し、一致していれば、そ
の比較結果を示す比較信号CMP(同図(d)参照)を
“H”とし、不一致であれば、“L”とすることによっ
て、フレームパルス信号FPを検出したタイミングで比
較信号CMPを参照すれば、フレームパルス信号FPの
正常または異常を検出することができる。
であれば、フレームパルス信号FPのパルス立ち上がり
タイミングとカウンタ31からカウントアップ信号CUP
が出力されるタイミングとは一致することになる。そこ
で、フレームパルス信号FPとカウントアップ信号CUP
とを比較回路32によって比較し、一致していれば、そ
の比較結果を示す比較信号CMP(同図(d)参照)を
“H”とし、不一致であれば、“L”とすることによっ
て、フレームパルス信号FPを検出したタイミングで比
較信号CMPを参照すれば、フレームパルス信号FPの
正常または異常を検出することができる。
【0006】例えば、同図中、白抜き矢印Xで示すよう
に、本来発生することないタイミングでフレームパルス
信号FPが発生した場合には、フレームパルス信号FP
のパルス立ち上がりタイミングとカウンタ31からカウ
ントアップ信号CUPが出力されるタイミングとは不一致
であるため、比較信号CMPが“L”となり、このとき
のフレームパルス信号FPが異常であることを検出でき
る。
に、本来発生することないタイミングでフレームパルス
信号FPが発生した場合には、フレームパルス信号FP
のパルス立ち上がりタイミングとカウンタ31からカウ
ントアップ信号CUPが出力されるタイミングとは不一致
であるため、比較信号CMPが“L”となり、このとき
のフレームパルス信号FPが異常であることを検出でき
る。
【0007】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の異常監視回路30にあっては、フレームパル
ス信号FPが入力されると、入力タイミングに基づいて
無条件にカウンタ31による計数動作を開始するように
なっていたため、例えば、フレームパルス信号FPのパ
ルス立ち上がり点が正常パターンからズレているような
異常パルス信号を受信した場合、カウンタ31の計数開
始点もズレて、カウンタ31はフレームパルス信号FP
の出力タイミングと一致したタイミングで正しくカウン
トアップ信号CUPの出力を行うことができなくなる。
うな従来の異常監視回路30にあっては、フレームパル
ス信号FPが入力されると、入力タイミングに基づいて
無条件にカウンタ31による計数動作を開始するように
なっていたため、例えば、フレームパルス信号FPのパ
ルス立ち上がり点が正常パターンからズレているような
異常パルス信号を受信した場合、カウンタ31の計数開
始点もズレて、カウンタ31はフレームパルス信号FP
の出力タイミングと一致したタイミングで正しくカウン
トアップ信号CUPの出力を行うことができなくなる。
【0008】このように、カウンタ31からのカウント
アップ信号CUPの出力タイミングがズレてしまった場
合、次に、正しいタイミングで入力されるフレームパル
ス信号FPの正常パルス信号を受信し、ズレた計数開始
点を正しい計数開始点に補正するまでの間は、仮に正常
パルス信号を受信しても正常パルス信号である旨を検出
することができず、誤って異常パルス信号であると誤検
出してしまうという問題点があった。
アップ信号CUPの出力タイミングがズレてしまった場
合、次に、正しいタイミングで入力されるフレームパル
ス信号FPの正常パルス信号を受信し、ズレた計数開始
点を正しい計数開始点に補正するまでの間は、仮に正常
パルス信号を受信しても正常パルス信号である旨を検出
することができず、誤って異常パルス信号であると誤検
出してしまうという問題点があった。
【0009】また、特殊な例として、フレームパルス信
号FPのパルス立ち上がり点が正常パルス信号と一致し
ているが、パルス立ち下がり点が遅れたパルス幅の異な
る異常パルス信号を受信した場合には、異常監視回路3
0では、異常パルス信号を受信したにもかかわらず、パ
ルス立ち上がり点が一致しているため、正常パルス信号
であると誤検出することになる。さらに、フレームパル
ス信号FPが連続断となった場合には、カウンタ31は
計数初期値に基づく計数動作を行うことができないた
め、フレームパルス信号FPの周期とは無関係の周期で
計数動作を行ってしまい、フレームパルス信号FPの異
常検出ができなくなるという問題点があった。
号FPのパルス立ち上がり点が正常パルス信号と一致し
ているが、パルス立ち下がり点が遅れたパルス幅の異な
る異常パルス信号を受信した場合には、異常監視回路3
0では、異常パルス信号を受信したにもかかわらず、パ
ルス立ち上がり点が一致しているため、正常パルス信号
であると誤検出することになる。さらに、フレームパル
ス信号FPが連続断となった場合には、カウンタ31は
計数初期値に基づく計数動作を行うことができないた
め、フレームパルス信号FPの周期とは無関係の周期で
計数動作を行ってしまい、フレームパルス信号FPの異
常検出ができなくなるという問題点があった。
【0010】本発明の目的は、上記問題点を解決するた
めになされたものであり、フレームパルス信号FPの正
常または異常を素早く、かつ、正確に検出する異常検出
回路を提供することにある。
めになされたものであり、フレームパルス信号FPの正
常または異常を素早く、かつ、正確に検出する異常検出
回路を提供することにある。
【0011】
【課題を解決するための手段】本発明の異常検出回路
は、入力されるフレームパルス信号のパルス形状を、予
め設定された基準パルス形状と比較することで、各パル
ス形状が同一であるか否かを判定する形状比較判定手段
と、形状比較判定手段による比較判定の結果、各パルス
形状が同一であると判定された場合、フレームパルス信
号のパルス立ち上がり(または立ち下がり)タイミング
に基づいて動作を開始し、予め設定された所定時間後に
タイムアップ信号を出力する計時手段と、計時手段から
のタイムアップ信号の出力タイミングがフレームパルス
信号のパルス立ち上がり(または立ち下がり)タイミン
グと不一致のとき、あるいは、形状比較判定手段による
比較判定の結果、フレームパルス信号の形状が基準パル
ス形状と異なるとき、フレームパルス信号FPに異常が
ある旨を検出する異常検出手段とを備えるように構成し
ている。
は、入力されるフレームパルス信号のパルス形状を、予
め設定された基準パルス形状と比較することで、各パル
ス形状が同一であるか否かを判定する形状比較判定手段
と、形状比較判定手段による比較判定の結果、各パルス
形状が同一であると判定された場合、フレームパルス信
号のパルス立ち上がり(または立ち下がり)タイミング
に基づいて動作を開始し、予め設定された所定時間後に
タイムアップ信号を出力する計時手段と、計時手段から
のタイムアップ信号の出力タイミングがフレームパルス
信号のパルス立ち上がり(または立ち下がり)タイミン
グと不一致のとき、あるいは、形状比較判定手段による
比較判定の結果、フレームパルス信号の形状が基準パル
ス形状と異なるとき、フレームパルス信号FPに異常が
ある旨を検出する異常検出手段とを備えるように構成し
ている。
【0012】この場合、形状比較判定手段は、基準動作
信号となるクロック信号に基づいて、フレームパルス信
号の連続したクロックタイミングにおけるパルス値を抽
出するデータ抽出部と、データ抽出部より抽出されたフ
レームパルス信号の値と、予め設定された比較基準とな
る基準パルス形状を表す所定数のビット列の値とをそれ
ぞれ比較し、すべての値が同一であるとき、パルス形状
が同一である旨の比較結果信号を出力し、一方、いずれ
かの値が異なるとき、パルス形状が異なる旨の比較判定
結果信号を出力する比較判定部とを備えるように構成す
ることが有効である。
信号となるクロック信号に基づいて、フレームパルス信
号の連続したクロックタイミングにおけるパルス値を抽
出するデータ抽出部と、データ抽出部より抽出されたフ
レームパルス信号の値と、予め設定された比較基準とな
る基準パルス形状を表す所定数のビット列の値とをそれ
ぞれ比較し、すべての値が同一であるとき、パルス形状
が同一である旨の比較結果信号を出力し、一方、いずれ
かの値が異なるとき、パルス形状が異なる旨の比較判定
結果信号を出力する比較判定部とを備えるように構成す
ることが有効である。
【0013】また、計時手段は、予め設定された初期計
数値から所定の計数値となるまで、基準動作信号となる
クロック信号のパルス数を計数し、所定の計数値に達し
た時点で前記タイムアップ信号を出力するカウンタと、
カウンタによる初期計数値から所定の計数値までの計数
時間がフレームパルス信号の周期と等しくなるように前
記カウンタの初期計数値を設定する初期値設定部とを有
することが好ましく、さらに、計時手段は、形状比較判
定手段から出力される比較判定結果信号に基づいてパル
ス形状が同一である場合、前記カウンタの計数値を初期
計数値に更新する初期計数値更新手段を設けることが有
効である。
数値から所定の計数値となるまで、基準動作信号となる
クロック信号のパルス数を計数し、所定の計数値に達し
た時点で前記タイムアップ信号を出力するカウンタと、
カウンタによる初期計数値から所定の計数値までの計数
時間がフレームパルス信号の周期と等しくなるように前
記カウンタの初期計数値を設定する初期値設定部とを有
することが好ましく、さらに、計時手段は、形状比較判
定手段から出力される比較判定結果信号に基づいてパル
ス形状が同一である場合、前記カウンタの計数値を初期
計数値に更新する初期計数値更新手段を設けることが有
効である。
【0014】そして、異常検出手段は、フレームパルス
信号と計時手段からのタイムアップ信号との論理積を求
める第一論理積回路と、形状比較判定手段からの比較判
定結果信号と計時手段からのタイムアップ信号との論理
積を求める第二論理積回路とを有することが有効であ
る。
信号と計時手段からのタイムアップ信号との論理積を求
める第一論理積回路と、形状比較判定手段からの比較判
定結果信号と計時手段からのタイムアップ信号との論理
積を求める第二論理積回路とを有することが有効であ
る。
【0015】
【発明の実施の形態】以下、図示した一実施例に基づい
て、本発明を詳細に説明する。図1は、本実施例におけ
る異常検出回路の概略構成を示す図である。本実施例に
おける異常検出回路1は、大別して、形状比較判定手段
となるフレームパルスパターン比較回路2と、計時手段
となるフレームパルス周期カウンタ3と、異常検出手段
となるフレームパルス周期比較回路4とを備えるように
構成している。
て、本発明を詳細に説明する。図1は、本実施例におけ
る異常検出回路の概略構成を示す図である。本実施例に
おける異常検出回路1は、大別して、形状比較判定手段
となるフレームパルスパターン比較回路2と、計時手段
となるフレームパルス周期カウンタ3と、異常検出手段
となるフレームパルス周期比較回路4とを備えるように
構成している。
【0016】図2は、図1に示す異常検出回路の要部構
成を示す図である。図2に示すように、フレームパルス
パターン比較回路2は、データ抽出部となるシフトレジ
スタ5と、比較判定部となるコンパレータ6とを備え、
フレームパルス周期カウンタ3は、カウンタ7と、初期
値設定部8と、初期計数値更新手段となるオアゲート9
およびアンドゲート10とを備え、フレームパルス周期
比較回路4は、第一論理回路となるアンドゲート11と
第二論理回路となるアンドゲート12とを備えている。
成を示す図である。図2に示すように、フレームパルス
パターン比較回路2は、データ抽出部となるシフトレジ
スタ5と、比較判定部となるコンパレータ6とを備え、
フレームパルス周期カウンタ3は、カウンタ7と、初期
値設定部8と、初期計数値更新手段となるオアゲート9
およびアンドゲート10とを備え、フレームパルス周期
比較回路4は、第一論理回路となるアンドゲート11と
第二論理回路となるアンドゲート12とを備えている。
【0017】なお、本実施例では、フレームパルス信号
FPのパターン形状は3ビットのビット列“010”で
表され、フレームパルスパターン比較回路2は1クロッ
クの遅延時間を有するものとする。また、シフトレジス
タ5やカウンタ7等はパルス立ち上がりタイミングを動
作基準点とし、クロック間の動作は同相論理としてい
る。
FPのパターン形状は3ビットのビット列“010”で
表され、フレームパルスパターン比較回路2は1クロッ
クの遅延時間を有するものとする。また、シフトレジス
タ5やカウンタ7等はパルス立ち上がりタイミングを動
作基準点とし、クロック間の動作は同相論理としてい
る。
【0018】フレームパルスパターン比較回路2は、入
力されるフレームパルス信号FPのパルス形状を、予め
設定された基準パルス形状と比較することで、各パルス
形状が同一であるか否かを判定するものである。具体的
には、シフトレジスタ5は、シリアル入力端SIにフレ
ームパルス信号FPを入力するとともに、クロック入力
端CPにクロック信号CLKを入力し、1クロック分遅
延したフレームパルス信号FP’を出力端Q0 から出力
し、2クロック分遅延したフレームパルス信号FP”を
出力端Q1 から出力する。
力されるフレームパルス信号FPのパルス形状を、予め
設定された基準パルス形状と比較することで、各パルス
形状が同一であるか否かを判定するものである。具体的
には、シフトレジスタ5は、シリアル入力端SIにフレ
ームパルス信号FPを入力するとともに、クロック入力
端CPにクロック信号CLKを入力し、1クロック分遅
延したフレームパルス信号FP’を出力端Q0 から出力
し、2クロック分遅延したフレームパルス信号FP”を
出力端Q1 から出力する。
【0019】コンパレータ6は、フレームパルス信号F
Pをデータ入力端A0 に入力するとともに、シフトレジ
スタ5の出力端Q0 およびQ1 からの出力をそれぞれデ
ータ入力端A1 およびA2 に入力することで、比較対象
となるフレームパルス信号FPのパルス形状を入力し、
さらに、データ入力端B0 〜B2 に対して比較基準とな
る基準パルス形状を3ビットのビット列“010”で与
えることにより、データ入力端A0 〜A2 に入力される
各データ値とデータ入力端B0 〜B2 に入力される各デ
ータ値とをそれぞれ比較し、すべての値が同一であれ
ば、出力端EQからパルス形状が同一である旨を示す
“H”の比較結果信号CMPを出力し、一方、いずれか
の値が異なる場合、パルス形状が異なる旨を示す“L”
の比較判定結果信号CMPを出力する。
Pをデータ入力端A0 に入力するとともに、シフトレジ
スタ5の出力端Q0 およびQ1 からの出力をそれぞれデ
ータ入力端A1 およびA2 に入力することで、比較対象
となるフレームパルス信号FPのパルス形状を入力し、
さらに、データ入力端B0 〜B2 に対して比較基準とな
る基準パルス形状を3ビットのビット列“010”で与
えることにより、データ入力端A0 〜A2 に入力される
各データ値とデータ入力端B0 〜B2 に入力される各デ
ータ値とをそれぞれ比較し、すべての値が同一であれ
ば、出力端EQからパルス形状が同一である旨を示す
“H”の比較結果信号CMPを出力し、一方、いずれか
の値が異なる場合、パルス形状が異なる旨を示す“L”
の比較判定結果信号CMPを出力する。
【0020】フレームパルス周期カウンタ3は、フレー
ムパルスパターン比較回路2から出力される比較判定結
果信号CMPが“H”となって各パルス形状が同一であ
ると判定された場合、フレームパルス信号FPのパルス
立ち上がりタイミングに基づいて動作を開始し、予め設
定された所定時間後にキャリーアウト信号(タイムアッ
プ信号)CUPを出力するものである。具体的には、カウ
ンタ7は、ロード入力端Lにオアゲート9からの出力信
号を入力するとともに、クロック入力端CKにクロック
信号CLKを入力し、ロード入力端Lに入力される信号
をトリガとして、初期値設定部8からデータ入力端D0
〜Dn に与えられる初期計数値を+1ずつ加算していっ
た結果、計数値がカウンタ7の最大計数値に達した時点
でその出力端COから“H”のキャリーアウト信号CUP
を出力する。
ムパルスパターン比較回路2から出力される比較判定結
果信号CMPが“H”となって各パルス形状が同一であ
ると判定された場合、フレームパルス信号FPのパルス
立ち上がりタイミングに基づいて動作を開始し、予め設
定された所定時間後にキャリーアウト信号(タイムアッ
プ信号)CUPを出力するものである。具体的には、カウ
ンタ7は、ロード入力端Lにオアゲート9からの出力信
号を入力するとともに、クロック入力端CKにクロック
信号CLKを入力し、ロード入力端Lに入力される信号
をトリガとして、初期値設定部8からデータ入力端D0
〜Dn に与えられる初期計数値を+1ずつ加算していっ
た結果、計数値がカウンタ7の最大計数値に達した時点
でその出力端COから“H”のキャリーアウト信号CUP
を出力する。
【0021】初期値設定部8は、カウンタ7による初期
計数値から最大計数値までの計数時間がフレームパルス
信号FPの周期と等しくなるようにカウンタ7の初期計
数値を設定するものである。そして、オアゲート9の一
方入力端には、コンパレータ6の出力信号を入力すると
ともに、他方入力端にはアンドゲート10の出力信号を
入力する。また、アンドゲート10の一方入力端には、
コンパレータ6の出力信号の反転信号を入力するととも
に、他方入力端にはカウンタ7の出力端COからの出力
信号を入力する。
計数値から最大計数値までの計数時間がフレームパルス
信号FPの周期と等しくなるようにカウンタ7の初期計
数値を設定するものである。そして、オアゲート9の一
方入力端には、コンパレータ6の出力信号を入力すると
ともに、他方入力端にはアンドゲート10の出力信号を
入力する。また、アンドゲート10の一方入力端には、
コンパレータ6の出力信号の反転信号を入力するととも
に、他方入力端にはカウンタ7の出力端COからの出力
信号を入力する。
【0022】これによって、コンパレータ6からパルス
形状が同一である旨を示す“H”の比較判定結果信号C
MPが出力された場合、オアゲート9からカウンタ7の
ロード入力端Lにトリガ信号を入力し、カウンタ7は現
在の計数値を初期計数値に更新して計数動作を開始す
る。一方、コンパレータ6からパルス形状が異なる旨を
示す“L”の比較判定結果信号CMPが出力された場
合、カウンタ7は現在の計数値を変更せずにそのまま計
数動作を実行し、“H”のキャリーアウト信号CUPを出
力した時点で現在の計数値を初期計数値に更新する。す
なわち、フレームパルス信号FPのパターン形状が基準
パルス形状と異なる場合には、前周期における計数開始
点を基準として計数を行う。すなわち、カウンタ7の現
在の計数値が初期計数値に更新されるのは、コンパレー
タ6からの比較判定結果信号CMPが“H”となるとき
と、カウンタ7からのキャリーアウト信号CUPが“H”
となるときだけとなる。
形状が同一である旨を示す“H”の比較判定結果信号C
MPが出力された場合、オアゲート9からカウンタ7の
ロード入力端Lにトリガ信号を入力し、カウンタ7は現
在の計数値を初期計数値に更新して計数動作を開始す
る。一方、コンパレータ6からパルス形状が異なる旨を
示す“L”の比較判定結果信号CMPが出力された場
合、カウンタ7は現在の計数値を変更せずにそのまま計
数動作を実行し、“H”のキャリーアウト信号CUPを出
力した時点で現在の計数値を初期計数値に更新する。す
なわち、フレームパルス信号FPのパターン形状が基準
パルス形状と異なる場合には、前周期における計数開始
点を基準として計数を行う。すなわち、カウンタ7の現
在の計数値が初期計数値に更新されるのは、コンパレー
タ6からの比較判定結果信号CMPが“H”となるとき
と、カウンタ7からのキャリーアウト信号CUPが“H”
となるときだけとなる。
【0023】フレームパルス周期比較回路4は、カウン
タ7から出力される“H”のキャリーアウト信号CUPの
出力タイミングとフレームパルス信号FPのパルス立ち
上がりタイミングとが不一致のとき、または、コンパレ
ータ6からの比較判定結果信号CMPが“L”であると
きにフレームパルス信号FPに異常がある旨を検出する
ものである。具体的には、アンドゲート11は、一方入
力端にシフトレジスタ5の出力端Q0 からの出力信号、
すなわちタイミングを合わせるために1クロック遅延し
たフレームパルス信号FPを入力し、他方入力端にカウ
ンタ7からのキャリーアウト信号CUPの反転信号を入力
する。そして、アンドゲート12は、一方入力端にコン
パレータ6からの比較判定結果信号CMPを入力し、他
方入力端にカウンタ7からのキャリーアウト信号CUPを
そのまま入力している。
タ7から出力される“H”のキャリーアウト信号CUPの
出力タイミングとフレームパルス信号FPのパルス立ち
上がりタイミングとが不一致のとき、または、コンパレ
ータ6からの比較判定結果信号CMPが“L”であると
きにフレームパルス信号FPに異常がある旨を検出する
ものである。具体的には、アンドゲート11は、一方入
力端にシフトレジスタ5の出力端Q0 からの出力信号、
すなわちタイミングを合わせるために1クロック遅延し
たフレームパルス信号FPを入力し、他方入力端にカウ
ンタ7からのキャリーアウト信号CUPの反転信号を入力
する。そして、アンドゲート12は、一方入力端にコン
パレータ6からの比較判定結果信号CMPを入力し、他
方入力端にカウンタ7からのキャリーアウト信号CUPを
そのまま入力している。
【0024】これによって、アンドゲート11は、カウ
ンタ7からのキャリーアウト信号C UPが“L”となるフ
レームパルス信号FPの周期タイミング以外の期間に発
生したフレームパルス信号FPのエラーを検出すること
ができ、正常時は“L”、異常時には“H”の出力を行
う。同様に、アンドゲート12は、カウンタ7からのキ
ャリーアウト信号CUPが“H”となるフレームパルス信
号FPの周期タイミングで発生したフレームパルス信号
FPのエラーを検出することができ、正常時は“H”、
異常時には“L”の出力を行う。すなわち、アンドゲー
ト11からの出力が“H”となるか、あるいは、アンド
ゲート12からの出力が“L”となった場合、フレーム
パルス信号FPに異常がある旨を検出することができ
る。
ンタ7からのキャリーアウト信号C UPが“L”となるフ
レームパルス信号FPの周期タイミング以外の期間に発
生したフレームパルス信号FPのエラーを検出すること
ができ、正常時は“L”、異常時には“H”の出力を行
う。同様に、アンドゲート12は、カウンタ7からのキ
ャリーアウト信号CUPが“H”となるフレームパルス信
号FPの周期タイミングで発生したフレームパルス信号
FPのエラーを検出することができ、正常時は“H”、
異常時には“L”の出力を行う。すなわち、アンドゲー
ト11からの出力が“H”となるか、あるいは、アンド
ゲート12からの出力が“L”となった場合、フレーム
パルス信号FPに異常がある旨を検出することができ
る。
【0025】次に、上述の実施例における異常検出回路
1の動作例を、種々のフレームパルス信号FPに基づい
て図3〜図6を参照しながら説明する。 (正常なフレームパルス信号の場合)図3は、正常なフ
レームパルス信号を受信した場合の各ブロックからの出
力信号を示すタイミング図である。フレームパルス信号
FPが正常である場合には、フレームパルス信号FP
(同図(b)参照)の入力から1クロック遅れたシフト
レジスタ5の出力端Q0 からの出力信号FP’(同図
(c)参照)と、コンパレータ6の比較判定結果信号C
MP(同図(d)参照)とは共に“H”となる。このと
き、カウンタ7はフレームパルス信号FPのパルス立ち
上がりタイミングに合わせてキャリーアウト信号C
UP(同図(e)参照)を“H”とするので、アンドゲー
ト11からの出力信号DE0 (同図(f)参照)は
“L”、アンドゲート12からの出力信号DE1 (同図
(g)参照)は“H”となってフレームパルス信号FP
が正常である旨の検出結果を得る。
1の動作例を、種々のフレームパルス信号FPに基づい
て図3〜図6を参照しながら説明する。 (正常なフレームパルス信号の場合)図3は、正常なフ
レームパルス信号を受信した場合の各ブロックからの出
力信号を示すタイミング図である。フレームパルス信号
FPが正常である場合には、フレームパルス信号FP
(同図(b)参照)の入力から1クロック遅れたシフト
レジスタ5の出力端Q0 からの出力信号FP’(同図
(c)参照)と、コンパレータ6の比較判定結果信号C
MP(同図(d)参照)とは共に“H”となる。このと
き、カウンタ7はフレームパルス信号FPのパルス立ち
上がりタイミングに合わせてキャリーアウト信号C
UP(同図(e)参照)を“H”とするので、アンドゲー
ト11からの出力信号DE0 (同図(f)参照)は
“L”、アンドゲート12からの出力信号DE1 (同図
(g)参照)は“H”となってフレームパルス信号FP
が正常である旨の検出結果を得る。
【0026】(パルス抜け異常のあるフレームパルス信
号の場合)図4は、パルス抜け異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Aに示すように、
フレームパルス信号FP(同図(b)参照)にパルス抜
け異常が発生した場合、フレームパルス信号FPの入力
から1クロック遅れたシフトレジスタ5の出力端Q 0 か
らの出力信号FP’(同図(c)参照)は“L”とな
る。このため、コンパレータ6の比較対象ビット列は
“000”となって、コンパレータ6の比較判定結果信
号CMP(同図(d)参照)は“L”となる。すると、
カウンタ7は前周期のフレームパルス信号FPの周期タ
イミングに基づいてキャリーアウト信号C UPを(同図
(e)参照)“H”とするので、アンドゲート11から
の出力信号DE0 (同図(f)参照)は“L”となって
正常を示すが、アンドゲート12からの出力信号DE1
(同図(g)参照)は“L”となるため、フレームパル
ス信号FPが異常である旨の検出結果を得る。
号の場合)図4は、パルス抜け異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Aに示すように、
フレームパルス信号FP(同図(b)参照)にパルス抜
け異常が発生した場合、フレームパルス信号FPの入力
から1クロック遅れたシフトレジスタ5の出力端Q 0 か
らの出力信号FP’(同図(c)参照)は“L”とな
る。このため、コンパレータ6の比較対象ビット列は
“000”となって、コンパレータ6の比較判定結果信
号CMP(同図(d)参照)は“L”となる。すると、
カウンタ7は前周期のフレームパルス信号FPの周期タ
イミングに基づいてキャリーアウト信号C UPを(同図
(e)参照)“H”とするので、アンドゲート11から
の出力信号DE0 (同図(f)参照)は“L”となって
正常を示すが、アンドゲート12からの出力信号DE1
(同図(g)参照)は“L”となるため、フレームパル
ス信号FPが異常である旨の検出結果を得る。
【0027】(パルス発生異常のあるフレームパルス信
号の場合)図5は、パルス発生異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Bに示すように、
フレームパルス信号FP(同図(b)参照)にパルス発
生異常が発生した場合、フレームパルス信号FPの入力
から1クロック遅れたシフトレジスタ5の出力端Q 0 か
らの出力信号FP’(同図(c)参照)は“H”とな
る。このため、コンパレータ6の比較対象ビット列は
“010”となって、コンパレータ6の比較判定結果信
号CMP(同図(d)参照)は“H”となる。しかし、
このパルス発生タイミングはフレームパルス信号FPに
おける正常な発生タイミングではないため、カウンタ7
からのキャリーアウト信号CUP(同図(e)参照)は
“L”のままである。したがって、アンドゲート12か
らの出力信号DE0 (同図(f)参照)は“H”となっ
て正常を示すが、アンドゲート11からの出力信号DE
1 (同図(g)参照)は“H”となるため、フレームパ
ルス信号FPが異常である旨の検出結果を得る。
号の場合)図5は、パルス発生異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Bに示すように、
フレームパルス信号FP(同図(b)参照)にパルス発
生異常が発生した場合、フレームパルス信号FPの入力
から1クロック遅れたシフトレジスタ5の出力端Q 0 か
らの出力信号FP’(同図(c)参照)は“H”とな
る。このため、コンパレータ6の比較対象ビット列は
“010”となって、コンパレータ6の比較判定結果信
号CMP(同図(d)参照)は“H”となる。しかし、
このパルス発生タイミングはフレームパルス信号FPに
おける正常な発生タイミングではないため、カウンタ7
からのキャリーアウト信号CUP(同図(e)参照)は
“L”のままである。したがって、アンドゲート12か
らの出力信号DE0 (同図(f)参照)は“H”となっ
て正常を示すが、アンドゲート11からの出力信号DE
1 (同図(g)参照)は“H”となるため、フレームパ
ルス信号FPが異常である旨の検出結果を得る。
【0028】この場合、コンパレータ6からの比較判定
結果信号CMPが“H”となった時点でカウンタ7の初
期計数値が更新されてしまるので、次のフレームパルス
信号FPのパルス立ち上がりタイミングにおいて、カウ
ンタ7からのキャリーアウト信号CUPが“L”、アンド
ゲート11からの出力信号は“H”となって、再びフレ
ームパルス信号FPが異常である旨の検出結果を得る。
そして、このときのコンパレータ6からの出力される
“H”の比較判定結果信号に基づいて、以後、カウンタ
7は正しいタイミングで初期計数値が設定され、フレー
ムパルス信号FPの正常または異常検出を行う。
結果信号CMPが“H”となった時点でカウンタ7の初
期計数値が更新されてしまるので、次のフレームパルス
信号FPのパルス立ち上がりタイミングにおいて、カウ
ンタ7からのキャリーアウト信号CUPが“L”、アンド
ゲート11からの出力信号は“H”となって、再びフレ
ームパルス信号FPが異常である旨の検出結果を得る。
そして、このときのコンパレータ6からの出力される
“H”の比較判定結果信号に基づいて、以後、カウンタ
7は正しいタイミングで初期計数値が設定され、フレー
ムパルス信号FPの正常または異常検出を行う。
【0029】(パルス形状異常のあるフレームパルス信
号の場合)図6は、パルス形状異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Cに示すように、
フレームパルス信号FP(同図(b)参照)にパルス形
状異常が発生した場合、フレームパルス信号FPの入力
から1クロック遅れたシフトレジスタ5の出力端Q 0お
よびQ1 からの出力信号FP’(同図(c)参照)およ
びFP”は共に“H”となる。このため、コンパレータ
6の比較対象ビット列は“011”となって、コンパレ
ータ6の比較判定結果信号CMP(同図(d)参照)は
“L”となる。これによって、アンドゲート12からの
出力信号DE0 (同図(f)参照)は“L”となり、フ
レームパルス信号FPが異常である旨の検出結果を得
る。また、この場合の形状異常のパルス発生タイミング
はフレームパルス信号FPにおける正常な発生タイミン
グと一致しているのでカウンタ7からのキャリーアウト
信号CUP(同図(e)参照)は“H”となるが、次のク
ロックタイミングでは“L”となる。これによって、ア
ンドゲート11からの出力信号DE1 (同図(g)参
照)は“H”となるため、次のクロックタイミングでも
フレームパルス信号FPが異常である旨の検出結果を得
ることができる。
号の場合)図6は、パルス形状異常のあるフレームパル
ス信号を受信した場合の各ブロックからの出力信号を示
すタイミング図である。同図中、矢印Cに示すように、
フレームパルス信号FP(同図(b)参照)にパルス形
状異常が発生した場合、フレームパルス信号FPの入力
から1クロック遅れたシフトレジスタ5の出力端Q 0お
よびQ1 からの出力信号FP’(同図(c)参照)およ
びFP”は共に“H”となる。このため、コンパレータ
6の比較対象ビット列は“011”となって、コンパレ
ータ6の比較判定結果信号CMP(同図(d)参照)は
“L”となる。これによって、アンドゲート12からの
出力信号DE0 (同図(f)参照)は“L”となり、フ
レームパルス信号FPが異常である旨の検出結果を得
る。また、この場合の形状異常のパルス発生タイミング
はフレームパルス信号FPにおける正常な発生タイミン
グと一致しているのでカウンタ7からのキャリーアウト
信号CUP(同図(e)参照)は“H”となるが、次のク
ロックタイミングでは“L”となる。これによって、ア
ンドゲート11からの出力信号DE1 (同図(g)参
照)は“H”となるため、次のクロックタイミングでも
フレームパルス信号FPが異常である旨の検出結果を得
ることができる。
【0030】以上説明したように、本実施例では、フレ
ームパルスパターン比較回路2によって入力されるフレ
ームパルス信号FPのパルス形状をチェックし、基準パ
ルス形状と異なるパルス形状の入力信号を異常と判断す
ることで、仮に、フレームパルス信号FPのパルス立ち
上がり点が正常パターンのパルス立ち上がり点と一致し
ていてもパルス幅が異なっている異常パルス信号を受信
した場合、このフレームパルス信号FPを正常であると
誤検出することはない。また、この場合、例えフレーム
パルスパターン比較回路2において入力されるフレーム
パルス信号FPのパルス形状が正常であっても、カウン
タ7からのキャリーアウト信号CUPに基づいて、フレー
ムパルス信号FPのパルス立ち上がりタイミング以外で
発生したパルス信号は異常であると判断するので、フレ
ームパルス信号における正常または異常を検出する際の
誤検出を防止できる。
ームパルスパターン比較回路2によって入力されるフレ
ームパルス信号FPのパルス形状をチェックし、基準パ
ルス形状と異なるパルス形状の入力信号を異常と判断す
ることで、仮に、フレームパルス信号FPのパルス立ち
上がり点が正常パターンのパルス立ち上がり点と一致し
ていてもパルス幅が異なっている異常パルス信号を受信
した場合、このフレームパルス信号FPを正常であると
誤検出することはない。また、この場合、例えフレーム
パルスパターン比較回路2において入力されるフレーム
パルス信号FPのパルス形状が正常であっても、カウン
タ7からのキャリーアウト信号CUPに基づいて、フレー
ムパルス信号FPのパルス立ち上がりタイミング以外で
発生したパルス信号は異常であると判断するので、フレ
ームパルス信号における正常または異常を検出する際の
誤検出を防止できる。
【0031】さらに、カウンタ7は、フレームパルス信
号FPが連続断状態となっても前周期タイミングで計数
動作を継続するようになっているため、無効なフレーム
パルス信号を受信しても、すぐにフレームパルス信号の
正常または異常の検出を行うことができ、フレームパル
ス信号FPの異常を確実に検出することができるまた、
カウンタ7は、異常パルス信号の発生に伴って初期計数
値を誤って更新した場合でも、次のフレームパルス信号
FPの周期で初期計数値を正しく更新するため、フレー
ムパルス信号FPの正常または異常の検出を素早く行う
ことができる。
号FPが連続断状態となっても前周期タイミングで計数
動作を継続するようになっているため、無効なフレーム
パルス信号を受信しても、すぐにフレームパルス信号の
正常または異常の検出を行うことができ、フレームパル
ス信号FPの異常を確実に検出することができるまた、
カウンタ7は、異常パルス信号の発生に伴って初期計数
値を誤って更新した場合でも、次のフレームパルス信号
FPの周期で初期計数値を正しく更新するため、フレー
ムパルス信号FPの正常または異常の検出を素早く行う
ことができる。
【0032】なお、前述の実施例では、フレームパルス
信号FPのパルス形状を“010”の3ビットで表した
場合を例に採り説明したが、この場合のビット数やビッ
トパターンは任意であり、ビット数を増やした場合は、
シフトレジスタ5の段数とコンパレータ6の比較対象ビ
ットとを増やすことによって対応することができる。同
様にして、フレームパルス周期比較回路4において比較
される信号の遅延時間(1クロック)や動作タイミング
点(パルス立ち上がり)、クロック間の動作の同相論理
等も、所望の回路構成に合わせて種々変更可能であるこ
とは言うまでもない。
信号FPのパルス形状を“010”の3ビットで表した
場合を例に採り説明したが、この場合のビット数やビッ
トパターンは任意であり、ビット数を増やした場合は、
シフトレジスタ5の段数とコンパレータ6の比較対象ビ
ットとを増やすことによって対応することができる。同
様にして、フレームパルス周期比較回路4において比較
される信号の遅延時間(1クロック)や動作タイミング
点(パルス立ち上がり)、クロック間の動作の同相論理
等も、所望の回路構成に合わせて種々変更可能であるこ
とは言うまでもない。
【0033】また、前述の実施例では、アンドゲート1
1からの出力信号DE0 が“H”のとき、あるいは、ア
ンドゲート12からの出力信号DE1 が“L”のときに
フレームパルス信号FPに異常があるものと判断する場
合を例示しているが、これに限らず、入力極性を変更す
ることにより判定論理を変更してもよい。さらに、アン
ドゲート11の出力信号DE0 と、アンドゲート12の
出力信号DE1 を反転させた信号とを1個のオアゲート
の入力とすることにより、このオアゲートから出力され
る“H”の出力信号に基づいて、フレームパルス信号F
Pの異常を検出するように構成してもよい。
1からの出力信号DE0 が“H”のとき、あるいは、ア
ンドゲート12からの出力信号DE1 が“L”のときに
フレームパルス信号FPに異常があるものと判断する場
合を例示しているが、これに限らず、入力極性を変更す
ることにより判定論理を変更してもよい。さらに、アン
ドゲート11の出力信号DE0 と、アンドゲート12の
出力信号DE1 を反転させた信号とを1個のオアゲート
の入力とすることにより、このオアゲートから出力され
る“H”の出力信号に基づいて、フレームパルス信号F
Pの異常を検出するように構成してもよい。
【0034】さらに、前述の実施例では、計時手段とな
るフレームパルス周期カウンタ3の機能を、加算型のカ
ウンタ7を用いて実現しているが、減算型のカウンタを
用いてフレームパルス信号FPの周期を得るように構成
してもよく、また、汎用性はなくなるものの、最大計数
値までのカウント期間がフレームパルス信号FPと完全
に一致するカウンタを用いて、ロード入力端Lに入力す
るトリガ信号を図示しないリセット端子に入力するよう
に構成することで、初期値設定部8を省略することがで
きる。
るフレームパルス周期カウンタ3の機能を、加算型のカ
ウンタ7を用いて実現しているが、減算型のカウンタを
用いてフレームパルス信号FPの周期を得るように構成
してもよく、また、汎用性はなくなるものの、最大計数
値までのカウント期間がフレームパルス信号FPと完全
に一致するカウンタを用いて、ロード入力端Lに入力す
るトリガ信号を図示しないリセット端子に入力するよう
に構成することで、初期値設定部8を省略することがで
きる。
【0035】
【発明の効果】以上の説明から明らかなように、本発明
によれば、フレームパルス信号の正常または異常検出を
行う際の誤検出を防止することができる。また、誤検出
によってフレームパルス信号の正常または異常検出を行
うことのできない期間をなくし、フレームパルス信号が
正常であるか異常であるかの検出を素早く行うことがで
きる。
によれば、フレームパルス信号の正常または異常検出を
行う際の誤検出を防止することができる。また、誤検出
によってフレームパルス信号の正常または異常検出を行
うことのできない期間をなくし、フレームパルス信号が
正常であるか異常であるかの検出を素早く行うことがで
きる。
【図1】本実施例における異常検出回路の概略構成を示
す図である。
す図である。
【図2】図1に示す異常検出回路の要部構成を示す図で
ある。
ある。
【図3】正常なフレームパルス信号を受信した場合の各
ブロックからの出力信号を示すタイミング図である。
ブロックからの出力信号を示すタイミング図である。
【図4】パルス抜け異常のあるフレームパルス信号を受
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
【図5】パルス発生異常のあるフレームパルス信号を受
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
【図6】パルス形状異常のあるフレームパルス信号を受
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
信した場合の各ブロックからの出力信号を示すタイミン
グ図である。
【図7】従来の異常監視回路の要部構成を示す図であ
る。
る。
【図8】従来の異常監視回路の動作例を説明するための
タイミング図である。
タイミング図である。
1 異常検出回路 2 フレームパルスパターン比較回路(形状比較判定
手段) 3 フレームパルス周期カウンタ(計時手段) 4 フレームパルス周期比較回路(異常検出手段) 5 シフトレジスタ(データ抽出部) 6 コンパレータ(比較判定部) 7 カウンタ 8 初期値設定部 9 オアゲート 10 アンドゲート 11 アンドゲート(第一論理回路) 12 アンドゲート(第二論理回路)
手段) 3 フレームパルス周期カウンタ(計時手段) 4 フレームパルス周期比較回路(異常検出手段) 5 シフトレジスタ(データ抽出部) 6 コンパレータ(比較判定部) 7 カウンタ 8 初期値設定部 9 オアゲート 10 アンドゲート 11 アンドゲート(第一論理回路) 12 アンドゲート(第二論理回路)
Claims (5)
- 【請求項1】 入力信号となるフレームパルス信号のパ
ルス形状を、予め設定された基準パルス形状と比較し、
これら各パルス形状が同一であるか否かを判定する形状
比較判定手段と、 前記形状比較判定手段による比較判定の結果、各パルス
形状が同一であると判定された場合、フレームパルス信
号の入力タイミングから動作を開始し、予め設定された
所定時間後にタイムアップ信号を出力する計時手段と、 前記計時手段からのタイムアップ信号の出力タイミング
がフレームパルス信号の入力タイミングと不一致のと
き、または、前記形状比較判定手段による比較判定の結
果、フレームパルス信号の形状が基準パルス形状と異な
るとき、フレームパルス信号に異常がある旨を検出する
異常検出手段とを具備することを特徴とする異常検出回
路。 - 【請求項2】 前記形状比較判定手段は、基準動作信号
となるクロック信号に基づいて、フレームパルス信号の
連続したクロックタイミングにおけるパルス値を抽出す
るデータ抽出部と、 前記データ抽出部より抽出されたフレームパルス信号の
値と、予め設定された比較基準となる基準パルス形状を
表す所定数のビット列の値とをそれぞれ比較し、すべて
の値が同一であるとき、パルス形状が同一である旨の比
較結果信号を出力し、一方、いずれかの値が異なると
き、パルス形状が異なる旨の比較判定結果信号を出力す
る比較判定部とを具備することを特徴とする請求項1記
載の異常検出回路。 - 【請求項3】 前記計時手段は、予め設定された初期計
数値から所定の計数値となるまで、基準動作信号となる
クロック信号のパルス数を計数し、所定の計数値に達し
た時点で前記タイムアップ信号を出力するカウンタと、 前記カウンタによる初期計数値から所定の計数値までの
計数時間がフレームパルス信号の周期と等しくなるよう
に前記カウンタの初期計数値を設定する初期値設定部と
を具備することを特徴とする請求項1または2記載の異
常検出回路。 - 【請求項4】 前記計時手段は、前記形状比較判定手段
から出力される比較判定結果信号に基づいてパルス形状
が同一である場合、前記カウンタの計数値を初期計数値
に更新する初期計数値更新手段を具備することを特徴と
する請求項3記載の異常検出回路。 - 【請求項5】 前記異常検出手段は、フレームパルス信
号と前記計時手段からのタイムアップ信号との論理積を
求める第一論理積回路と、 前記形状比較判定手段からの比較判定結果信号と前記計
時手段からのタイムアップ信号との論理積を求める第二
論理積回路とを具備することを特徴とする請求項1〜4
記載の異常検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8258021A JP2914321B2 (ja) | 1996-09-30 | 1996-09-30 | 異常検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8258021A JP2914321B2 (ja) | 1996-09-30 | 1996-09-30 | 異常検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10105439A JPH10105439A (ja) | 1998-04-24 |
JP2914321B2 true JP2914321B2 (ja) | 1999-06-28 |
Family
ID=17314436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8258021A Expired - Fee Related JP2914321B2 (ja) | 1996-09-30 | 1996-09-30 | 異常検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2914321B2 (ja) |
-
1996
- 1996-09-30 JP JP8258021A patent/JP2914321B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10105439A (ja) | 1998-04-24 |
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Legal Events
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