JP2899869B2 - 誤り検出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】ディジタル通信網の伝送回線
や伝送装置によって伝送されるディジタル信号の誤りを
検出する誤り検出装置において、ディジタル信号のビッ
ト誤りとビットスリップとを正確に識別するための技術
に関する。

【０００２】

【従来の技術】ディジタル信号の伝送系の評価方法とし
て、従来より誤り測定が行なわれている。誤り測定は、
擬似ランダム信号を被測定伝送系に入力し、その被測定
伝送系から出力される信号を誤り検出装置に入力し、こ
の入力された信号と装置内で発生した参照用の擬似ラン
ダム信号との一致不一致をビット単位で判定し、所定時
間内に不一致判定された回数から誤り率を求めるように
している。

【０００３】ところで、伝送系によって発生する誤りに
は、図６の（ａ）の参照データに対して、図６の（ｂ）
のように途中のデータＤ１、Ａ２のレベルが単に反転す
るビットエラーと呼ばれるものの他に、図６の（ｃ）の
ように途中のデータＤ１、Ｅ１が抜けたり、図６の
（ｄ）のように途中に不要なデータＸが挿入されて、後
続のデータが参照データに対してずれてしまうビットス
リップと呼ばれるものがある。

【０００４】このビットスリップが生じた場合、参照デ
ータに対して以降のデータの位相がずれてしまうので、
以後の比較結果は意味の無いものになってしまう。

【０００５】このため、発生した誤りがビットエラーに
よるものかビットスリップによるものかを区別して、ビ
ットスリップが発生した場合には参照データの位相を入
力信号に同期させてから、誤り測定を再開する必要があ
る。

【０００６】これを実現する技術として、特開平４−４
００２５には、受信した信号列を初期パタンとして擬似
ランダム信号を自走発生する第１のＰＮ信号発生回路
と、受信した信号列を常時取込みながら擬似ランダム信
号を発生する第２のＰＮ信号発生回路と、受信信号と第
１のＰＮ信号発生回路の出力とビット単位に比較する第
１の誤り判定回路と、受信信号と第２のＰＮ信号発生回
路の出力とビット単位に比較する第２の誤り判定回路と
を備え、第１および第２の誤り判定回路が所定時間ｔ内
に不一致を判定する回数をそれぞれ求め、第１の誤り判
定回路の不一致判定回数の方が大きいときに、ビットス
リップが発生したと判定して第１のＰＮ信号発生回路の
同期引き込み動作を行なう技術が、本願出願人によって
提案されている。

【０００７】この技術では、ビットエラーを含む信号が
入力された場合、第１の誤り判定回路はそのエラーのデ
ータ数分だけ不一致判定をするのに対し、第２の誤り判
定回路はそのエラーのデータ数と第２のＰＮ信号発生回
路がそのエラーのデータを取り込んだことによって生じ
る不一致との合計分の不一致判定をするので、第２の誤
り判定回路の不一致判定回数の方が多くなり、また、ビ
ットスリップを含む信号が入力された場合、第１の誤り
判定回路はそのビットスリップ発生後に入力されるデー
タ列に対して所定時間ｔが経過するまで１／２の確率で
不一致判定をし続けるのに対し、第２の誤り判定回路は
ビットスリップ発生後に第２のＰＮ信号発生回路がその
ビットスリップ後のデータ列を所定ビット数（ＰＮ信号
発生回路のシフトレジスタの段数分）取り込むまでの間
だけ１／２の確率で不一致判定をするので、第２のＰＮ
信号発生回路がそのシフトレジスタの段数分のデータを
取り込むのに必要な時間より所定時間ｔを長く設定して
おけば、第１の誤り判定回路の不一致判定回数の方が多
くなることを利用したものである。

【０００８】

【発明が解決しようとする課題】しかしながら、この技
術では、所定時間ｔ内に複数回ビットスリップが発生し
たり、所定時間ｔより長いビットスリップが発生した場
合やビットエラーが多い場合、所定時間ｔ内に第１の誤
り判定回路が不一致判定をする回数と第２の誤り判定回
路が不一致判定をする回数とが近づいて、その大小関係
が逆転することが考えられ、このような条件のもとで
は、ビットスリップの発生を正しく認識できなくなって
しまう。

【０００９】本発明は、この点を改善し、ビットスリッ
プの長短やビットエラーの発生頻度等に影響されず、ビ
ットスリップの発生を正確に認識できるようにした誤り
検出装置を提供することを目的としている。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明の誤り検出装置は、受信信号を入力する第１
のシフトレジスタ（２１）と、該第１のシフトレジスタ
の複数の出力の排他的論理和をとる排他的論理和回路
（２２）とを有する第１の擬似ランダム信号発生回路
（２０）と、前記第１の擬似ランダム信号発生回路から
出力される信号と受信信号との一致不一致の判定をビッ
ト単位で行なう第１の一致不一致判定回路（２３）と、
前記第１のシフトレジスタと同じ段数の第２のシフトレ
ジスタ（２５）と、該第２のシフトレジスタの複数の出
力の排他的論理和をとる排他的論理和回路（２６）と、
該排他的論理和回路の出力と受信信号を切り換えて前記
第２のシフトレジスタに入力するスイッチ（２７）とを
有し、前記第２のシフトレジスタが受信信号を入力する
ときには同期引き込み動作を行い、かつ同期確定後、前
記排他的論理和回路の出力を入力するときには擬似ラン
ダム信号を発生する第２の擬似ランダム信号発生回路
（２４）と、前記第２の擬似ランダム信号発生回路から
出力される信号と受信信号との一致不一致の判定をビッ
ト単位で行なう第２の一致不一致判定回路（２８）とを
含む誤り検出装置において、前記第２の一致不一致判定
回路が不一致判定したことに応動して前記第１の一致不
一致判定回路が第１の所定ビット数（Ｎ）連続して一致
判定をしたことを検出する第１の検出手段（３１、３
４、３５）と、前記第２の一致不一致判定回路が不一致
判定したことに応動して前記第２の一致不一致判定回路
が第２の所定ビット数（Ｍ）連続して一致判定をしたこ
とを検出する第２の検出手段（３２）と、前記第２の一
致不一致判定回路が不一致判定をしたことに応動して前
記第２の一致不一致判定回路による一致判定が前記第２
の所定ビット数連続しなかったことを検出する第３の検
出手段（３２）とを備え、前記第１、第２および第３の
検出手段の検出結果によって受信信号にスリップが生じ
たことを認定するように構成されている。

【００１１】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、一実施形態の誤り検出装
置の構成を示す図である。

【００１２】図１において、第１の擬似ランダム信号発
生回路２０は、複数（Ｋ）段のシフトレジスタ２１と、
シフトレジスタ２１の所定段目と最終段の出力の排他的
論理和をとる排他的論理和回路（以下ＥＸＯＲ回路と記
す）２２とによって構成され、受信信号Ｓを図示しない
クロック信号に同期させてシフトレジスタ２１の初段に
取り込んで最終段側へ順次シフトし、ＥＸＯＲ回路２２
から擬似ランダム信号を出力する。

【００１３】ＥＸＯＲ回路２２の出力は受信信号Ｓとと
もに第１の一致不一致判定回路２３に入力される。第１
の一致不一致判定回路２３は、例えばＥＸＯＲ回路で構
成されており、ＥＸＯＲ回路２２の出力と受信信号Ｓと
をビット単位に比較し、例えば両者が一致していればロ
ーレベル、不一致ならばハイレベルとなる判定信号を出
力する。

【００１４】第１の擬似ランダム信号発生回路２０のシ
フトレジスタ２１の最終段出力、即ち、受信信号ＳをＫ
ビット分遅延した信号Ｓ′は、第２の擬似ランダム信号
発生回路２４に入力される。第２の擬似ランダム信号発
生回路２４は、Ｋ段のシフトレジスタ２５と、シフトレ
ジスタ２５の所定段目と最終段の出力の排他的論理和を
とるＥＸＯＲ回路２６と、ＥＸＯＲ回路２６の出力また
は第１の擬似ランダム信号発生回路２０のシフトレジス
タ２１の最終段出力（受信信号Ｓ′）のいずれか一方を
選択的にシフトレジスタ２５の初段に入力するスイッチ
２７とによって構成されており、スイッチ２７が第１の
擬似ランダム信号発生回路２０側に接続されているとき
には、受信信号Ｓ′をシフトレジスタ２５の初段に取り
込んで最終段まで順次シフトし、スイッチ２７がＥＸＯ
Ｒ回路２６側に接続されているときには、ＥＸＯＲ回路
２６の出力信号をシフトレジスタ２５の初段に取り込ん
で最終段まで順次シフトして、擬似ランダム信号を自走
的に発生する。

【００１５】ＥＸＯＲ回路２６の出力信号は、受信信号
Ｓ′とともに第２の一致不一致判定回路２８に入力され
る。第２の一致不一致判定回路２８は、ＥＸＯＲ回路２
６の出力と受信信号Ｓ′とをビット単位に比較し、例え
ば両者が一致していればローレベル、不一致ならばハイ
レベルとなる判定信号を出力する。

【００１６】第１および第２の一致不一致判定回路２
３、２８の出力は、スリップ判定部３０に入力される。
スリップ判定部３０は、第１のカウンタ３１、第２のカ
ウンタ３２および判定回路３３によって構成されてい
る。

【００１７】第１のカウンタ３１は、受信信号のビット
レートに同期したクロック信号ＣＫを計数し、そのクロ
ック信号がＮ回（ただしＫ＜Ｎ）入力される毎に例えば
ハイレベルのキャリ信号を出力し、第１の一致不一致判
定回路２３から不一致を示す判定信号を受けるとリセッ
トされて、計数を始めからやり直す。

【００１８】即ち、この第１のカウンタ３１は、第１の
一致不一致判定回路２３の一致判定のＮビット連続性を
検出するものであり、後述する判定回路３３の第１のフ
リップフロップ３４およびアンド回路３５とともに、こ
の実施形態の第１の検出手段を構成するものである。

【００１９】第２のカウンタ３２は、前記クロック信号
ＣＫを計数し、そのクロック信号がＭ回（ただし、Ｋ＜
Ｍ＜Ｎ）入力される毎に例えばハイレベルのキャリ信号
を出力し、第２の一致不一致判定回路２８から不一致を
示す判定信号を受けるとリセットされて、計数を始めか
らやり直す。

【００２０】即ち、この第２のカウンタ３２は、第２の
一致不一致判定回路２８が不一致判定した後に一致判定
がＭビット連続して出力されたか否かを検出するための
ものであり、この実施形態の第２、第３の検出手段を構
成している。

【００２１】判定回路３３は、例えば図１に示している
ように、第１のフリップフロップ３４、アンド回路３５
および第２のフリップフロップ３６によって構成されて
いる。

【００２２】この判定回路３３は、第２の一致不一致判
定回路２８から不一致判定を示す信号を受けると第１の
フリップフロップ３４の出力をハイレベルにセットし
て、第１および第２のカウンタ３１、３２からキャリ信
号が出力されるのを待つ。

【００２３】そして、第１のカウンタ３１が先にキャリ
信号を出力した場合には、ビットスリップが発生したと
判定して、そのキャリ信号と第１のフリップフロップ３
４の出力との論理積をとるアンド回路３５の出力で第２
のフリップフロップ３６の出力をハイレベルにセット
し、このハイレベル出力によってスイッチ２７を受信信
号Ｓ′側に切換えて受信信号Ｓ′を第２のシフトレジス
タ２５に取込ませるとともに、第２の一致不一致判定回
路２８から一致判定を示す信号を第２のカウンタ３２に
対して連続的に出力させる。

【００２４】また、第２のカウンタ３２が先にキャリ信
号を出力した場合には、第１、第２のフリップフロップ
３４、３６をリセットして、第２の一致不一致判定回路
２８が次の不一致判定をするまで待つ。

【００２５】即ち、この判定回路３３は、図２に示すよ
うに、第２の一致不一致判定回路２８が不一致判定する
のを待つパタン監視状態Ｊ１のときに、第２の一致不一
致判定回路２８が不一致判定をすると、その不一致判定
がビットエラーによるものかビットスリップによるもの
かを判別するために第１、第２のカウンタ３１、３２の
キャリ信号の出力を待つ判定待ち状態Ｊ２となる。

【００２６】そして、この判定待ち状態Ｊ２になってか
ら第２の一致不一致判定回路２８の一致判定のＭビット
連続性が第２のカウンタ３２のキャリ信号によって確認
されたときにはビットエラーの発生と判断してパタン監
視状態Ｊ１に戻り、また、判定待ち状態Ｊ２になってか
ら第２の一致不一致判定回路２８の一致判定のＭビット
連続性が確認されていない状態で第１の一致不一致判定
回路２３の一致判定のＮビット連続性が、第１のカウン
タ３１のキャリ信号と第１のフリップフロップ３４のハ
イレベル出力との論理和出力によって確認されたときに
は、ビットスリップの発生と判断して取込み待ち状態Ｊ
３へ移行する。

【００２７】また、取込み待ち状態Ｊ３で、第２の一致
不一致判定回路２３の一致判定のＭビット連続性が第２
のカウンタ３２のキャリ信号によって確認されたときに
は、受信信号Ｓ′の取込みが完了したと判断してパタン
監視状態Ｊ１へ戻る。なお、第２のフリップフロップ３
６がハイレベル信号を出力した回数は、スリップカウン
タ４０によって計数され、この計数値を図示しない表示
装置に表示すれば、ビットスリップの発生回数が判る。

【００２８】次に、この実施形態の動作について説明す
る。なお、以下の説明では第１、第２の擬似ランダム信
号発生器２０、２４のシフトレジスタ２１、２５の段数
Ｋを６段として説明する。

【００２９】図３の（ａ）に示すように、予め第２の擬
似ランダム発生回路２４のシフトレジスタ２５には、誤
りのない６ビットの受信信号列Ａ０〜Ｆ０が取り込ま
れ、第１の擬似ランダム発生回路２０のシフトレジスタ
２１には、信号列Ａ０〜Ｆ０に続く誤りのない受信信号
列Ａ１〜Ｆ１までが取り込まれているものとし、次のデ
ータとしてＡ２が入力されるものとする。

【００３０】このとき、第２の一致不一致判定回路２８
には、第２の擬似ランダム信号発生回路２４のＥＸＯＲ
回路２６で生成されるデータＡ１と、第１の擬似ランダ
ム信号発生回路２０のシフトレジスタ２１の最終段のデ
ータＡ１とが入力されるので、第２の一致不一致判定回
路２８は一致を示す判定信号を出力する。また、第１の
一致不一致判定回路２３には、第１の擬似ランダム信号
発生回路２０のＥＸＯＲ回路２２で生成されるデータＡ
２と、次の受信信号データＡ２とが入力されるので、第
２の一致不一致判定回路２３は一致を示す判定信号を出
力する。

【００３１】この図３の（ａ）の状態（パタン監視状態
Ｊ１）を初期状態として受信信号Ｓにビットエラーが含
まれている場合の動作について説明する。

【００３２】図４は、図３の（ａ）に示した状態からビ
ットエラーを含む受信信号Ｓが順次入力されたときの動
作を示すタイミングチャートである。

【００３３】この図４の（ａ）に示すように、データＡ
２の後にデータＢ２が反転された誤りビットが入力され
た場合、第１の一致不一致判定回路２３は、図４の
（ｂ）のように不一致を示すハイレベルの信号を出力す
る。また、図３の（ｂ）、（ｃ）のように、その誤った
データが第１のシフトレジスタ２１の５段目と最終段に
あるときにも、第１の一致不一致判定回路２３は不一致
を示すハイレベルの信号を出力する。

【００３４】第１のカウンタ３１は、図４の（ｃ）のよ
うに第１の一致不一致判定回路２３から不一致を示すハ
イレベルの信号が出力される毎に計数値を０にリセット
しながらクロック信号ＣＫを計数し、その計数値がＮ
（例えば８）になる毎に図４の（ｄ）に示すようにキャ
リ信号を出力する。

【００３５】一方、図４の（ｅ）に示すように受信信号
Ｓに対して６ビット遅れて入力される受信信号Ｓ′と第
２の擬似ランダム信号発生回路２４が自走的に発生する
信号とを比較している第２の一致不一致判定回路２８
は、図４の（ｆ）に示すように、第１の一致不一致判定
回路２３が３回目の不一致判定をするタイミングに不一
致判定をする。この不一致判定によって第２のカウンタ
３２の計数値が図４の（ｇ）のように０にリセットされ
るとともに、判定回路３３の第１のフリップフロップ３
４が図４の（ｉ）のようにセットされる。

【００３６】第２の一致不一致判定回路２３が不一致判
定をした後（判定待ち状態Ｊ２）、第１のカウンタ３１
の計数値と図４の（ｈ）に示す第２のカウンタ３２の計
数値とがともに初期値１から連続的に単調増加するの
で、受信信号にデータＣ２からＭビット（例えば７ビッ
ト）連続して誤りがなければ、第２のカウンタ３２が必
ず先にキャリ信号を出力して、判定回路３３の第１、第
２のフリップフロップ３４、３６をリセットするので、
前記したパタン監視状態Ｊ１に戻る。

【００３７】したがって、第２のフリップフロップ３６
の出力は、図４の（ｊ）のように、ハイレベルにはなら
ず、第２の一致不一致判定回路２８の不一致判定は、ビ
ットエラーによるものであることが判る。

【００３８】なお、複数の誤ったデータが連続して入力
される場合でも、その最後のエラーデータが受信信号
Ｓ′として入力されたタイミングから上記動作が行われ
るので、第２のフリップフロップ３６の出力がハイレベ
ルになることはない。

【００３９】次に、図３の（ａ）の状態を初期状態とし
て、ビットスリップが発生した場合の動作について説明
する。

【００４０】図５は、図３の（ａ）に示した状態から図
３の（ｄ）に示すように、データＡ２の後に、本来続く
べき２つのデータＢ２、Ｃ２が抜けてデータＤ２が入力
された場合の動作を示すタイミングチャートである。

【００４１】第１の一致不一致判定回路２３は、図５の
（ａ）に示すようにデータＤ２が入力されたときから、
そのデータＤ２が第１の擬似ランダム信号発生回路２０
の第１のシフトレジスタ２１の最終段にくるまでの間、
図５の（ｂ）のように１／２の確率で不一致を示すハイ
レベルの信号を出力するが、データＤ２に続いて入力さ
れたデータＥ３が第１のシフトレジスタ２１の最終段に
達した以後は、一致判定を示すローレベル信号を連続的
に出力する。

【００４２】したがって、第１のカウンタ３１は、図５
の（ｃ）のように第１の一致不一致判定回路２３から１
／２の確率で不一致を示す信号が出力されている期間
（不定期間）はその不一致判定によってリセットされて
キャリ信号を出力することはなく、その不定期間が経過
した後には一致判定を示すローレベル信号を連続的に受
けるので、その計数結果は連続的に単調増加する。

【００４３】一方、図５の（ｅ）に示すように受信信号
Ｓに対して６ビット遅れて入力される受信信号Ｓ′と第
２の擬似ランダム信号発生回路２４が自走的に発生する
信号とを比較している第２の一致不一致判定回路２８
は、図５の（ｆ）に示すように、データＤ２が第１の擬
似ランダム信号発生回路２０の第１のシフトレジスタ２
１の最終段に達したときから、１／２の確率で不一致を
示すハイレベルの信号を出力する。この不一致判定によ
って第２のカウンタ３２は図５の（ｇ）のように頻繁に
リセットされるので、図５の（ｈ）のようにキャリ信号
は出力されない。また、判定回路３３の第１のフリップ
フロップ３４は図５の（ｉ）のようにセットされた状態
が保持される。

【００４４】この間（判定待ち状態Ｊ２）に、前記した
ように第１のカウンタ３１の計数値は連続的に単調増加
するので、第２の一致不一致判定回路２３が最初に不一
致判定をしてから遅くともＮビット分のデータが入力さ
れるタイミングには、第１のカウンタ３１の計数値はＮ
に達してキャリ信号が出力される。このキャリ信号によ
って判定回路３３の第２のフリップフロップ３６の出力
は、図５の（ｊ）に示すようにハイレベルにセットさ
れ、ビットスリップの発生を示す。

【００４５】そして、この第２のフリップフロップ３６
がハイレベルにセットされている間（取込み待ち状態Ｊ
３）、スイッチ２７が受信信号Ｓ′側に切り換わり、第
２の一致不一致判定回路２８からは一致判定を示す信号
が連続的に出力されて第２のカウンタ３２の計数値が連
続的に単調増加する。したがって、第２のカウンタ３２
の計数値がＭに達するまでには、第２のシフトレジスタ
２５に受信信号列Ｅ３〜Ｄ４が取り込まれ、第２のカウ
ンタ３２からキャリ信号が出力されると、第１、第２の
フリップフロップ３４、３６はリセットされ、スイッチ
２７がＥＸＯＲ回路２６側に切り換わり、図３の（ａ）
に示した初期の状態（パタン監視状態Ｊ１）に戻る。

【００４６】このビットスリップの発生回数はスリップ
カウンタ４０で計数されるから、例えばその計数結果を
図示しない表示装置に表示すれば、ビットスリップに対
する伝送系の評価が行える。

【００４７】なお、ここでは、２ビット抜けのスリップ
が発生した場合について説明したが、より長いビット抜
けのスリップがある場合でも前記した動作と同一の動作
となる。また、不要ビットが挿入された受信信号が入力
された場合にも、その挿入された不要ビットの長さに応
じて不定期間が変化するだけで前記と同様の動作がなさ
れて、そのビットスリップが検出されて、同期のための
取込み処理がなされる。このように、ビットスリップの
長さにフレキシブルに対応できるので、たとえビットス
リップが複数回連続的に起こった場合でも、前記と同様
にそのビットスリップを確実に検出することができる。

【００４８】以上説明したようにこの誤り検出装置で
は、第１、第２の一致不一致判定回路２３、２８が所定
ビット数（Ｎ、Ｍ）連続して一致判定をするか否かを、
第２の一致不一致判定回路２８が不一致判定をしたこと
に応動して検出することにより、発生したビット誤りが
ビットエラーによるものかビットスリップによるものか
を判定するようにしているから、ビットエラーが多い場
合でも、また長いビットスリップがある場合でも、その
両者を確実に区別することができる。

【００４９】

【他の実施の形態】なお、前記実施形態では、第２の一
致不一致判定回路２８が不一致判定をしてから、Ｎビッ
トの第１のカウンタ３１とＮより少ないＭビットの第２
のカウンタ３２のうちどちらが先にキャリ信号を出力す
るかによって、ビットエラーかスリップかを区別してい
るが、これは回路構成上の都合によるものであり、本願
発明を限定するものでない。

【００５０】即ち、ビット数Ｍをビット数Ｎと等しく設
定した場合や、ビット数Ｍをビット数Ｎより大きく設定
した場合でも、第２の一致不一致判定回路２８が不一致
判定してから、第１の一致不一致判定回路２３の一致判
定のＮビット連続性が確認され且つ第２の一致不一致判
定回路２８の一致判定のＭビット連続性が確認されなけ
ればビットスリップの発生と認定し、第２の一致不一致
判定回路２８が不一致判定してから、第１の一致不一致
判定回路２３の一致判定のＭビット連続性が確認された
らビットエラーの発生と認定すればよい。

【００５１】また、前記実施形態では、第１の擬似ラン
ダム信号発生回路の第１のシフトレジスタの最終段から
出力される信号を受信信号として第２の擬似ランダム信
号発生回路へ入力するようにしていたが、第１のシフト
レジスタの初段あるいは中間段から第２の擬似ランダム
信号発生回路へ受信信号を入力したり、あるいは、第２
の擬似ランダム信号発生回路の前段に複数段のシフトレ
ジスタを設けて、このシフトレジスタに受信信号Ｓを入
力するようにしてもよい。

【００５２】

【発明の効果】以上説明したように、本発明の誤り検出
装置は、受信信号を内部のシフトレジスタに常に取込み
ながら擬似ランダム信号を発生する第１の擬似ランダム
発生回路の出力と受信信号との一致不一致を判定する第
１の一致不一致判定回路と、受信信号を取り込んでから
自走的に擬似ランダム信号を発生する第２の擬似ランダ
ム発生回路の出力と受信信号との一致不一致を判定する
第２の一致不一致判定回路とを有する誤り検出装置にお
いて、第２の一致不一致判定回路が不一致判定をしたこ
とに応動して第１の一致不一致判定回路が第１の所定ビ
ット数連続して一致判定したことを検出する第１の検出
手段と、第２の一致不一致判定回路が不一致判定をした
ことに応動して第２の一致不一致判定回路が第２の所定
ビット数連続して一致判定したことを検出する第２の検
出手段と、第２の一致不一致判定回路が不一致判定をし
たことに応動して第２の一致不一致判定回路が第２の所
定ビット数連続して一致判定しなかったことを検出する
第３の検出手段とを設け、これらの第１、第２および第
３の検出手段の検出結果によって受信信号にスリップが
生じたことを認定するように構成されている。

【００５３】このため、ビットスリップの長短やビット
エラーの発生頻度等に影響されず、ビットスリップの発
生を正確に認識できる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図

【図２】一実施形態の状態遷移図

【図３】一実施形態の動作説明図

【図４】一実施形態の動作を説明するためのタイミング
チャート

【図５】一実施形態の動作を説明するためのタイミング
チャート

【図６】ビットエラーとビットスリップの説明図

【符号の説明】

２０ 第１の擬似ランダム信号発生回路 ２１ 第１のシフトレジスタ ２２ ＥＸＯＲ回路 ２３ 第１の一致不一致判定回路 ２４ 第２の擬似ランダム信号発生回路 ２５ 第２のシフトレジスタ ２６ ＥＸＯＲ回路 ２７ スイッチ ２８ 第２の一致不一致判定回路 ３０ スリップ判定部 ３１ 第１のカウンタ ３２ 第２のカウンタ ３３ 判定回路 ３４ 第１のフリップフロップ ３５ アンド回路 ３６ 第２のフリップフロップ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】受信信号を入力する第１のシフトレジスタ
   （２１）と、該第１のシフトレジスタの複数の出力の排
   他的論理和をとる排他的論理和回路（２２）とを有する
   第１の擬似ランダム信号発生回路（２０）と、 前記第１の擬似ランダム信号発生回路から出力される信
   号と受信信号との一致不一致の判定をビット単位で行な
   う第１の一致不一致判定回路（２３）と、 前記第１のシフトレジスタと同じ段数の第２のシフトレ
   ジスタ（２５）と、該第２のシフトレジスタの複数の出
   力の排他的論理和をとる排他的論理和回路（２６）と、
   該排他的論理和回路の出力と受信信号を切り換えて前記
   第２のシフトレジスタに入力するスイッチ（２７）とを
   有し、前記第２のシフトレジスタが受信信号を入力する
   ときには同期引き込み動作を行い、かつ同期確定後、前
   記排他的論理和回路の出力を入力するときには擬似ラン
   ダム信号を発生する第２の擬似ランダム信号発生回路
   （２４）と、 前記第２の擬似ランダム信号発生回路から出力される信
   号と受信信号との一致不一致の判定をビット単位で行な
   う第２の一致不一致判定回路（２８）とを含む誤り検出
   装置において、 前記第２の一致不一致判定回路が不一致判定したことに
   応動して前記第１の一致不一致判定回路が第１の所定ビ
   ット数（Ｎ）連続して一致判定をしたことを検出する第
   １の検出手段（３１、３４、３５）と、 前記第２の一致不一致判定回路が不一致判定したことに
   応動して前記第２の一致不一致判定回路が第２の所定ビ
   ット数（Ｍ）連続して一致判定をしたことを検出する第
   ２の検出手段（３２）と、 前記第２の一致不一致判定回路が不一致判定をしたこと
   に応動して前記第２の一致不一致判定回路による一致判
   定が前記第２の所定ビット数連続しなかったことを検出
   する第３の検出手段（３２）とを備え、 前記第１、第２および第３の検出手段の検出結果によっ
   て受信信号にスリップが生じたことを認定することを特
   徴とする誤り検出装置。