JP2914026B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高ドレイン耐圧絶縁ゲート電界効果トランジスタに関す
る。
高ドレイン耐圧絶縁ゲート電界効果トランジスタに関す
る。
【０００２】
【従来の技術】電力増幅用の高ドレイン耐圧パワーＭＯ
Ｓトランジスタは高いドレイン耐圧を要求されるが、ゲ
ート近くのドレイン領域に生じる高電界部分での絶縁破
壊により、耐圧の低下が引き起こされる。
Ｓトランジスタは高いドレイン耐圧を要求されるが、ゲ
ート近くのドレイン領域に生じる高電界部分での絶縁破
壊により、耐圧の低下が引き起こされる。
【０００３】半導体装置の断面図である図６を参照する
と、従来の高ドレイン耐圧パワーＭＯＳトランジスタ
は、フィールド酸化膜２に囲まれたｐ型シリコン基板１
の表面に、ゲート酸化膜３とｎ+ 拡散層からなるソース
領域５，ドレイン領域６とゲート電極７とから構成され
ている。シリコン基板１上にはシリコン酸化膜８が設け
られ、このシリコン酸化膜８に設けられた開口部を介し
てアルミニウム電極９がソース領域５，ドレイン領域６
と接続している。上記ゲート酸化膜３の膜厚は、ドレイ
ン領域６近傍で厚くなっている。
と、従来の高ドレイン耐圧パワーＭＯＳトランジスタ
は、フィールド酸化膜２に囲まれたｐ型シリコン基板１
の表面に、ゲート酸化膜３とｎ+ 拡散層からなるソース
領域５，ドレイン領域６とゲート電極７とから構成され
ている。シリコン基板１上にはシリコン酸化膜８が設け
られ、このシリコン酸化膜８に設けられた開口部を介し
てアルミニウム電極９がソース領域５，ドレイン領域６
と接続している。上記ゲート酸化膜３の膜厚は、ドレイ
ン領域６近傍で厚くなっている。
【０００４】
【発明が解決しようとする課題】宇宙空間あるいは原子
炉の周辺で使用される半導体装置は、高線量の放射に曝
され、装置内に放射損傷が発生する。ＭＯＳトランジス
タのゲート酸化膜にＸ線やガンマ線等の放射線が入射す
ると、半導体基板と酸化膜の界面に界面準位が発生す
る。界面準位は、放射線の入射により酸化膜の内部に発
生した正孔が、膜内電界により酸化膜／シリコン界面に
移動し、界面と反応する事により生じる。
炉の周辺で使用される半導体装置は、高線量の放射に曝
され、装置内に放射損傷が発生する。ＭＯＳトランジス
タのゲート酸化膜にＸ線やガンマ線等の放射線が入射す
ると、半導体基板と酸化膜の界面に界面準位が発生す
る。界面準位は、放射線の入射により酸化膜の内部に発
生した正孔が、膜内電界により酸化膜／シリコン界面に
移動し、界面と反応する事により生じる。
【０００５】放射線の入射により酸化膜内には正孔が均
一に発生するため、正孔量は酸化膜の体積に比例するの
で、単位面積あたりの酸化膜内に発生する正孔量及び界
面準位発生量は、酸化膜厚にほぼ比例する。
一に発生するため、正孔量は酸化膜の体積に比例するの
で、単位面積あたりの酸化膜内に発生する正孔量及び界
面準位発生量は、酸化膜厚にほぼ比例する。
【０００６】高ドレイン耐圧ＭＯＳトランジスタは、ド
レイン領域付近のゲート酸化膜が厚いため、これに放射
線が入射した場合、ドレイン付近の厚いゲート酸化膜と
シリコン基板との界面にはソース領域付近のシリコン／
酸化膜界面よりも多量の界面準位が発生し、これが散乱
中心として振る舞うため、トランジスタがＯＮ状態の場
合に流れるドレイン電流の移動度が低下するという欠点
を有する。この移動度の低下は、最大ドレイン電流量の
低下を引き起こす。
レイン領域付近のゲート酸化膜が厚いため、これに放射
線が入射した場合、ドレイン付近の厚いゲート酸化膜と
シリコン基板との界面にはソース領域付近のシリコン／
酸化膜界面よりも多量の界面準位が発生し、これが散乱
中心として振る舞うため、トランジスタがＯＮ状態の場
合に流れるドレイン電流の移動度が低下するという欠点
を有する。この移動度の低下は、最大ドレイン電流量の
低下を引き起こす。
【０００７】以上示した様な放射線の被爆に起因するト
ランジスタ特性の変動は回復不可能であり、被爆線量の
蓄積に伴い増加するため、やがて装置の機能を損なう。
ランジスタ特性の変動は回復不可能であり、被爆線量の
蓄積に伴い増加するため、やがて装置の機能を損なう。
【０００８】本発明の目的は、放射線環境下に於いて十
分動作しうる高ドレイン耐圧ＭＯＳトランジスタを搭載
した、放射線耐性が強化された半導体装置を提供するこ
とである。
分動作しうる高ドレイン耐圧ＭＯＳトランジスタを搭載
した、放射線耐性が強化された半導体装置を提供するこ
とである。
【０００９】
【課題を解決するための手段】上述したように、ドレイ
ン付近のゲート酸化膜を厚くした高耐圧ＭＯＳトランジ
スタに放射線が入射すると、厚い酸化膜とシリコン基板
の界面に多量の界面準位が発生し、厚い酸化膜下のチャ
ネル領域のキャリア移動度を低下させる。
ン付近のゲート酸化膜を厚くした高耐圧ＭＯＳトランジ
スタに放射線が入射すると、厚い酸化膜とシリコン基板
の界面に多量の界面準位が発生し、厚い酸化膜下のチャ
ネル領域のキャリア移動度を低下させる。
【００１０】この様な移動度の低下を防ぐために、本発
明では厚い酸化膜下のシリコン基板表面に、シリコン基
板内部の導電型と異なる導電型の不純物層を設けてい
る。
明では厚い酸化膜下のシリコン基板表面に、シリコン基
板内部の導電型と異なる導電型の不純物層を設けてい
る。
【００１１】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１２】半導体装置の縦断面図である図１の参照す
ると、本発明の第１の関連技術は、ｐ型シリコン基板１
の表面に、ゲート酸化膜３が形成されている。ゲート酸
化膜３の厚さは均一でなくｎ+ 拡散層からなるソース領
域５の付近よりｎ+ 拡散層からなるドレイン領域６の付
近で大きな膜厚を有している。ゲート酸化膜３のうちド
レイン領域６の付近の膜厚が厚い領域の下のｐ型シリコ
ン基板１の表面には、ｎ型拡散層４が形成されている。
ゲート酸化膜３の表面は、多結晶シリコンからなるゲー
ト電極５で覆われている。ソース領域５，およびドレイ
ン領域６にはアルミニウム電極９が設けられている。ゲ
ート電極７とアルミニウム電極９とは、シリコン酸化膜
８によって、電気的に絶縁されている。また素子はフィ
ールド酸化膜２によって、隣接する素子と電気的に絶縁
されている。
ると、本発明の第１の関連技術は、ｐ型シリコン基板１
の表面に、ゲート酸化膜３が形成されている。ゲート酸
化膜３の厚さは均一でなくｎ+ 拡散層からなるソース領
域５の付近よりｎ+ 拡散層からなるドレイン領域６の付
近で大きな膜厚を有している。ゲート酸化膜３のうちド
レイン領域６の付近の膜厚が厚い領域の下のｐ型シリコ
ン基板１の表面には、ｎ型拡散層４が形成されている。
ゲート酸化膜３の表面は、多結晶シリコンからなるゲー
ト電極５で覆われている。ソース領域５，およびドレイ
ン領域６にはアルミニウム電極９が設けられている。ゲ
ート電極７とアルミニウム電極９とは、シリコン酸化膜
８によって、電気的に絶縁されている。また素子はフィ
ールド酸化膜２によって、隣接する素子と電気的に絶縁
されている。
【００１３】上記第１の関連技術の如く放射線を被爆し
た際に発生する界面準位量が多い厚いゲート酸化膜３の
直下のシリコン基板１の表面に、シリコン基板１と逆導
電型のｎ型拡散４層を形成することにより、厚いゲート
酸化膜３下では、チャネルがシリコン基板１表面でなく
シリコン基板１内部に生じるため、伝導電流は多量に発
生した界面準位による散乱の影響を受けず、電荷移動度
の低下，あるいはそれにともなうドレイン電流量の減少
を大きく抑制することができる。
た際に発生する界面準位量が多い厚いゲート酸化膜３の
直下のシリコン基板１の表面に、シリコン基板１と逆導
電型のｎ型拡散４層を形成することにより、厚いゲート
酸化膜３下では、チャネルがシリコン基板１表面でなく
シリコン基板１内部に生じるため、伝導電流は多量に発
生した界面準位による散乱の影響を受けず、電荷移動度
の低下，あるいはそれにともなうドレイン電流量の減少
を大きく抑制することができる。
【００１４】図２は、上記第１の関連技術の効果を説明
するための耐放射線性の試験データ図である。図２
（ａ）は放射線照射の有無によるサブスレッシオルド特
性の変化を示すグラフである。ここで半導体装置が吸収
した放射線量は１Ｍｒａｄで、放射線照射中のゲートバ
イアスは５Ｖ、ドレイン領域６，ソース領域５，シリコ
ン基板１は接地電位とした。放射線の放射により、本第
１の関連技術のトランジスタ及び従来構造のトランジス
タの特性がともに負電圧方向に移動しているのは、放射
線の入射によりゲート酸化膜中に発生した正孔が膜中ト
ラップに捕獲され、固定正電荷となっているためであ
る。放射線照射後のサブスレッシオルド領域の特性の傾
きの減少は、酸化膜／シリコン界面における準位の発生
に起因するものであるが、従来のトランジスタ（破線）
に比べ本第１の関連技術のトランジスタ（実線）の方が
傾きの変化が小さいことは、本第１の関連技術のトラン
ジスタにおいて界面準位の発生が防止された事を示す。
この様に本第１の関連技術のトランジスタにおいて耐放
射線性が大幅に改善されていることがわかる。図２
（ｂ）は、図２（ａ）と同じ条件でガンマ線を照射した
トランジスタのドレイン電流−ドレイン電圧特性であ
る。放射線照射によりドレイン電流が減少するが、減少
の度合いは、従来のトランジスタに比べて本第１の関連
技術のトランジスタの方が小さい。この結果からも、本
第１の関連技術のトランジスタにおいて耐放射線性が大
幅に改善されていることがわかる。
するための耐放射線性の試験データ図である。図２
（ａ）は放射線照射の有無によるサブスレッシオルド特
性の変化を示すグラフである。ここで半導体装置が吸収
した放射線量は１Ｍｒａｄで、放射線照射中のゲートバ
イアスは５Ｖ、ドレイン領域６，ソース領域５，シリコ
ン基板１は接地電位とした。放射線の放射により、本第
１の関連技術のトランジスタ及び従来構造のトランジス
タの特性がともに負電圧方向に移動しているのは、放射
線の入射によりゲート酸化膜中に発生した正孔が膜中ト
ラップに捕獲され、固定正電荷となっているためであ
る。放射線照射後のサブスレッシオルド領域の特性の傾
きの減少は、酸化膜／シリコン界面における準位の発生
に起因するものであるが、従来のトランジスタ（破線）
に比べ本第１の関連技術のトランジスタ（実線）の方が
傾きの変化が小さいことは、本第１の関連技術のトラン
ジスタにおいて界面準位の発生が防止された事を示す。
この様に本第１の関連技術のトランジスタにおいて耐放
射線性が大幅に改善されていることがわかる。図２
（ｂ）は、図２（ａ）と同じ条件でガンマ線を照射した
トランジスタのドレイン電流−ドレイン電圧特性であ
る。放射線照射によりドレイン電流が減少するが、減少
の度合いは、従来のトランジスタに比べて本第１の関連
技術のトランジスタの方が小さい。この結果からも、本
第１の関連技術のトランジスタにおいて耐放射線性が大
幅に改善されていることがわかる。
【００１５】半導体装置の作り方を説明するための工程
の縦断面図である図３を参照すると、上記第１の関連技
術の製造方法の１つは、まず、公知の技術を用いてｐ型
シリコン基板１上にフィールド酸化膜２を形成する。次
いで、素子領域内のｐ型シリコン基板１上に、熱酸化法
によりシリコン酸化膜１１を形成する。更に、スパッタ
法により素子全面にアルミニウム膜１２を形成した後、
公知の技術を用いて、厚いゲート酸化膜が形成される領
域のアルミニウム膜１２を除去する。更に、このアルミ
ニウム膜１２をマスクとして、厚いゲート酸化膜が形成
される領域下のｐ型シリコン基板１の表面に、ｎ型不純
物、例えば砒素イオンをイオン注入法を用いて導入し、
ｎ型拡散層４を形成する〔図３（ａ）〕。
の縦断面図である図３を参照すると、上記第１の関連技
術の製造方法の１つは、まず、公知の技術を用いてｐ型
シリコン基板１上にフィールド酸化膜２を形成する。次
いで、素子領域内のｐ型シリコン基板１上に、熱酸化法
によりシリコン酸化膜１１を形成する。更に、スパッタ
法により素子全面にアルミニウム膜１２を形成した後、
公知の技術を用いて、厚いゲート酸化膜が形成される領
域のアルミニウム膜１２を除去する。更に、このアルミ
ニウム膜１２をマスクとして、厚いゲート酸化膜が形成
される領域下のｐ型シリコン基板１の表面に、ｎ型不純
物、例えば砒素イオンをイオン注入法を用いて導入し、
ｎ型拡散層４を形成する〔図３（ａ）〕。
【００１６】その後、エッチング法を用いて、素子表面
のアルミニウム膜１２およびシリコン酸化膜１１を除去
する。続いて、熱酸化法を用いて素子全面に、たとえば
厚さ２０ｎｍのシリコン酸化膜１３を形成する。さらに
気相成長法を用いて、素子全面にシリコン酸化膜１４を
例えば３００ｎｍ堆積し、続いて既知の技術を用いて、
ゲート酸化膜が厚い領域を除く領域のシリコン酸化膜１
３，１４を除去することにより、ゲート酸化膜の厚い部
分を形成する〔図３（ｂ）〕。
のアルミニウム膜１２およびシリコン酸化膜１１を除去
する。続いて、熱酸化法を用いて素子全面に、たとえば
厚さ２０ｎｍのシリコン酸化膜１３を形成する。さらに
気相成長法を用いて、素子全面にシリコン酸化膜１４を
例えば３００ｎｍ堆積し、続いて既知の技術を用いて、
ゲート酸化膜が厚い領域を除く領域のシリコン酸化膜１
３，１４を除去することにより、ゲート酸化膜の厚い部
分を形成する〔図３（ｂ）〕。
【００１７】次に、熱酸化法，例えば９００度の乾燥酸
素を用いた熱酸化法により、シリコン基板１の表面が露
出した領域に、シリコン酸化膜１５を、例えば厚さ２０
ｎｍ形成する。このシリコン酸化膜１５とシリコン酸化
膜１３，１４とをもって、ゲート酸化膜３を構成する。
その後、素子全面に気相成長法を用いて、多結晶シリコ
ン膜１６を後えば厚さ４００ｎｍ形成し、更に多結晶シ
リコン膜１６の電気抵抗を減少させるため、リンを含む
雰囲気、例えばオキシ塩化リン（ＰＯＣｌ3 ）中で熱処
理を行うことにより、多結晶シリコン膜１６中にリンを
導入する〔図３（ｃ）〕。
素を用いた熱酸化法により、シリコン基板１の表面が露
出した領域に、シリコン酸化膜１５を、例えば厚さ２０
ｎｍ形成する。このシリコン酸化膜１５とシリコン酸化
膜１３，１４とをもって、ゲート酸化膜３を構成する。
その後、素子全面に気相成長法を用いて、多結晶シリコ
ン膜１６を後えば厚さ４００ｎｍ形成し、更に多結晶シ
リコン膜１６の電気抵抗を減少させるため、リンを含む
雰囲気、例えばオキシ塩化リン（ＰＯＣｌ3 ）中で熱処
理を行うことにより、多結晶シリコン膜１６中にリンを
導入する〔図３（ｃ）〕。
【００１８】更に、公知の技術を用いて、チャネル領域
以外の多結晶シリコン膜１４を除去することにより、ゲ
ート電極５を形成する。続いてｎ+ 拡散層からなるソー
ス領域５，およびドレイン領域７を形成するために、ゲ
ート電極５をマスクとして、自己整合的にｎ型の不純
物、例えば砒素イオンを注入する。続いて、注入した砒
素イオンを活性化するために高温の熱処理、例えば９０
０度の窒素雰囲気中での熱処理を行う〔図３（ｄ）〕。
以外の多結晶シリコン膜１４を除去することにより、ゲ
ート電極５を形成する。続いてｎ+ 拡散層からなるソー
ス領域５，およびドレイン領域７を形成するために、ゲ
ート電極５をマスクとして、自己整合的にｎ型の不純
物、例えば砒素イオンを注入する。続いて、注入した砒
素イオンを活性化するために高温の熱処理、例えば９０
０度の窒素雰囲気中での熱処理を行う〔図３（ｄ）〕。
【００１９】次に、気相成長法を用いて、素子全面にリ
ンとボロンを含むシリコン酸化膜８を堆積する〔図３
（ｅ）〕。続いて、コンタクト孔を形成し、最後にソー
ス領域５，ドレイン領域６上に接してアルミニウム電極
９を形成することにより、図１に示す構造の半導体装置
を得る。
ンとボロンを含むシリコン酸化膜８を堆積する〔図３
（ｅ）〕。続いて、コンタクト孔を形成し、最後にソー
ス領域５，ドレイン領域６上に接してアルミニウム電極
９を形成することにより、図１に示す構造の半導体装置
を得る。
【００２０】半導体装置を説明するための縦断面図であ
る。図４を参照すると、本発明の第２の関連技術は、ｐ
+ 型拡散層からなるソース領域２３，ドレイン領域２４
を有するｐチャンネルＭＯＳトランジスタに、本発明の
構造を応用している。本実施例ではｎ型シリコン基板２
１の表面の、ゲート酸化膜３の膜厚が厚い領域の下のｎ
型シリコン基板２１の表面に、基板に含まれる不純物と
異なる型のｐ型拡散層２２が設けられている。
る。図４を参照すると、本発明の第２の関連技術は、ｐ
+ 型拡散層からなるソース領域２３，ドレイン領域２４
を有するｐチャンネルＭＯＳトランジスタに、本発明の
構造を応用している。本実施例ではｎ型シリコン基板２
１の表面の、ゲート酸化膜３の膜厚が厚い領域の下のｎ
型シリコン基板２１の表面に、基板に含まれる不純物と
異なる型のｐ型拡散層２２が設けられている。
【００２１】図５は、本発明の一実施例を説明する縦断
面図である。本一実施例では、ゲート酸化膜の厚い領域
が、ｐ型シリコン基板１に接して形成された薄いシリコ
ン熱酸化膜３１とリンとボロンとを含むシリコン酸化膜
３２とで構成されている。リンとボロンの少なくとも一
方を含むシリコン酸化膜３２が放射線に被爆した場合、
リンやボロン等の不純物は再結合中心として振る舞うた
め、ゲート酸化膜内に発生した電子−正孔対は速やかに
消滅し、界面準位等の放射線損傷の発生が著しく抑制さ
れるという効果がある。リン或いはボロンとを含むシリ
コン酸化膜３２は、通常気相成長法を用いて形成される
が、気相成長法を用いてシリコン基板上にシリコン酸化
膜を形成すると、多量の界面準位が存在し、ゲート絶縁
膜として不適当であるため、リンとボロンとを含むシリ
コン酸化膜３２の下には、ｐ型シリコン基板１と接して
界面特性の良いシリコン熱酸化膜３１が形成されてい
る。
面図である。本一実施例では、ゲート酸化膜の厚い領域
が、ｐ型シリコン基板１に接して形成された薄いシリコ
ン熱酸化膜３１とリンとボロンとを含むシリコン酸化膜
３２とで構成されている。リンとボロンの少なくとも一
方を含むシリコン酸化膜３２が放射線に被爆した場合、
リンやボロン等の不純物は再結合中心として振る舞うた
め、ゲート酸化膜内に発生した電子−正孔対は速やかに
消滅し、界面準位等の放射線損傷の発生が著しく抑制さ
れるという効果がある。リン或いはボロンとを含むシリ
コン酸化膜３２は、通常気相成長法を用いて形成される
が、気相成長法を用いてシリコン基板上にシリコン酸化
膜を形成すると、多量の界面準位が存在し、ゲート絶縁
膜として不適当であるため、リンとボロンとを含むシリ
コン酸化膜３２の下には、ｐ型シリコン基板１と接して
界面特性の良いシリコン熱酸化膜３１が形成されてい
る。
【００２２】
【発明の効果】以上説明したように本発明は、ゲート酸
化膜がドレイン付近において大きな膜厚を有する高ドレ
イン耐圧トランジスタにおいて、ドレイン付近の厚いゲ
ート酸化膜下のシリコン基板表面にシリコン基板内に含
まれる不純物と異なる型の不純物層を設けると、チャネ
ルがシリコン表面ではなく基板内部に生じるため、ドレ
イン電流は界面準位による電荷散乱の影響を受けず、移
動度の低下，あるいはそれにともなうドレイン電流量の
減少を大きく抑制することができる。
化膜がドレイン付近において大きな膜厚を有する高ドレ
イン耐圧トランジスタにおいて、ドレイン付近の厚いゲ
ート酸化膜下のシリコン基板表面にシリコン基板内に含
まれる不純物と異なる型の不純物層を設けると、チャネ
ルがシリコン表面ではなく基板内部に生じるため、ドレ
イン電流は界面準位による電荷散乱の影響を受けず、移
動度の低下，あるいはそれにともなうドレイン電流量の
減少を大きく抑制することができる。
【図１】本発明の第１の関連技術を説明するための縦断
面図である。
面図である。
【図２】上記第１の関連技術の効果を説明するためのグ
ラフである。
ラフである。
【図３】上記第１の関連技術の製造方法を説明するため
の工程順の縦断面図である。
の工程順の縦断面図である。
【図４】本発明の第２の関連技術を説明するための縦断
面図である。
面図である。
【図５】本発明の一実施例を説明するための縦断面図で
ある。
ある。
【図６】従来の半導体装置を説明するための縦断面図で
ある。
ある。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ｎ型拡散層 ５ ソース領域（ｎ+ 型） ６ ドレイン領域（ｎ+ 型） ７ ゲート電極 ８，３２ シリコン酸化膜（リン，ボロンを含む） ９ アルミニウム電極 １１，１３，１４，１５ シリコン酸化膜 １２ アルミニウム膜 １６ 多結晶シリコン膜 ２１ ｎ型シリコン基板 ２２ ｐ型シリコン基板 ２３ ソース領域（ｐ+ 型） ２４ ドレイン領域（ｐ+ 型） ３１ シリコン熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (1)
- 【請求項１】 一導電型のシリコン基板の表面に設けら
れた逆導電型のドレイン付近の絶縁ゲート膜が逆導電型
のソース付近の絶縁ゲート膜に較べて大きな膜厚を有す
る高ドレイン耐圧絶縁ゲート電界効果トランジスタに於
いて、前記絶縁ゲート膜における膜厚の薄い部分が、熱酸化に
よるシリコン酸化膜から構成され、 前記絶縁ゲート膜における膜厚の厚い部分が、前記熱酸
化によるシリコン酸化膜に、リンおよびボロンの少なく
とも一方を含むシリコン酸化膜が積層された膜から構成
され、 前記ドレイン付近の厚い絶縁ゲート膜下の前記シリコン
基板表面に、逆導電型の不純物層が形成されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21190992A JP2914026B2 (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21190992A JP2914026B2 (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661488A JPH0661488A (ja) | 1994-03-04 |
| JP2914026B2 true JP2914026B2 (ja) | 1999-06-28 |
Family
ID=16613666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21190992A Expired - Fee Related JP2914026B2 (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914026B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235598B1 (en) * | 1998-11-13 | 2001-05-22 | Intel Corporation | Method of using thick first spacers to improve salicide resistance on polysilicon gates |
-
1992
- 1992-08-10 JP JP21190992A patent/JP2914026B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0661488A (ja) | 1994-03-04 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990316 |
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