JP2911352B2 - Solid-state imaging device - Google Patents
Solid-state imaging deviceInfo
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- JP2911352B2 JP2911352B2 JP5300573A JP30057393A JP2911352B2 JP 2911352 B2 JP2911352 B2 JP 2911352B2 JP 5300573 A JP5300573 A JP 5300573A JP 30057393 A JP30057393 A JP 30057393A JP 2911352 B2 JP2911352 B2 JP 2911352B2
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、コンピュータ機器に取
り込まれる画像データを得るのに適した固体撮像装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state imaging device suitable for obtaining image data to be taken in computer equipment.
【０００２】[0002]
【従来の技術】ＣＣＤイメージセンサが用いられるテレ
ビカメラの如き撮像装置においては、ＣＣＤを駆動する
ＣＣＤドライバ及びそのタイミング回路に加え、ＣＣＤ
の出力に対して種々の処理を施して所定の映像信号を得
る信号処理回路が設けられる。このような信号処理回路
は、主として、ＣＣＤの出力をサンプリングするサンプ
ルホールド回路、信号の平均レベルを一定に維持する自
動利得制御回路、映像の再生側での信号レベルに対する
発光輝度の非線形性を補償するガンマ補正回路等により
構成される。2. Description of the Related Art In an image pickup apparatus such as a television camera using a CCD image sensor, a CCD driver for driving a CCD and a timing circuit thereof are provided.
Is provided with a signal processing circuit for performing various processings on the output of the above to obtain a predetermined video signal. Such a signal processing circuit mainly includes a sample-and-hold circuit for sampling the output of the CCD, an automatic gain control circuit for keeping the average level of the signal constant, and compensating for the non-linearity of the emission luminance with respect to the signal level on the video reproduction side. And a gamma correction circuit.
【０００３】図６は、従来の撮像装置の構成を示すブロ
ック図で、図７は、その動作を説明するタイミング図で
ある。フレーム転送方式のＣＣＤイメージセンサ１は、
撮像部２、蓄積部３、水平転送部４及び出力部５より構
成される。撮像部２は、垂直方向に連続し、互いに平行
に配列される複数のシフトレジスタからなり、これらの
シフトレジスタの各ビットが電極の作用によって電位的
に区画されて複数の受光画素が定義される。蓄積部３
は、撮像部２の各シフトレジスタに連続する複数のシフ
トレジスタからなり、撮像部２のシフトレジスタから情
報電荷を受け取って蓄積する。水平転送部４は、各ビッ
トが蓄積部３のシフトレジスタの出力端に対応付けられ
る単一のシフトレジスタからなり、蓄積部３から受け取
った情報電荷を順次転送出力する。出力部５は、水平転
送部４の出力側に設けられ、水平転送部４から出力され
る情報電荷を電圧値に変換して出力する。このＣＣＤイ
メージセンサ１の撮像部２、蓄積部３及び水平転送部４
には、それぞれ、Ｖドライバ６、Ｓドライバ７及びＨド
ライバ８が接続される。これらＶドライバ６、Ｓドライ
バ７及びＨドライバ８は、共通の基準クロックに従って
動作し、例えば、撮像部２及び蓄積部３に対して４相の
転送クロックφV、φSをそれぞれ供給し、水平転送部４
に対して２相の転送クロックφHを供給する。これによ
り、ＣＣＤイメージセンサ１の撮像部２に発生する情報
電荷が、１画面毎に撮像部２から蓄積部３へ転送された
後、蓄積部３から１水平ライン単位で水平転送部４を介
して出力部５へ転送される。FIG. 6 is a block diagram showing the configuration of a conventional imaging apparatus, and FIG. 7 is a timing chart for explaining the operation thereof. The frame transfer type CCD image sensor 1
It comprises an imaging unit 2, a storage unit 3, a horizontal transfer unit 4, and an output unit 5. The imaging unit 2 is composed of a plurality of shift registers that are continuous in the vertical direction and are arranged in parallel with each other, and each bit of these shift registers is potential-divided by the action of an electrode to define a plurality of light receiving pixels. . Storage unit 3
Is composed of a plurality of shift registers continuous with each shift register of the imaging unit 2, and receives and accumulates information charges from the shift registers of the imaging unit 2. The horizontal transfer unit 4 includes a single shift register in which each bit is associated with the output terminal of the shift register of the storage unit 3, and sequentially transfers and outputs information charges received from the storage unit 3. The output unit 5 is provided on the output side of the horizontal transfer unit 4 and converts the information charge output from the horizontal transfer unit 4 into a voltage value and outputs the voltage value. The imaging unit 2, the storage unit 3, and the horizontal transfer unit 4 of the CCD image sensor 1.
Are connected to a V driver 6, an S driver 7, and an H driver 8, respectively. The V driver 6, the S driver 7, and the H driver 8 operate according to a common reference clock, and supply, for example, four-phase transfer clocks φ V and φ S to the imaging unit 2 and the storage unit 3, respectively. Transfer part 4
Supplies the two-phase transfer clock φ H to As a result, the information charges generated in the imaging unit 2 of the CCD image sensor 1 are transferred from the imaging unit 2 to the storage unit 3 for each screen, and then transferred from the storage unit 3 via the horizontal transfer unit 4 in units of one horizontal line. Is transferred to the output unit 5.
【０００４】そして、ＣＣＤイメージセンサ１の出力部
５から取り出されるＣＣＤ出力は、信号処理回路９にお
いて、サンプリング、増幅、ガンマ補正等の処理が施さ
れた後に、映像信号として外部機器へ出力される。一
方、カウンタ及びデコーダよりなるタイミング制御回路
１０は、水平同期信号Ｈ−ＳＹＣ及び垂直同期信号Ｖ−
ＳＹＣを受けて、Ｖドライバ６、Ｓドライバ７及びＨド
ライバ８を所定のタイミングで起動させる。即ち、水平
同期信号Ｈ−ＳＹＣによりリセットされ、一定周期のク
ロックをカウントして１水平走査周期で動作するＨカウ
ンタの出力に基づいてＳドライバ７及びＨドライバ８を
起動する１水平走査周期のタイミングパルスを生成す
る。そして、垂直同期信号Ｖ−ＳＹＣによりリセットさ
れ、水平同期信号Ｈ−ＳＹＣをカウントして１垂直走査
周期で動作するＶカウンタの出力に基づいてＶドライバ
６及びＳドライバ７を起動する１垂直走査周期のタイミ
ングパルスを生成する。これと同時に、信号処理回路９
において必要となるサンプリングパルス、クランプパル
ス等をＣＣＤイメージセンサ１の動作タイミングと一致
するように作成し、信号処理回路９に供給する。これに
より、信号処理回路９から出力される映像信号を水平同
期信号Ｈ−ＳＹＣ及び垂直同期信号Ｖ−ＳＹＣに同期さ
せることができる。The CCD output from the output section 5 of the CCD image sensor 1 is subjected to processing such as sampling, amplification and gamma correction in a signal processing circuit 9 and then output to an external device as a video signal. . On the other hand, the timing control circuit 10 including a counter and a decoder controls the horizontal synchronizing signal H-SYC and the vertical synchronizing signal V-
Upon receiving the SYC, the V driver 6, the S driver 7, and the H driver 8 are activated at a predetermined timing. That is, the timing of one horizontal scanning cycle which is reset by the horizontal synchronizing signal H-SYC, counts a clock of a fixed cycle, and activates the S driver 7 and the H driver 8 based on the output of the H counter which operates in one horizontal scanning cycle. Generate a pulse. Then, it is reset by the vertical synchronizing signal V-SYC, counts the horizontal synchronizing signal H-SYC, and activates the V driver 6 and the S driver 7 based on the output of the V counter operating in one vertical scanning cycle. Is generated. At the same time, the signal processing circuit 9
The sampling pulse, the clamp pulse, and the like required in the above are generated so as to coincide with the operation timing of the CCD image sensor 1, and are supplied to the signal processing circuit 9. Thus, the video signal output from the signal processing circuit 9 can be synchronized with the horizontal synchronization signal H-SYC and the vertical synchronization signal V-SYC.
【０００５】[0005]
【発明が解決しようとする課題】ところで、パーソナル
コンピュータやワードプロセッサ等の機器にイメージデ
ータを取り込む場合、被写体原稿を走査して読み取るイ
メージスキャナを用いることがよく知られているが、近
年では、立体的な被写体にも対応可能なイメージセンサ
を用いることが考えられている。例えば、上述の如き撮
像装置では、コンピュータ機器側からＣＣＤイメージセ
ンサ１の動作タイミングを決定するトリガをタイミング
制御回路１０に与え、コンピュータ機器の指示に応答し
て映像信号を得られるように構成する。通常、コンピュ
ータ機器が映像信号を取り込む速度は、ＮＴＳＣ方式等
のテレビジョン方式よりも遅いため、ＣＣＤイメージセ
ンサ１の駆動タイミングの変更が必要になる。一般的に
は、ＮＴＳＣ方式と比較して１／２０程度の速度とする
必要があるため、蓄積部３に印加される転送クロックφ
S及び水平転送部４に印加される転送クロックφHの周波
数を１／２０程度にしている。It is well known to use an image scanner for scanning and reading an original document when image data is taken into a device such as a personal computer or a word processor. It has been considered to use an image sensor that can respond to various subjects. For example, the above-described imaging apparatus is configured such that a trigger for determining the operation timing of the CCD image sensor 1 is given from the computer device to the timing control circuit 10 so that a video signal can be obtained in response to an instruction from the computer device. Usually, the speed at which a computer device takes in a video signal is lower than that of a television system such as the NTSC system, so that it is necessary to change the drive timing of the CCD image sensor 1. Generally, it is necessary to set the speed to about 1/20 as compared with the NTSC system.
The frequency of S and the transfer clock φ H applied to the horizontal transfer unit 4 is set to about 1/20.
【０００６】このようなＣＣＤイメージセンサ１の駆動
タイミング変更は、基準クロックの周波数の変更や、タ
イミング制御回路１０のデコーダの設定変更により容易
に対応できるが、ＣＣＤイメージセンサ１からの映像信
号の取り出しが遅くなると、以下のような問題が生じ
る。即ち、ＣＣＤイメージセンサ１の蓄積部３に情報電
荷を蓄積する時間が長くなることから、ＣＣＤイメージ
センサ１の各部に定常的に発生する暗電流が各映像情報
を構成する情報電荷に混入し易くなり、Ｓ／Ｎ比が劣化
するおそれがある。Such a change in the driving timing of the CCD image sensor 1 can be easily handled by changing the frequency of the reference clock or changing the setting of the decoder of the timing control circuit 10. Is slow, the following problems occur. That is, since the time for storing the information charges in the storage section 3 of the CCD image sensor 1 becomes long, the dark current constantly generated in each section of the CCD image sensor 1 easily mixes with the information charges constituting each image information. And the S / N ratio may be degraded.
【０００７】そこで本発明は、暗電流を効率よく排除
し、情報電荷への混入を抑圧してＳ／Ｎ比の劣化を防止
することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to efficiently remove dark current, suppress mixing in information charges, and prevent deterioration of the S / N ratio.
【０００８】[0008]
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、第１の特徴とするとこ
ろは、複数の受光画素が行列配置され、照射される被写
体映像に対応する情報電荷を各受光画素に蓄積する固体
撮像素子と、上記受光画素に蓄積される情報電荷を受光
画素に隣接する蓄積領域へ１画面毎に転送する第１の転
送手段と、上記蓄積領域へ転送された情報電荷を蓄積領
域に隣接する水平転送部へ１水平ライン毎に転送する第
２の転送手段と、上記水平転送部へ転送された情報電荷
を転送出力して水平ライン単位で連続する映像信号を得
る第３の駆動手段と、上記受光画素から上記蓄積部へ情
報電荷を転送する期間及び上記蓄積部から上記水平転送
部へ情報電荷を転送する期間に上記蓄積部内の電位を第
１の状態とし、残余の期間に上記蓄積部の電位を第２の
状態とする電位制御手段と、を備えたことにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and a first feature of the present invention is that a plurality of light-receiving pixels are arranged in rows and columns and a subject image to be illuminated is provided. A solid-state imaging device for storing corresponding information charges in each light receiving pixel; first transfer means for transferring the information charges stored in the light receiving pixels to a storage area adjacent to the light receiving pixels for each screen; Transfer means for transferring the information charges transferred to the horizontal transfer unit to the horizontal transfer unit adjacent to the accumulation region for each horizontal line, and transferring and outputting the information charges transferred to the horizontal transfer unit to continuously output the information charges in units of horizontal lines. A third driving unit for obtaining a video signal to be transferred, and a potential in the storage unit during a period for transferring information charges from the light receiving pixels to the storage unit and a period for transferring information charges from the storage unit to the horizontal transfer unit. 1 state, remaining In that and a potential control means for the potential of the accumulation portion and the second state in the period of.
【０００９】そして第２の特徴とするところは、外部機
器より供給される第１のトリガに応答して上記第１の転
送手段の起動するタイミングを決定し、第２のトリガに
応答して上記第２及び第３の転送手段の起動するタイミ
ングを決定するタイミング制御手段と、をさらに備えた
ことにある。The second feature is that the timing for activating the first transfer means is determined in response to a first trigger supplied from an external device, and the timing in which the first transfer means is activated is determined in response to the second trigger. And timing control means for deciding when to activate the second and third transfer means.
【００１０】[0010]
【作用】本発明によれば、固体撮像素子の蓄積部に情報
電荷が蓄積されている期間に、各画素を区画する部分の
電位がピンニング状態となり、その部分で発生する電荷
がオーバフロードレイン側に吸収される。このため、情
報電荷の蓄積される部分以外で発生する暗電流が除去さ
れ、情報電荷に混入しにくくなる。According to the present invention, during a period in which information charges are stored in the storage section of the solid-state imaging device, the potential of a portion that partitions each pixel is in a pinning state, and the charge generated in that portion flows to the overflow drain side. Absorbed. For this reason, the dark current generated in a portion other than the portion where the information charges are accumulated is removed, and it is difficult to mix the information charges.
【００１１】[0011]
【実施例】図１は、本発明の固体撮像装置のブロック図
で、図２は、その動作を説明するタイミング図である。
ＣＣＤイメージセンサ１１は、図６と同様に、撮像部１
２、蓄積部１３、水平転送部１４及び出力部１５により
構成される。シフトレジスタよりなる撮像部１２、蓄積
部１３及び水平転送部１４には、それぞれ、Ｖドライバ
１６、Ｓドライバ１７及びＨドライバ１８が接続され、
各部に対して４相あるいは２相の転送クロックφV、
φS、φHが供給される。ここで、蓄積部１３とＳドライ
バ１７との間には、制御信号に応答してオフセット電圧
を与えるオフセット回路１９が接続される。タイミング
制御回路２０は、コンピュータ機器側から与えられる撮
像トリガ及び転送トリガを受け、各ドライバ１６、１
７、１８の起動タイミングを決定すると共に、オフセッ
ト制御信号を生成してオフセット回路１９に供給する。
これと同時に、信号処理回路２１にて必要となる各種パ
ルス、例えば、サンプリングパルスやクランプパルス等
をし、信号信号処理回路２１に供給する。信号処理回路
２１は、ＣＣＤイメージセンサ１からのＣＣＤ出力に対
してサンプルホールド、ガンマ補正等の処理を施し、映
像信号として出力する。FIG. 1 is a block diagram of a solid-state imaging device according to the present invention, and FIG. 2 is a timing chart for explaining its operation.
The CCD image sensor 11 is, like FIG.
2, the storage unit 13, the horizontal transfer unit 14, and the output unit 15. A V driver 16, an S driver 17, and an H driver 18 are connected to the imaging unit 12, the storage unit 13, and the horizontal transfer unit 14, each of which includes a shift register.
For each part, a four-phase or two-phase transfer clock φ V ,
φ S and φ H are supplied. Here, an offset circuit 19 that applies an offset voltage in response to a control signal is connected between the storage unit 13 and the S driver 17. The timing control circuit 20 receives the imaging trigger and the transfer trigger given from the computer device side, and
In addition to determining the start timings of 7 and 18, an offset control signal is generated and supplied to the offset circuit 19.
At the same time, various pulses required by the signal processing circuit 21 such as a sampling pulse and a clamp pulse are supplied to the signal signal processing circuit 21. The signal processing circuit 21 performs processing such as sample hold and gamma correction on the CCD output from the CCD image sensor 1 and outputs the processed signal as a video signal.
【００１２】シャッタトリガに応答してＶドライバ１６
が排出クロックを発生すると、ＣＣＤイメージセンサ１
１の撮像部１２にそれまで蓄積されていた情報電荷が排
出される。続いて、フレーム転送トリガに応答してＶド
ライバ１６が読み出しクロックを発生すると、排出クロ
ックによる情報電荷の排出が完了した後に撮像部１２に
蓄積された情報電荷が蓄積部１３へ転送される。これに
より、排出クロックの終わりから読み出しクロックの始
まりまでの期間がＣＣＤイメージセンサ１１の露光期間
として設定される。情報電荷の排出は、例えば、撮像部
１２の各受光画素に隣接して配置されるオーバフロード
レインに電荷を吸収させるようにして行うことができ、
本出願人による特願平１−１５７３６９号あるいは特願
平１−１８３９７６号に開示されている。これらのシャ
ッタトリガ及びフレーム転送トリガは、それぞれ撮像ト
リガから作成されるもので、外部からの指示に応答して
ＣＣＤイメージセンサ１１の露光期間の伸縮制御を可能
にする。撮像部１２から蓄積部１３へ情報電荷を転送す
るときには、蓄積部１３にも撮像部１２と同様に読み出
しクロックが印加される。オフセット制御信号は、この
読み出しクロックがＳドライバ１７から出力される期間
に立ち下がっており、オフセット回路１９をオフ状態に
して転送クロックφSのレベルを高く設定する。The V driver 16 responds to a shutter trigger.
Generates a discharge clock, the CCD image sensor 1
The information charges accumulated so far in the one imaging unit 12 are discharged. Subsequently, when the V driver 16 generates a read clock in response to the frame transfer trigger, the information charges stored in the imaging unit 12 are transferred to the storage unit 13 after the discharge of the information charges by the discharge clock is completed. Thus, a period from the end of the discharge clock to the start of the read clock is set as the exposure period of the CCD image sensor 11. The discharge of the information charge can be performed, for example, by causing the overflow drain arranged adjacent to each light receiving pixel of the imaging unit 12 to absorb the charge,
It is disclosed in Japanese Patent Application No. 1-157369 or Japanese Patent Application No. 1-183976 by the present applicant. These shutter triggers and frame transfer triggers are created from the imaging triggers, respectively, and enable expansion and contraction control of the exposure period of the CCD image sensor 11 in response to an external instruction. When information charges are transferred from the imaging unit 12 to the storage unit 13, a readout clock is applied to the storage unit 13 as well as the imaging unit 12. Offset control signal, the read clock has fallen to a period that is output from the S driver 17, to set a high level of transfer clock phi S to the offset circuit 19 to the OFF state.
【００１３】蓄積部１３に転送された情報電荷は、Ｓド
ライバ１７が発生するライン送りパルスによって１水平
ライン単位で水平転送部１４へ転送される。このライン
送りパルスは、転送トリガから作成されるもので、コン
ピュータ機器側の動作に合わせて情報電荷の転送が行わ
れる。この転送タイミングにおいても、オフセット制御
信号が立ち下がり、オフセット回路１９をオフ状態とし
て転送クロックφSのレベルを高く設定する。オフセッ
ト回路１９は、読み出しクロックの発生する期間及びラ
イン送りパルスの発生する期間を除いてオン状態とな
り、Ｓドライバ１７が発生する転送クロックφSのレベ
ルを低く設定する。この転送クロックφSのレベルは、
ゲートの電位を下げても基板内のポテンシャルの状態が
それ以上浅くならない状態、所謂ピンニング状態、ある
いはそれに近い状態を作り得るように設定される。但
し、必要な情報電荷を蓄積する部分のゲートについて
は、所定の量の電荷を蓄積できる深さのポテンシャルを
確保するような電位に保たれている。The information charges transferred to the storage unit 13 are transferred to the horizontal transfer unit 14 in units of one horizontal line by a line feed pulse generated by the S driver 17. The line feed pulse is generated from a transfer trigger, and information charges are transferred in accordance with the operation of the computer device. Also in transfer timing, falls and offset control signal, setting a high level of transfer clock phi S offset circuit 19 is turned off. The offset circuit 19 is turned on except for the period in which the read clock is generated and the period in which the line feed pulse is generated, and sets the level of the transfer clock φ S generated by the S driver 17 to be low. Level of the transfer clock φ S is,
Even if the potential of the gate is lowered, the state of the potential in the substrate does not become shallower, that is, a so-called pinning state, or a state close to it. However, the gate of the portion for storing the necessary information charge is maintained at a potential that secures a potential at a depth capable of storing a predetermined amount of charge.
【００１４】水平転送部１４に転送された情報電荷は、
ライン送りパルスに対応してＨドライバ１８が発生する
水平転送クロックによって出力部１５側へ順次転送され
る。そして、出力部１５では、電荷量が電圧値に変換さ
れ、情報電荷に対応した出力が信号処理回路２１に供給
される。図３は、蓄積部１３内のポテンシャルの状態を
示す図であり、オフセット回路１９をオン状態とした場
合と、オフ状態とした場合とを示す。The information charges transferred to the horizontal transfer unit 14 are:
The data is sequentially transferred to the output unit 15 by a horizontal transfer clock generated by the H driver 18 in response to the line feed pulse. Then, in the output unit 15, the charge amount is converted into a voltage value, and an output corresponding to the information charge is supplied to the signal processing circuit 21. FIG. 3 is a diagram illustrating the state of the potential in the storage unit 13, showing the case where the offset circuit 19 is turned on and the case where the offset circuit 19 is turned off.
【００１５】２層構造を成すゲート電極に４相の転送ク
ロックφS1〜φS4が印加され、それぞれのゲート電極の
下の領域に転送クロックφS1〜φS4のレベルに応じた深
さのポテンシャルが形成される。情報電荷を蓄積する際
には、転送クロックφS1、φ S2をＬレベル、転送クロッ
クφS3、φS4をＨレベルとして転送クロックφS3、φ S4
が印加されるゲート電極の下のポテンシャルを相対的に
深く形成する。これにより、情報電荷は、ポテンシャル
が最も深くなる部分を中心にして蓄積されることにな
る。オフセット回路１９がオフ状態の場合には、ゲート
電極の電位がＬレベル、Ｈレベルの何れの状態でもピン
ニング状態とならず、各ゲート電極の下にある電荷は、
ゲート電極が形成するポテンシャル井戸に保持される。
撮像部１２から蓄積部１３への情報電荷の転送及び蓄積
部１３から水平転送部１４への情報電荷の転送の際に
は、このオフ状態にて行われる。A four-phase transfer clock is applied to the gate electrode having a two-layer structure.
Lock φS1~ ΦS4Is applied to each gate electrode.
Transfer clock φ in the lower areaS1~ ΦS4Depth according to the level of
Potential is formed. When accumulating information charges
Has a transfer clock φS1, Φ S2To L level, transfer clock
ΦS3, ΦS4To the H level and the transfer clock φS3, Φ S4
Is applied relative to the potential under the gate electrode.
Form deeply. As a result, the information charge becomes a potential
Is accumulated around the deepest part
You. When the offset circuit 19 is off, the gate
Regardless of whether the electrode potential is at L level or H level,
The charge under each gate electrode is not
It is held in a potential well formed by the gate electrode.
Transfer and accumulation of information charges from the imaging unit 12 to the accumulation unit 13
When transferring information charges from the unit 13 to the horizontal transfer unit 14
Is performed in this off state.
【００１６】オフセット回路１９がオン状態の場合に
は、ゲート電極の電位がＬレベルの状態のとき、その下
の領域のポテンシャルがピンニング状態となり、Ｌレベ
ルの電位が印加されるゲート電極の下の電荷がオーバフ
ロードレイン側に吸収される。なお、ゲート電極の電位
がＨレベルのときには、その下の領域のポテンシャルが
ピンニング状態とはならず、ポテンシャル井戸に保持さ
れている電荷はオーバフロードレインには吸収されな
い。このため、情報電荷が蓄積されている期間中蓄積部
１３に発生する暗電流は、ピンニング状態となっている
部分で殆どがオーバフロードレイン側に吸収され、情報
電荷に混入することは少ない。When the offset circuit 19 is in the ON state, when the potential of the gate electrode is at the L level, the potential of the region under the gate electrode is in the pinning state, and the potential under the gate electrode to which the L level potential is applied is set. Charges are absorbed on the overflow drain side. Note that when the potential of the gate electrode is at the H level, the potential of the region below the gate electrode does not enter the pinning state, and the charge held in the potential well is not absorbed by the overflow drain. For this reason, most of the dark current generated in the storage section 13 during the period in which the information charges are stored is absorbed by the overflow drain side in the pinning state, and is rarely mixed into the information charges.
【００１７】図４は、オフセット回路１９の一例を示す
回路図である。転送クロックφSの入力から出力までの
間にダイオード３１及び抵抗３２が並列に接続され、こ
のダイオード３１及び抵抗３２が電源接地間に直列接続
された一対の抵抗３３、３４に接続される。この接続点
には、他端が接地されたコンデンサ３５が接続されると
共に、同じく他端が接地される抵抗３６がスイッチ３７
を介して接地される。このようなオフセット回路１９に
よると、スイッチ３７がオフしているときとオンしてい
るときとで抵抗３３、３４の接続点の電位に差が生じ、
この差が転送クロックφSにオフセット電圧として与え
られる。例えば、オフセット電圧を３Ｖに設定すると、
オフセット回路１９がオフのときに−７Ｖから８Ｖまで
の範囲で変動する転送クロックφSに対し、オフセット
回路１９をオンさせることで、−１０Ｖから５Ｖまでの
範囲で変動するようシフトさせることができる。このと
き、転送クロックφSの波高値自体は、１５Ｖのまま変
化しない。FIG. 4 is a circuit diagram showing an example of the offset circuit 19. Between from the input to the output of the transfer clock phi S diode 31 and the resistor 32 are connected in parallel, the diode 31 and the resistor 32 are connected to a pair of resistors 33 and 34 connected in series between the power supply ground. To this connection point, a capacitor 35 having the other end grounded is connected, and a resistor 36 also having the other end grounded is connected to a switch 37.
Grounded. According to such an offset circuit 19, the potential at the connection point of the resistors 33 and 34 differs between when the switch 37 is off and when it is on,
This difference is given as an offset voltage to the transfer clock phi S. For example, if the offset voltage is set to 3V,
To transfer clock phi S offset circuit 19 varies in a range from -7V when off until 8V, by turning on the offset circuit 19, can be shifted to vary in the range from -10V to 5V . In this case, the peak value itself of the transfer clock phi S does not change from 15V.
【００１８】[0018]
【発明の効果】本発明によれば、情報電荷がＣＣＤイメ
ージセンサの蓄積部に蓄積されている期間に、情報電荷
の蓄積される部分以外で発生する暗電流を効率よく排除
することができるため、ＣＣＤイメージセンサからの情
報電荷の読み出し速度を遅くした場合でも、暗電流成分
が大きくならず、Ｓ／Ｎ比の劣化を防止できる。従っ
て、フィールドメモリを用いることなく、ＣＣＤイメー
ジセンサから高画質の映像信号を得てコンピュータ機器
に取り込むことができる。According to the present invention, it is possible to efficiently eliminate a dark current generated in a portion other than the portion where information charges are stored while the information charges are stored in the storage portion of the CCD image sensor. Even when the reading speed of the information charges from the CCD image sensor is reduced, the dark current component does not increase and the deterioration of the S / N ratio can be prevented. Therefore, a high-quality video signal can be obtained from the CCD image sensor and taken into the computer without using the field memory.
【図１】本発明の固体撮像装置のブロック図である。FIG. 1 is a block diagram of a solid-state imaging device according to the present invention.
【図２】図１の固体撮像装置の動作を示すタイミング図
である。FIG. 2 is a timing chart showing an operation of the solid-state imaging device of FIG. 1;
【図３】蓄積部のポテンシャルの状態を示す図である。FIG. 3 is a diagram illustrating a state of a potential of a storage unit.
【図４】オフセット回路の回路図である。FIG. 4 is a circuit diagram of an offset circuit.
【図５】転送クロックφSの波形図である。FIG. 5 is a waveform diagram of a transfer clock φ S.
【図６】従来の固体撮像素子のブロック図である。FIG. 6 is a block diagram of a conventional solid-state imaging device.
【図７】図６の固体撮像装置の動作を示すタイミング図
である。FIG. 7 is a timing chart showing an operation of the solid-state imaging device of FIG. 6;
１、１１ ＣＣＤイメージセンサ ２、１２ 撮像部 ３、１３ 蓄積部 ４、１４ 水平転送部 ５、１５ 出力部 ６、１６ Ｖドライバ ７、１７ Ｓドライバ ８、１８ Ｈドライバ ９、２１ 信号処理回路 １０、２０ タイミング制御回路 １９ オフセット回路 1,11 CCD image sensor 2,12 imaging unit 3,13 storage unit 4,14 horizontal transfer unit 5,15 output unit 6,16 V driver 7,17 S driver 8,18 H driver 9,21 signal processing circuit 10, 20 timing control circuit 19 offset circuit
Claims (2)
を成し、照射される被写体映像に対応する情報電荷を各
受光画素に蓄積する固体撮像素子と、上記撮像部に蓄積
される情報電荷を撮像部に隣接する蓄積部へ１画面毎に
転送する第１の転送クロックを上記固体撮像素子に供給
する第１のドライバと、上記蓄積部へ転送された情報電
荷を蓄積部に隣接する水平転送部へ１水平ライン毎に転
送する第２の転送クロックを上記固体撮像素子に供給す
る第２のドライバと、上記水平転送部へ転送された情報
電荷を順次転送出力する第３の転送クロックを上記固体
撮像素子に供給し、水平ライン単位で連続する映像信号
を出力させる第３のドライバと、上記撮像部から上記蓄
積部へ情報電荷を転送する期間及び上記蓄積部から上記
水平転送部へ情報電荷を転送する期間を除いて上記第２
の転送クロックにオフセットを与え、上記蓄積部のポテ
ンシャルを実質的なピンニング状態とするオフセット回
路と、を備えたことを特徴とする固体撮像装置。1. An imaging unit in which a plurality of light receiving pixels are arranged in a matrix.
The form, and transfers the corresponding information charges to the subject image to be illuminated and the solid-state image sensor to accumulate light receiving pixels, the information charge stored in the imaging section to the storage section adjacent to the imaging unit for each screen Supply the first transfer clock to the solid-state imaging device
And a second transfer clock for transferring the information charges transferred to the storage unit to a horizontal transfer unit adjacent to the storage unit for each horizontal line, to the solid-state imaging device.
And a third transfer clock for sequentially transferring and outputting the information charges transferred to the horizontal transfer unit.
A video signal that is supplied to the image sensor and is continuous in horizontal line units
A third driver for outputting an
The period during which information charges are transferred to the accumulation unit and the
Except for the period for transferring the information charges to the horizontal transfer section,
Offset to the transfer clock of
Offset time to bring the tangential into a substantial pinning state
And a road .
を成し、照射される被写体映像に対応する情報電荷を各
受光画素に蓄積する固体撮像素子と、上記撮像部に蓄積
される情報電荷を撮像部に隣接する蓄積部へ１画面毎に
転送する第１の転送クロックを上記固体撮像素子に供給
する第１のドライバと、上記蓄積部へ転送された情報電
荷を蓄積部に隣接する水平転送部へ１水平ライン毎に転
送する第２の転送クロックを上記固体撮像素子に供給す
る第２のドライバと、上記水平転送部へ転送された情報
電荷を順次転送出力する第３の転送クロックを上記固体
撮像素子に供給し、水平ライン単位で連続する映像信号
を出力させる第３のドライバと、上記撮像部から上記蓄
積部へ情報電荷を転送する期間及び上記蓄積部から上記
水平転送部へ情報電荷を転送する期間を除いて上記第２
の転送クロックにオフセットを与え、上記蓄積部のポテ
ンシャルを実質的なピンニング状態とするオフセット回
路と、外部機器より供給される撮像トリガに応答して上
記第１のドライバの起動するタイミングを決定し、転送
トリガに応答して上記第２及び第３のドライバの起動す
るタイミングを決定するタイミング制御回路と、を備え
たことを特徴とする固体撮像装置。2. An imaging section, wherein a plurality of light receiving pixels are arranged in a matrix.
The form, and transfers the corresponding information charges to the subject image to be illuminated and the solid-state image sensor to accumulate light receiving pixels, the information charge stored in the imaging section to the storage section adjacent to the imaging unit for each screen Supply the first transfer clock to the solid-state imaging device
And a second transfer clock for transferring the information charges transferred to the storage unit to a horizontal transfer unit adjacent to the storage unit for each horizontal line, to the solid-state imaging device.
And a third transfer clock for sequentially transferring and outputting the information charges transferred to the horizontal transfer unit.
A video signal that is supplied to the image sensor and is continuous in horizontal line units
A third driver for outputting an
The period during which information charges are transferred to the accumulation unit and the
Except for the period for transferring the information charges to the horizontal transfer section,
Offset to the transfer clock of
Offset time to bring the tangential into a substantial pinning state
And road, on in response to the imaging trigger supplied from the external device
Determine the timing to start the first driver and transfer
A solid-state imaging device, comprising: a timing control circuit that determines a start timing of the second and third drivers in response to a trigger .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300573A JP2911352B2 (en) | 1993-11-30 | 1993-11-30 | Solid-state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300573A JP2911352B2 (en) | 1993-11-30 | 1993-11-30 | Solid-state imaging device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154700A JPH07154700A (en) | 1995-06-16 |
| JP2911352B2 true JP2911352B2 (en) | 1999-06-23 |
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ID=17886472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5300573A Expired - Fee Related JP2911352B2 (en) | 1993-11-30 | 1993-11-30 | Solid-state imaging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911352B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4824467B2 (en) * | 2006-05-15 | 2011-11-30 | 富士フイルム株式会社 | Solid-state imaging device |
| JP4810566B2 (en) * | 2008-11-27 | 2011-11-09 | 富士フイルム株式会社 | Imaging device |
-
1993
- 1993-11-30 JP JP5300573A patent/JP2911352B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07154700A (en) | 1995-06-16 |
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