JP2904569B2 - ロジカルフィルタ - Google Patents
ロジカルフィルタInfo
- Publication number
- JP2904569B2 JP2904569B2 JP27649290A JP27649290A JP2904569B2 JP 2904569 B2 JP2904569 B2 JP 2904569B2 JP 27649290 A JP27649290 A JP 27649290A JP 27649290 A JP27649290 A JP 27649290A JP 2904569 B2 JP2904569 B2 JP 2904569B2
- Authority
- JP
- Japan
- Prior art keywords
- filter
- sum
- product
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Studio Circuits (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば放送局のスタジオ装置の中のエッ
ジスーパー発生装置等に用いられるロジカルフィルタに
関する。
ジスーパー発生装置等に用いられるロジカルフィルタに
関する。
（従来の技術） 一般に、エッジスーパー発生装置にあっては、例えば
スーパーインポーズする文字が白色の場合に背景画像が
白色に近いと見にくくなるので、その文字に対し、左右
対称の段階状のエッジを付け、当該キー信号によってス
ーパー信号と背景画像信号との輝度及び彩度の混合比を
制御している。この制御は、一般に第５図に示すような
ロジカルフィルタによって実現している。
スーパーインポーズする文字が白色の場合に背景画像が
白色に近いと見にくくなるので、その文字に対し、左右
対称の段階状のエッジを付け、当該キー信号によってス
ーパー信号と背景画像信号との輝度及び彩度の混合比を
制御している。この制御は、一般に第５図に示すような
ロジカルフィルタによって実現している。
第５図にそのブロック回路図を示して説明すると、入
力原信号（キー信号）はＮ個の遅延回路111〜11Nで、例
えば順次１クロックづつ遅延され、各遅延回路111〜11N
の遅延前後の信号は乗算器120〜12Nで所定の係数をかけ
られ、コンパレータ等の最大値演算器（MAX）131〜13N
で順次最大値が演算出力されるようになっている。
力原信号（キー信号）はＮ個の遅延回路111〜11Nで、例
えば順次１クロックづつ遅延され、各遅延回路111〜11N
の遅延前後の信号は乗算器120〜12Nで所定の係数をかけ
られ、コンパレータ等の最大値演算器（MAX）131〜13N
で順次最大値が演算出力されるようになっている。
このように、フィルタと同様の演算を行うことで、例
えば第６図（ａ）に示すような原信号を入力した場合に
は同図（ｂ）に示すような出力を得る。すなわち、第６
図（ａ）に示す原信号に上記の論理演算を行うと、同図
（ｂ）に示すようにt1の部分がＮクロック分遅延されて
t3の部分に現れ、その前後のt2,t4の部分に乗算器120〜
12Nの係数で決まるエッジが段階状に形成される。
えば第６図（ａ）に示すような原信号を入力した場合に
は同図（ｂ）に示すような出力を得る。すなわち、第６
図（ａ）に示す原信号に上記の論理演算を行うと、同図
（ｂ）に示すようにt1の部分がＮクロック分遅延されて
t3の部分に現れ、その前後のt2,t4の部分に乗算器120〜
12Nの係数で決まるエッジが段階状に形成される。
実際には、上記の論理演算操作を水平方向、垂直方向
に行っており、例えば第７図（ａ）に示す原信号を入力
すると、同図（ｂ）に示すような映像効果を得る。原信
号は、通常、白色の文字であり、エッジ部分は着色して
スーパーインポーズの文字（例えば映画の字幕、時報
等）を見やすくしている。
に行っており、例えば第７図（ａ）に示す原信号を入力
すると、同図（ｂ）に示すような映像効果を得る。原信
号は、通常、白色の文字であり、エッジ部分は着色して
スーパーインポーズの文字（例えば映画の字幕、時報
等）を見やすくしている。
しかしながら、上記のような従来のロジカルフィルタ
では、２つ以上の信号の最大値検出を行う必要がある。
この最大値検出回路は、アナログ回路では比較的簡単な
回路構成で実現できるが、デジタル回路においてはデジ
タル比較器を必要とする。したがって、タップ数の多い
（エッジ幅の長い）信号を生成しようとすると、回路規
模が増大して装置が大型になってしまう。
では、２つ以上の信号の最大値検出を行う必要がある。
この最大値検出回路は、アナログ回路では比較的簡単な
回路構成で実現できるが、デジタル回路においてはデジ
タル比較器を必要とする。したがって、タップ数の多い
（エッジ幅の長い）信号を生成しようとすると、回路規
模が増大して装置が大型になってしまう。
（発明が解決しようとする課題） 以上述べたように従来のロジカルフィルタでは、２つ
以上の信号の最大値検出を行う必要があり、デジタル処
理によってタップ数の多い（エッジ幅の長い）信号を生
成しようとすると、回路規模が増大して装置が大型にな
ってしまう。
以上の信号の最大値検出を行う必要があり、デジタル処
理によってタップ数の多い（エッジ幅の長い）信号を生
成しようとすると、回路規模が増大して装置が大型にな
ってしまう。
この発明は上記課題を解決するためになされたもの
で、タップ数、すなわちエッジ幅にかかわらず、小型で
構成の簡単なロジカルフィルタを提供することを目的と
する。
で、タップ数、すなわちエッジ幅にかかわらず、小型で
構成の簡単なロジカルフィルタを提供することを目的と
する。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するためにこの発明は、矩形波信号の
前、後に段階状にエッジを付加するロジカルフィルタに
おいて、前記矩形波信号を順次所定クロック分ずつ複数
段遅延し、それぞれの遅延前後から得られる信号列に所
定の係数列を掛け、その各演算結果の総和を順次求める
積和フィルタと、この積和フィルタの出力をアドレス値
として予め記憶されたルックアップテーブルを参照して
その対応する値を読出し出力するメモリとを具備し、前
記係数列は、その中央部分が最大値となりその前後が順
に小さくなるように選定し、前記メモリに記憶されるル
ックアップテーブルは、前記積和フィルタの出力値が取
り得る各値をレベルに応じてｎ（ｎは２以上の自然数）
段階に分け、出力値をｎ段階に分けて、入力と出力を段
階別に対応付けておくことを特徴とする。
前、後に段階状にエッジを付加するロジカルフィルタに
おいて、前記矩形波信号を順次所定クロック分ずつ複数
段遅延し、それぞれの遅延前後から得られる信号列に所
定の係数列を掛け、その各演算結果の総和を順次求める
積和フィルタと、この積和フィルタの出力をアドレス値
として予め記憶されたルックアップテーブルを参照して
その対応する値を読出し出力するメモリとを具備し、前
記係数列は、その中央部分が最大値となりその前後が順
に小さくなるように選定し、前記メモリに記憶されるル
ックアップテーブルは、前記積和フィルタの出力値が取
り得る各値をレベルに応じてｎ（ｎは２以上の自然数）
段階に分け、出力値をｎ段階に分けて、入力と出力を段
階別に対応付けておくことを特徴とする。
（作用） 上記構成のロジカルフィルタでは、最大値検出を必要
としないIC化された一般的な積和フィルタを用いること
で、IC内の段数を適当に確保することで任意のエッジ幅
に対応できるようにし、積和フィルタにおいて、係数列
がその中央部分を最大値としてその前後が順に小さくな
るように選定することで、入力矩形波信号部分が最大、
その前後が順に小さくなる線形出力波形が得られるよう
にし、積和フィルタの出力値が取り得る各値をレベルに
応じてｎ（ｎは２以上の自然数）段階に分け、出力値を
ｎ段階に分けて、入力と出力を段階別に対応付けたルッ
クアップテーブルを参照することにより、矩形波信号の
前後に形成された線形波形を段階状のエッジに変換する
ようにしている。
としないIC化された一般的な積和フィルタを用いること
で、IC内の段数を適当に確保することで任意のエッジ幅
に対応できるようにし、積和フィルタにおいて、係数列
がその中央部分を最大値としてその前後が順に小さくな
るように選定することで、入力矩形波信号部分が最大、
その前後が順に小さくなる線形出力波形が得られるよう
にし、積和フィルタの出力値が取り得る各値をレベルに
応じてｎ（ｎは２以上の自然数）段階に分け、出力値を
ｎ段階に分けて、入力と出力を段階別に対応付けたルッ
クアップテーブルを参照することにより、矩形波信号の
前後に形成された線形波形を段階状のエッジに変換する
ようにしている。
すなわち、エッジスーパー発生装置にあっては、スー
パー信号と背景画像信号との輝度及び彩度の混合比を制
御するキー信号に対し、左右対称の段階状のエッジを付
加する機能を有している。この機能を実現するために、
従来では最大値検出回路を用いた特殊な回路構成のロジ
カルフィルタを使用している。アナログ回路では、最大
値検出回路を比較的簡単な回路構成で実現できるが、デ
ジタル回路にあっては、デジタル比較器が必要になる。
この場合、一般的なICが使用できないため、エッジ幅の
長い信号を生成しようとすると、回路規模がかなり増大
してしまう。
パー信号と背景画像信号との輝度及び彩度の混合比を制
御するキー信号に対し、左右対称の段階状のエッジを付
加する機能を有している。この機能を実現するために、
従来では最大値検出回路を用いた特殊な回路構成のロジ
カルフィルタを使用している。アナログ回路では、最大
値検出回路を比較的簡単な回路構成で実現できるが、デ
ジタル回路にあっては、デジタル比較器が必要になる。
この場合、一般的なICが使用できないため、エッジ幅の
長い信号を生成しようとすると、回路規模がかなり増大
してしまう。
そこで、本願発明では、最大値検出回路の採用をやめ
て、線形処理で一般的に利用されている積和フィルタを
用いることとし、IC内の段数をエッジ幅に合わせて選択
できるようにしている。このとき、積和フィルタの線形
処理によってエッジ波形が連続的となる。このため、本
願発明ではルックアップテーブルを利用して、従来と同
様にエッジ波形が段階状となるように非線形処理を行う
ようにしている。
て、線形処理で一般的に利用されている積和フィルタを
用いることとし、IC内の段数をエッジ幅に合わせて選択
できるようにしている。このとき、積和フィルタの線形
処理によってエッジ波形が連続的となる。このため、本
願発明ではルックアップテーブルを利用して、従来と同
様にエッジ波形が段階状となるように非線形処理を行う
ようにしている。
このように、本願発明のポイントは、ICとして入手し
やすい線形処理用の積和フィルタを利用することで回路
規模の増大を抑制し、コスト低減を図ることにあり、ル
ックアップテーブルを用いることで段階状の波形に変換
することで、従来のロジカルフィルタと同様のキー信号
処理ができるようにしている。
やすい線形処理用の積和フィルタを利用することで回路
規模の増大を抑制し、コスト低減を図ることにあり、ル
ックアップテーブルを用いることで段階状の波形に変換
することで、従来のロジカルフィルタと同様のキー信号
処理ができるようにしている。
（実施例） 以下、第１図乃至第４図を参照してこの発明の一実施
例を説明する。
例を説明する。
第１図はその構成を示すもので、入力された原信号
（デジタルキー信号）は積和フィルタ21に供給される。
この積和フィルタ21は入力信号をＮ個の１クロック遅延
回路221〜22Nで順次１クロックずつ遅延し、各遅延回路
221〜22Nの遅延前後の信号列に乗算器230〜23Nで所定の
係数列をかけ、加算器241〜24Nでその総和を求める、ご
く一般的なデジタルフィルタで、市販の小型のものでよ
い。この積和フィルタ21の演算結果は線形出力であり、
アドレス値としてROM25に供給される。ROM25には予め積
和フィルタ21の線形出力を非線形出力に変換するための
ルックアップテーブル（以下、LUTと記す）が記憶され
ている。積和フィルタ21からのアドレス値に応じてROM2
5から読み出されたデータはエッジ付信号として出力さ
れる。
（デジタルキー信号）は積和フィルタ21に供給される。
この積和フィルタ21は入力信号をＮ個の１クロック遅延
回路221〜22Nで順次１クロックずつ遅延し、各遅延回路
221〜22Nの遅延前後の信号列に乗算器230〜23Nで所定の
係数列をかけ、加算器241〜24Nでその総和を求める、ご
く一般的なデジタルフィルタで、市販の小型のものでよ
い。この積和フィルタ21の演算結果は線形出力であり、
アドレス値としてROM25に供給される。ROM25には予め積
和フィルタ21の線形出力を非線形出力に変換するための
ルックアップテーブル（以下、LUTと記す）が記憶され
ている。積和フィルタ21からのアドレス値に応じてROM2
5から読み出されたデータはエッジ付信号として出力さ
れる。
上記構成において、以下、第２図乃至第４図を参照し
てその動作について説明する。尚、ここでは説明をわか
りやすくするため、タップ数Ｎが19であり、現行のエッ
ジスーパー信号に合わせて３タップずつ同じ係数である
ものとする。
てその動作について説明する。尚、ここでは説明をわか
りやすくするため、タップ数Ｎが19であり、現行のエッ
ジスーパー信号に合わせて３タップずつ同じ係数である
ものとする。
すなわち、積和フィルタ21の各乗算器230〜23Nには第
２図に示すような係数列を登録する。第２図において、
上段のh0,h1,…,h18は19タップの信号列を表しており、
下段のa,a,a,b,b,b,c,c,c,d,c,c,c,b,b,b,a,a,aは信号
列h0,h1,…,h18に対応する係数列を表している。同図か
らわかるようにこの乗算器230〜23Nには３タップずつ同
じ係数が登録される。尚、a,b,c,dはそれぞれ ｂ＞3a, ｃ＞3a＋3b, ｄ＞3a＋3b＋3c であることを条件とする。
２図に示すような係数列を登録する。第２図において、
上段のh0,h1,…,h18は19タップの信号列を表しており、
下段のa,a,a,b,b,b,c,c,c,d,c,c,c,b,b,b,a,a,aは信号
列h0,h1,…,h18に対応する係数列を表している。同図か
らわかるようにこの乗算器230〜23Nには３タップずつ同
じ係数が登録される。尚、a,b,c,dはそれぞれ ｂ＞3a, ｃ＞3a＋3b, ｄ＞3a＋3b＋3c であることを条件とする。
一方、ROM25には、下記のように入力アドレス値に対
して0.00（０％）,0.25（25％）,0.50（50％）,0.75（7
5％）、1.00（100％）の値を出力するLUTを登録する。
して0.00（０％）,0.25（25％）,0.50（50％）,0.75（7
5％）、1.00（100％）の値を出力するLUTを登録する。
０ 0.00 ａ〜3a 0.25 ｂ〜3a＋3b 0.50 ｃ〜3a＋3b＋3c 0.75 ｄ〜 1.00 今、原信号“1"が１クロック分入力されたとすると、
積分フィルタ21からは第３図の１段目が左から順に出力
され、２クロック分入力されたとすると、第３図の２段
目まで加算した結果が左から順に出力され、以下同様に
してｎクロック分入力されたとすると、第３図のｎ段目
まで加算した結果が左から順に出力されることになる。
積分フィルタ21からは第３図の１段目が左から順に出力
され、２クロック分入力されたとすると、第３図の２段
目まで加算した結果が左から順に出力され、以下同様に
してｎクロック分入力されたとすると、第３図のｎ段目
まで加算した結果が左から順に出力されることになる。
例として、第４図（ａ）に示すように10クロック分の
原信号が入力された場合を説明すると、積分フィルタ21
からは10段目まで加算され、その結果が左から順に出力
される。この加算結果をみると、１クロックに応じて、 a, 2a, 3a, ｂ＋3a, 2b＋3a, 3b＋3a, ｃ＋3b＋3a, 2c＋3b＋3a, 3c＋3b＋3a, ｄ＋3c＋3b＋3a, … ｄ＋3c＋3b＋3a, 3c＋3b＋3a, 2c＋3b＋3a, ｃ＋3b＋3a, 3b＋3a, 2b＋3a, ｂ＋3a, 3a, 2a, ａ の順に出力されることになる。これをそれぞれアドレス
値としてROM25に送り、LUTを参照すると、第４図（ｂ）
に示すように原信号のt5の部分が９クロック遅延されて
t9の部分に現れ、その前にt6,t7,t8の段階状のエッジ
が、後ろにt10,t11,t12の段階状のエッジが付加される
ことになる。t6〜t8,t10〜t12はそれぞれ３クロック分
であり、総計として前後にそれぞれ９クロック分の段階
状のエッジが付くことになる。
原信号が入力された場合を説明すると、積分フィルタ21
からは10段目まで加算され、その結果が左から順に出力
される。この加算結果をみると、１クロックに応じて、 a, 2a, 3a, ｂ＋3a, 2b＋3a, 3b＋3a, ｃ＋3b＋3a, 2c＋3b＋3a, 3c＋3b＋3a, ｄ＋3c＋3b＋3a, … ｄ＋3c＋3b＋3a, 3c＋3b＋3a, 2c＋3b＋3a, ｃ＋3b＋3a, 3b＋3a, 2b＋3a, ｂ＋3a, 3a, 2a, ａ の順に出力されることになる。これをそれぞれアドレス
値としてROM25に送り、LUTを参照すると、第４図（ｂ）
に示すように原信号のt5の部分が９クロック遅延されて
t9の部分に現れ、その前にt6,t7,t8の段階状のエッジ
が、後ろにt10,t11,t12の段階状のエッジが付加される
ことになる。t6〜t8,t10〜t12はそれぞれ３クロック分
であり、総計として前後にそれぞれ９クロック分の段階
状のエッジが付くことになる。
したがって、上記構成によるロジカルフィルタは、規
範の積和フィルタとLUTを記憶するためのROMのみで実現
できるので、極めて構成が簡単であり、特に積和フィル
タには既存の安価なICを使用できるので、小型化、低価
格化を実現できる。
範の積和フィルタとLUTを記憶するためのROMのみで実現
できるので、極めて構成が簡単であり、特に積和フィル
タには既存の安価なICを使用できるので、小型化、低価
格化を実現できる。
尚、上記実施例ではタップ数を19、LUTのしきい値を
４としたが、それぞれ任意に設定することが可能である
ことはいうまでもない。また、上記実施例ではハード構
成で実現する場合を示したが、ソフトウェアに置き換え
ることも可能である。その他、この発明の要旨を変更し
ない範囲で種々変更しても同様に実施可能である。
４としたが、それぞれ任意に設定することが可能である
ことはいうまでもない。また、上記実施例ではハード構
成で実現する場合を示したが、ソフトウェアに置き換え
ることも可能である。その他、この発明の要旨を変更し
ない範囲で種々変更しても同様に実施可能である。
［発明の効果］ 以上のようにこの発明によれば、タップ数にかかわら
ず、小型で構成の簡単なロジカルフィルタを提供するこ
とができる。
ず、小型で構成の簡単なロジカルフィルタを提供するこ
とができる。
第１図はこの発明に係るロジカルフィルタの一実施例を
示すブロック回路図、第２図は同実施例の係数値を示す
図、第３図は同実施例の積和フィルタの動作を説明する
ための図、第４図は同実施例の出力値を示す波形図、第
５図は従来のロジカルフィルタの構成を示すブロック
図、第６図は従来のロジカルフィルタの出力例を示す波
形図、第７図はロジカルフィルタを用いたエッジスーパ
ー発生装置によるスーパーインポーズ画像を示す図であ
る。 111〜11N……遅延回路、120〜12N……乗算器、131〜13N
……最大値演算器、21……積和フィルタ、221〜22N……
１クロック遅延回路、230〜23N……乗算器、241〜24N…
…加算器、25……ROM。
示すブロック回路図、第２図は同実施例の係数値を示す
図、第３図は同実施例の積和フィルタの動作を説明する
ための図、第４図は同実施例の出力値を示す波形図、第
５図は従来のロジカルフィルタの構成を示すブロック
図、第６図は従来のロジカルフィルタの出力例を示す波
形図、第７図はロジカルフィルタを用いたエッジスーパ
ー発生装置によるスーパーインポーズ画像を示す図であ
る。 111〜11N……遅延回路、120〜12N……乗算器、131〜13N
……最大値演算器、21……積和フィルタ、221〜22N……
１クロック遅延回路、230〜23N……乗算器、241〜24N…
…加算器、25……ROM。
フロントページの続き (72)発明者 小暮 勝 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 久保 克巳 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 榎並 和雅 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 福井 一夫 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 八木 伸行 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 矢島 亮一 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (56)参考文献 特開 平１−125070（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/262 - 5/28
Claims (4)
- 【請求項１】矩形波信号の前、後に段階状にエッジを付
加するロジカルフィルタにおいて、 前記矩形波信号を順次所定クロック分ずつ複数段遅延
し、それぞれの遅延前後から得られる信号列に所定の係
数列を掛け、その各演算結果の総和を順次求める積和フ
ィルタと、 この積和フィルタの出力をアドレス値として予め記憶さ
れたルックアップテーブルを参照してその対応する値を
読出し出力するメモリとを具備し、 前記係数列は、その中央部分が最大値となりその前後が
順に小さくなるように選定し、 前記メモリに記憶されるルックアップテーブルは、前記
積和フィルタの出力値が取り得る各値をレベルに応じて
ｎ（ｎは２以上の自然数）段階に分け、出力値をｎ段階
に分けて、入力と出力を段階別に対応付けておくように
したことを特徴とするロジカルフィルタ。 - 【請求項２】前記積和フィルタは、前記矩形波信号を順
次所定クロック分ずつ遅延する複数の遅延手段と、この
複数の遅延手段の各入出力タップから取り出される信号
列に所定の係数列を掛ける複数の乗算手段と、この複数
の乗算手段の乗算結果の総和を順次求めて当該積和フィ
ルタの出力とする演算手段とからなることを特徴とする
請求項１記載のロジカルフィルタ。 - 【請求項３】前記積和フィルタは線形処理を行い、前記
メモリに記憶するルックアップテーブルは前記積和フィ
ルタの出力値が取り得る値をｎ段階に分け、段階別に出
力値を割り当てることで非線形処理を行うことを特徴と
する請求項１記載のロジカルフィルタ。 - 【請求項４】前記矩形波信号はスーパー信号を背景画像
信号に挿入するためのキー信号であることを特徴とする
請求項１記載のロジカルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27649290A JP2904569B2 (ja) | 1990-10-17 | 1990-10-17 | ロジカルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27649290A JP2904569B2 (ja) | 1990-10-17 | 1990-10-17 | ロジカルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04152769A JPH04152769A (ja) | 1992-05-26 |
| JP2904569B2 true JP2904569B2 (ja) | 1999-06-14 |
Family
ID=17570213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27649290A Expired - Lifetime JP2904569B2 (ja) | 1990-10-17 | 1990-10-17 | ロジカルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904569B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064111A (ko) * | 2002-01-25 | 2003-07-31 | 전자부품연구원 | 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로 |
-
1990
- 1990-10-17 JP JP27649290A patent/JP2904569B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04152769A (ja) | 1992-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6417891B1 (en) | Color modification on a digital nonlinear editing system | |
| KR920007447A (ko) | 수평윤곽 보상회로 | |
| US5416529A (en) | Method and system for digital video processing with combined downstream keyer and fade to black mixer | |
| EP0162499B1 (en) | Fading circuit for video signals | |
| US5883984A (en) | Method and apparatus for contrast enhancement of color images | |
| JPS5844883A (ja) | デイジタル色信号調整方法および装置 | |
| JP2001008037A (ja) | 画素補間方法および回路 | |
| JP2904569B2 (ja) | ロジカルフィルタ | |
| JPH0566751A (ja) | 階調補正回路 | |
| JPH0795817B2 (ja) | 誤差補正付きデジタルテレビジョン信号処理装置 | |
| US4365308A (en) | Method for the time correction of a digital switching signal | |
| US20020105594A1 (en) | Signal processing apparatus | |
| US4620228A (en) | Television signal generator | |
| JPS6171772A (ja) | 輪郭強調回路 | |
| KR100884849B1 (ko) | 데이터 세트를 처리하기 위한 집적 회로 및 그 방법 | |
| GB2284959A (en) | Edge compensation method and apparatus of image signal | |
| JP2500603B2 (ja) | 色信号ベ―スクリップ回路 | |
| JP3494888B2 (ja) | 輪郭補正回路 | |
| JP2871400B2 (ja) | 輪郭補正回路 | |
| JP2585732B2 (ja) | 輪郭強調処理回路 | |
| Winzker | Low-power arithmetic for the processing of video signals | |
| JP5513179B2 (ja) | 画像処理システム | |
| JPH1028239A (ja) | 画像縮小回路 | |
| JPH07135580A (ja) | 輪郭補正回路 | |
| JPH08279912A (ja) | 輪郭補正方法及び輪郭補正回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080326 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20100326 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20110326 |